KR20110134197A - 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기 - Google Patents

전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기 Download PDF

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KR20110134197A
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Abstract

본 발명은 생성되는 복수 개의 클럭신호들 사이의 지연 값이 동일하며, 전원이 인가되는 초기에도 안정한 동작을 하는 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기를 개시한다. 상기 전압제어지연라인은, 전압제어신호에 응답하여 동작하고, 직렬로 연결된 복수 개의 단위지연회로들을 구비하며, 지터방지 지연회로, 제1단위지연회로, 제2단위지연회로 및 제N단위지연회로를 구비한다. 상기 지터방지 지연회로는 동작제어신호에 응답하여 입력클럭신호를 일정시간 지연시킨 기준지연신호를 생성한다. 상기 제1단위지연회로는 상기 기준지연신호를 일정시간 지연시킨 제1지연신호(MCLK[1])를 생성한다. 상기 제2단위지연회로는 상기 제1지연신호를 일정시간 지연시킨 제2지연신호를 생성한다. 상기 제N단위지연회로는 제(N-1, N은 3 이상의 자연수)지연신호를 일정시간 지연시킨 제N지연신호를 생성한다. 상기 지터방지 지연회로는, 상기 동작제어신호(LOCK)가 활성화 되었을 때는 상기 제1단위지연회로 내지 상기 제N단위지연회로와 동일한 지연특성을 나타내는 지연블록으로 동작하고 상기 동작제어신호(LOCK)가 불활성화 되었을 때는 버퍼로서 동작한다.

Description

전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기{Voltage controlled delay line and delay locked loop circuit and multi-phase clock generator using the voltage controlled delay line}
본 발명은 위상이 서로 다른 복수 개의 클럭신호를 생성하는데 사용되는 전압제어지연라인에 대한 것으로, 특히 생성되는 복수 개의 클럭신호들 사이의 지연 값이 동일하며, 전원이 인가되는 초기에도 안정한 동작을 하는 전압제어지연라인에 관한 것이다.
지연고정루프회로(Delay Locked Loop Circuit)는 예를 들어 동기식(Synchronous) 반도체 메모리 장치에 사용될 때, 외부로부터 인가되는 클럭신호를 이용하여 반도체 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는데 사용된다. 복수 개의 서로 다른 지연성분을 가지는 클럭들 즉 다중위상클럭신호는 광 디스크 등에 기록된 데이터를 재생할 때 사용된다. 즉, 광 디스크 재생장치가 광 디스크를 트래킹 할 때, 트래킹 에러를 검출하는데 다중위상클럭신호가 사용된다. 동기식 반도체 메모리에 사용되는 지연고정루프회로 및 광 디스크 재생장치는, 입력되는 클럭신호를 일정한 시간 지연시킨 복수 개의 지연클럭신호들을 생성하는 전압제어지연라인(Voltage controlled delay line)을 각각 구비한다.
전압제어지연라인으로부터 순차적으로 생성되는 다중위상클럭신호들은, 현재의 클럭신호와 이전 클럭신호 현재 클럭신호와 이후의 클럭신호들 사이의 지연시간은 동일하게 하는 것이 일반적이다. 만일 동일하지 않는다면 지터(Jitter)가 발생하였다고 하며, 이 경우 다중위상클럭신호를 사용할 때 문제가 발생할 수 있다.
본 발명이 해결하고자 하는 기술적과제는, 불안정 상태(unstable state)가 없고, 생성되는 다중위상클럭들 사이에 지터(Jitter)가 없는 다중위상클럭신호를 생성하는 지연고정루프회로를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적과제는, 불안정 상태가 없고 생성되는 다중위상클럭들 사이에 지터가 없는 다중위상클럭신호를 생성하는 전압제어지연회로를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 기술적과제는, 불안정 상태가 없고 생성되는 다중위상클럭들 사이에 지터가 없는 다중위상클럭신호를 생성하는 다중위상클럭생성기를 제공하는데 있다.
상기 기술적과제를 이루기 위한 본 발명에 따른 지연고정루프회로는, 전압제어지연라인, 위상주파수검출회로, 전하펌프/루프필터 및 고정검출회로를 구비한다.
상기 전압제어지연라인은 전압제어신호에 응답하여 동작하며, 지터방지 지연회로 및 직렬로 연결된 복수 개의 단위지연회로를 구비하는 단위지연블록을 이용하여 입력클럭신호를 일정 시간 씩 순차적으로 지연시킨 복수 개의 클럭신호들을 생성한다. 상기 위상주파수검출회로는 상기 복수 개의 클럭신호들 중에서 위상이 가장 빠른 클럭신호와 위상이 가장 늦은 클럭신호를 이용하여 업신호 및 다운신호를 생성한다. 상기 전하펌프/루프필터는 상기 업신호 및 상기 다운신호에 응답하여 상기 전압제어신호를 생성한다. 상기 고정검출회로는 상기 업신호 및 상기 다운신호에 응답하여 고정신호를 생성한다. 상기 위상이 가장 빠른 클럭신호는 직렬로 연결된 복수 개의 단위지연회로 중 첫 번째 지연불록인 지터방지 지연회로의 출력신호이고, 상기 위상이 가장 늦은 클럭신호(DCLK)는 단위지연블록을 구성하는 직렬로 연결된 복수 개의 단위지연회로 중 마지막 단위지연회로의 출력신호이다.
상기 다른 기술적과제를 이루기 위한 본 발명에 따른 전압제어지연회로는, 전압제어신호에 응답하여 동작하고, 직렬로 연결된 복수 개의 단위지연회로들을 구비하며, 지터방지 지연회로, 제1단위지연회로, 제2단위지연회로 및 제N단위지연회로를 구비한다. 상기 지터방지 지연회로는 동작제어신호에 응답하여 입력클럭신호를 일정시간 지연시킨 기준지연신호를 생성한다. 상기 제1단위지연회로는 상기 기준지연신호를 일정시간 지연시킨 제1지연신호(MCLK[1])를 생성한다. 상기 제2단위지연회로는 상기 제1지연신호를 일정시간 지연시킨 제2지연신호를 생성한다. 상기 제N단위지연회로는 제(N-1, N은 3 이상의 자연수)지연신호를 일정시간 지연시킨 제N지연신호를 생성한다. 상기 지터방지 지연회로는, 상기 동작제어신호(LOCK)가 활성화 되었을 때는 상기 제1단위지연회로 내지 상기 제N단위지연회로와 동일한 지연특성을 나타내는 지연블록으로 동작하고 상기 동작제어신호(LOCK)가 불활성화 되었을 때는 버퍼로서 동작한다.
상기 또 다른 기술적과제를 이루기 위한 본 발명에 따른 다중위상클럭생성기는, 외부로부터 인가되는 입력클럭신호를 일정 시간 씩 차례로 지연시킨 복수 개의 클럭신호를 생성하며, 제1단위지연회로, 제2지단위지연회로 및 제N단위지연회로를 구비한다. 상기 제1단위지연회로는 동작제어신호에 응답하여 상기 입력클럭신호를 일정 시간 지연시킨 제1지연신호를 생성한다. 상기 제2지단위지연회로는 상기 제1지연신호를 일정 시간 지연시킨 제2지연신호를 생성한다. 상기 제N단위지연회로는 제(N-1)지연신호를 일정 시간 지연시킨 제N지연신호를 생성한다. 상기 제1단위지연회로는, 상기 동작제어신호가 활성화 되었을 때는 상기 제2단위지연회로 내지 상기 제N단위지연회로와 동일한 지연특성을 가지는 지연블록으로 동작하고 상기 동작제어신호가 불활성화 되었을 때는 버퍼로서 동작한다.
본 발명은 생성되는 복수 개의 클럭신호들 사이의 지연 값이 동일하며, 전원이 인가되는 초기에도 안정한 동작을 하는 장점이 있다.
도 1은 본 발명에 따른 지연고정루프회로의 블록다이어그램이다.
도 2는 도 1에 도시된 전압제어지연라인(120)을 구성하는 단위지연블록(122)의 블록도이다.
도 3은 도 2에 도시된 단위지연회로의 회로도이다.
도 4는 전압제어지연라인이 고정신호에 의해 동작이 결정되는 경우, 지터방지 지연회로의 회로도이다.
도 5는 도 1에 도시된 바이어스 생성기의 회로도이다.
도 6은 본 발명에서 추구하는 발명의 아이디어를 설명한다.
도 7은 지연회로의 출력신호를 비교한 실험결과이다.
도 8은 지연고정루프회로에서 신호의 조정이 고정된 후 아이 패턴을 이용하여 지터의 여부를 실험한 결과이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 지연고정루프회로의 블록다이어그램이다.
도 1을 참조하면, 지연고정루프회로(100)는, 버퍼회로(110), 전압제어지연라인(120), 위상주파수검출회로(130), 전하펌프/루프필터(140) 및 고정검출회로(150)를 구비한다.
전압제어지연라인(120)은 전압제어신호(VCTRL)에 응답하여 동작하며, 직렬로 연결된 복수 개의 단위지연회로(도 2 참조)를 이용하여 입력클럭신호(B_FIN)를 일정 시간 씩 순차적으로 지연시킨 복수 개의 클럭신호들(RCLK, MCLK<0:N-1>, DCLK)을 생성한다. 여기서 N은 자연수이다. 전압제어지연라인(120)은, 지터방지 지연회로(121), 단위지연블록(122) 및 바이어스 생성기(123)를 구비한다. 여기서 위상이 가장 빠른 클럭신호(RCLK)는 직렬로 연결된 복수 개의 단위지연회로 중 첫 번째 지연블록인 지터방지 지연회로(121)의 출력신호이고, 상기 위상이 가장 늦은 클럭신호(DCLK)는 최종 단위지연회로(122)의 출력신호이다. 더 자세한 것은 도 2에서 따로 설명한다. 바이어스 생성기(123)는 전압제어신호(VCTRL)를 이용하여 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)를 생성한다. 2개의 바이어스()는 지터방지 지연회로(121) 및 복수 개의 단위지연회로(122)에서 사용된다.
위상주파수검출회로(130)는 복수 개의 클럭신호들(RCLK, MCLK<0:N-1>, DCLK) 중에서 위상이 가장 빠른 클럭신호(RCLK)와 위상이 가장 늦은 클럭신호(DCLK)를 이용하여 업신호(UP) 및 다운신호(DN)를 생성한다. 전하펌프/루프필터(140)는 업신호(UP) 및 다운신호(DN)에 응답하여 생성되는 전압제어신호(VCTRL)의 전압준위를 결정한다. 고정검출회로(150)는 업신호(UP) 및 다운신호(DN)에 응답하여 고정신호(LOCK)를 생성한다. 고정신호(LOCK)는, 일반적으로 지연고정루프회로(100)의 외부에서 사용되는 신호로서, 지연고정루프회로(100)에서 출력되는 클럭신호들의 주파수 및 위상이 고정되었는가에 대한 정보를 포함한다. 본 발명에서는 고정신호(LOCK)를 이용하여 불안정 상태(unstable state)를 방지하는 기능을 수행한다. 이 부분에 대해서는 후술한다.
도 2는 도 1에 도시된 전압제어지연라인(120)을 구성하는 단위지연블록(122)의 블록도이다.
도 2를 참조하면, 단위지연블록(122)은 직렬로 연결된 복수 개의 단위지연회로(201, 202, 203)를 구비한다.
제1단위지연회로(201)는 지터방지 지연회로(121)로부터 출력되는 지연클럭신호(RCLK)를 일정시간 지연시킨 제1지연신호(MCLK[1])를 생성한다. 제2단위지연회로(202)는 제1단위지연회로(201)로부터 출력되는 제1지연신호(MCLK[1])를 일정시간 지연시킨 제2지연신호(MCLK[2])를 생성한다. 제N단위지연회로(203)는 제(N-1)지연신호(MCLK[N-1])를 일정시간 지연시킨 최종클럭신호(DCLK)를 생성한다.
도 3은 도 2에 도시된 단위지연회로의 회로도이다.
도 3을 참조하면, 단위지연회로(201)는 모두 8개의 트랜지스터(P1, P2, P3, P4, N1, N2, N3, N4)를 구비한다.
설명의 편의를 위하여 도 2에 도시된 첫 번째 단위지연회로(201)에 대하여 설명한다. 그러나 아래의 설명은 동일한 회로구성을 가지는 다른 단위지연회로에도 그대로 적용된다.
제1P형 트랜지스터(P1)는 일 단자가 제1전원전압(VDD)에 연결되고 게이트에 제1바이어스(PBIAS)가 인가된다. 제2P형 트랜지스터(P2)는 일 단자가 제1P형 트랜지스터(P1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가된다. 제1N형 트랜지스터(N1)는 일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가된다. 제2N형 트랜지스터(N2)는 일 단자가 제1N형 트랜지스터(N1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되며 다른 일 단자는 제2P형 트랜지스터(P2)의 다른 일 단자에 연결되어 내부출력신호(I_OUT)를 생성한다.
제3P형 트랜지스터(P3)는 일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가된다. 제4P형 트랜지스터(P4)는 일 단자가 제3P형 트랜지스터(P3)의 다른 일 단자에 연결되고 게이트에 내부출력신호(I_OUT)가 인가되며 다른 일 단자로 지연신호(MCLK[1])를 생성한다. 제3N형 트랜지스터(N3)는 일 단자가 제2전원전압(VSS)에 연결되고 게이트에 제2바이어스(NBIAS)가 인가된다. 제4N형 트랜지스터(N4)는 일 단자가 제3N형 트랜지스터(N3)의 다른 일 단자에 연결되고 게이트에 내부출력신호(I_OUT)가 인가되며 다른 일 단자가 제4P형 트랜지스터(P4)의 다른 일 단자에 연결된다.
도 3에 도시된 8개의 트랜지스터 중 왼쪽의 4개의 트랜지스터(P1, P2, N1, N2) 및 오른쪽의 4개의 트랜지스터(P3, P4, N3, 4N)는 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)에 의하여 지연특성이 결정된 인버터(Inverter)와 동일한 기능을 각각 수행한다. 즉, 2개의 인버터가 직렬로 연결되어 있는 버퍼회로(buffer circuit)가 된다. 지연회로(201)의 지연 특성은 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)의 전압준위와 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)에 의해 동작하는 4개의 트랜지스터(P1, P3, N1, N3)의 사이즈에 따라 결정된다. 예를 들면, 제1바이어스(PBIAS)의 전압준위가 제2전원전압(VSS)의 전압준위에 가까울수록 그리고 제2바이어스(NBIAS)의 전압준위가 제1전원전압(VDD)의 전압준위에 가까울수록 지연시간이 감소한다.
고정신호(LOCK)를 전압제어지연라인(120)에서 사용하지 않는 경우, 지터방지 지연회로(121)는 도 3에 도시된 단위지연회로와 동일하다.
그러나 전압제어지연라인(120)이 고정신호(LOCK)를 사용할 경우, 지터방지 지연회로(121) 및 도 2에 도시된 단위지연회로(201, 202, 203)의 내부 회로는 동일하지 않다.
도 4는 전압제어지연라인이 고정신호에 의해 동작이 결정되는 경우, 지터방지 지연회로의 회로도이다.
도 4를 참조하면, 지터방지 지연회로(121)는, 도 3에 도시된 8개의 트랜지스터(P1, P2, P3, P4, N1, N2, N3, N4)들 이외에도, 4개의 트랜지스터(SP1, SN1, SP2, SN2)를 더 구비한다.
제1P스위치 트랜지스터(SP1)는 2개의 단자가 제1P형 트랜지스터(P1)와 병렬로 연결되고 게이트에 상기 고정신호(LOCK)가 인가된다. 제1N스위치 트랜지스터(SN1)는 2개의 단자가 제1N형 트랜지스터(N1)와 병렬로 연결되고 게이트에 고정신호(LOCK)와 위상이 반대가 되는 역 고정신호(LOCK_B)가 인가된다. 제2P스위치 트랜지스터(SP2)는 2개의 단자가 제2P형 트랜지스터(P2)와 병렬로 연결되며 게이트에 고정신호(LOCK)가 인가된다. 제2N스위치 트랜지스터(SN2)는 2개의 단자는 제2N형 트랜지스터(N2)와 병렬로 연결되며 게이트에 역 고정신호(LOCK_B)가 인가된다.
상술한 바와 같이, 도 3에 도시된 각각의 단위지연회로의 지연 특성은 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)의 전압준위를 가변시켜서 조절할 수 있다. 그러나 단위지연회로는 입력신호를 일정한 시간 지연시킨 지연신호를 생성하는 것이 목적이므로, 제1바이어스(PBIAS)의 전압준위는 1전원전압(VDD) 보다 약간 낮은 전압준위를 가지고 제2바이어스(NBIAS)의 전압준위도 제2전원전압(VSS) 보다 약간 높은 전압준위를 가지도록 설계한다.
고정신호(LOCK)는 2개의 논리 값을 나타내는데, 논리 하이(Logic High) 신호에 대응되는 전압준위는 제1전원전압(VDD)의 전압준위로 동일하고 논리 로우(Logic Low) 신호에 대응되는 전압준위는 제2전원전압(VSS)의 전압준위와 동일하다.
따라서 서로 병렬로 연결된 제1P형 트랜지스터(P1) 및 제1P스위치 트랜지스터(SP1)의 게이트에 인가되는 신호의 전압준위가 상당한 차이가 있게 된다. 고정신호(LOCK) 및 제1바이어스(PBIAS)의 전압준위가 서로 큰 차이가 있기 때문에, 제1P형 트랜지스터(P1) 및 제1P스위치 트랜지스터(SP1)의 사이즈가 동일하다고 가정할 때, 제1전원전압(VDD)으로부터 제1P스위치 트랜지스터(SP1)를 경유하여 제2P형 트랜지스터(P2)로 흐르는 전류의 양이 제1전원전압(VDD)으로부터 제1P형 트랜지스터(P1)를 경유하여 제2P형 트랜지스터(P2)로 흐르는 전류의 양에 비해 상대적으로 크다.
마찬가지로, 제1N형 트랜지스터(N1) 및 제1N스위치 트랜지스터(SN1)의 게이트에 인가되는 신호의 전압준위가 상당한 차이가 있게 된다. 고정신호(LOCK) 및 제2바이어스(NBIAS)의 전압준위가 서로 큰 차이가 있기 때문에, 제1N형 트랜지스터(N1) 및 제1N스위치 트랜지스터(SN1)의 사이즈가 동일하다고 가정할 때, 제2N형 트랜지스터(N2)로부터 제1N스위치 트랜지스터(SN1)를 경유하여 제2전원전압(VSS)으로 싱크(sink)하는 전류의 양은 제2N형 트랜지스터(N2)로부터 제1N형 트랜지스터(N1)를 경유하여 제2전원전압(VSS)으로 싱크하는 전류의 양에 비해 상대적으로 크다.
제1전원전압(VDD)으로부터 공급되어 제2전원전압(VSS)으로 싱크되는 전류의 양이 적으므로, 제1P형 트랜지스터(P1) 및 제1N형 트랜지스터(N1)가 턴 온 되었을 경우에는 지터방지 지연회로(121)는 지연특성이 강하게 나타나는 지연회로로서 동작한다. 반면에 제1전원전압(VDD)으로부터 공급되어 제2전원전압(VSS)으로 싱크되는 전류의 양이 상대적으로 많으므로, 제1P스위치 트랜지스터(SP1) 및 제1N스위치 트랜지스터(SN1)가 턴 온 되었을 경우에는 지터방지 지연회로(121)가 입력되는 신호의 인버터로서 작용한다.
다시 말하면, 고정신호(LOCK)의 논리 값에 따라 지터방지 지연회로(121)는 지연회로 및 버퍼회로의 기능 중 하나의 기능을 수행한다. 즉, 지터방지 지연회로(121)는, 고정신호(LOCK)의 논리 값이 2개의 스위치 트랜지스터(SP1, SN1)를 턴 오프 시킬 경우에는 지연회로로서 동작하고, 턴 온 시킬 경우에는 2개의 인버터가 직렬로 연결된 버퍼회로로서 동작한다.
상술한 바와 같이 제1P스위치 트랜지스터(SP1)와 제1P형 트랜지스터(P1)의 사이즈가 동일하고, 제1N스위치 트랜지스터(SN1)와 제1N형 트랜지스터(N1)의 사이즈가 동일할 경우에는, 고정신호(LOCK)의 논리 값에 대응되는 전압준위를 제1전원전압(VDD) 및 제2전원전압(VSS)의 전압준위와 동일하게 설계하여 버퍼 기능과 지연회로 기능을 선택하게 할 수 있다.
만일 고정신호(LOCK)의 논리 값에 대응되는 전압준위가 제1전원전압(VDD) 및 제2전원전압(VSS)의 전압준위에 비해 상대적으로 크거나 작은 경우에는, 제1P스위치 트랜지스터(SP1)와 제1N스위치 트랜지스터(SN1)의 사이즈를 제1P형 트랜지스터(P1)와 제1N형 트랜지스터(N1)의 사이즈에 비해 크게 설계하면 동일한 효과를 얻을 수 있다.
본원발명에서 고정신호(LOCK)의 값에 따라 지터방지 지연회로(121)의 동작을 조정하는 것을 제안하는 이유는, 전압제어신호(VCTRL)의 전압준위가 안정되지 않은 상태에서 생성한 2개의 바이어스(PBIAS, NBIAS)의 전압준위가 일정한 목표 값에 도달하지 않게 되는데, 이러한 경우 발생할 수 있는 지연회로의 오동작을 방지하기 위한 것이다. 즉, 전압제어신호(VCTRL)의 전압준위가 안정되지 않은 상태일 때는 고정신호(LOCK)의 논리 값을 조정하여 지터방지 지연회로(121)가 버퍼로 동작하게 하고, 전압제어신호(VCTRL)의 전압준위가 안정되었다고 판단되면 고정신호(LOCK)의 논리 값을 조정하여 지터방지 지연회로(121)가 일반적인 지연회로로 동작하도록 하는 것이다.
도 5는 도 1에 도시된 바이어스 생성기의 회로도이다.
도 5에 도시된 바이어스 생성기(123)의 연결 관계 및 동작은 일반적으로 알려져 있으므로, 여기서는 설명을 생략한다.
도 6은 본 발명에서 추구하는 발명의 아이디어를 설명한다.
도 6의 왼쪽에 도시된 종래의 기술을 참조하면, 외부에서 인가되는 클럭신호(MCLK[0])와 이들을 일정시간 지연시킨 복수 개의 지연회로의 출력신호(MCLK[1]~MCLK[3])의 천이 특성은 다른 것을 알 수 있다. 즉, 외부에서 인가되는 클럭신호(MCLK[0])는 일정한 구동능력을 가지는 인버터(미도시)로부터 출력되므로, 신호의 라이징 에지의 경사가 심하다. 반면에 지연회로로부터 출력되는 신호들(MCLK[1]~MCLK[3]))의 라이징 에지의 경사는 상대적으로 완만하다. 지연회로는 입력되는 신호를 일정시간 지연시키기 위한 것이므로, 출력신호의 라이징 에지의 경사가 완만한 것은 너무도 당연하다. 시스템에서 클럭신호(MCLK[0])와 클럭신호(MCLK[1]~MCLK[3]))를 지연시킨 지연신호들()을 비교하면 문제가 발생한다. 왜냐하면 클럭신호(MCLK[0])와 지연신호들(MCLK[1]~MCLK[3])의 지연특성이 다르기 때문에, 동일하다고 생각하고 회로를 설계하면 동작의 오류가 발생하게 될 것이다.
반면에 도 6의 오른쪽에 도시된 본원발명의 경우, 클럭신호(MCLK[0])와 지연신호들(MCLK[1]~MCLK[3])의 지연특성이 동일한 것을 알 수 있다. 따라서 본원발명의 경우 클럭신호(MCLK[0])와 지연신호들(MCLK[1]~MCLK[3]) 중 어떤 신호들과 비교하더라도 수학적인 선형성을 확보할 수 있게 된다.
도 7은 지연회로의 출력신호를 비교한 실험결과이다.
도 7의 상부에 도시된 종래의 장치의 동작특성의 경우, 첫 번째 신호(MCLK0)와 두 번째 신호(MCLK1)의 시간 차이(T0)와 두 번째 신호(MCLK1)와 세 번째 신호(MCLK2)의 시간차이(Td)가 서로 다르다는 것을 알 수 있다. 그러나 두 번째 신호(MCLK1)와 세 번째 신호(MCLK2)의 시간차이(Td)와 세 번째 신호(MCLK2)와 4번째 신호(MCLK3)의 시간 차이(Td)는 동일하다. 첫 번째 신호(MCLK0)와 두 번째 신호(MCLK1)의 시간 차이(T0)가 두 번째 신호(MCLK1)와 세 번째 신호(MCLK2)의 시간차이(Td)에 비해 크다.
도 7의 하부에 도시된 본원발명의 동작특성의 경우, 인접하는 모든 신호들 사이의 시간 차이(Td)는 동일하다.
도 8은 지연고정루프회로에서 신호의 조정이 고정된 후 아이 패턴을 이용하여 지터의 여부를 실험한 결과이다.
도 8의 왼쪽에 도시된 종래의 경우 정확한 아이 패턴(Eye Pattern)을 얻을 수 없지만, 오른쪽에 도시된 본원발명의 경우 정확한 아이 패턴을 얻을 수 있다.
도 9는 본 발명에 따른 다중위상클럭생성기를 사용하는 프로세서 기반의 시스템을 나타낸다.
시스템(900)은 버스(901)를 이용하여 RAM(906) 및 I/O 장치들(904, 905)과 통신하는 CPU(902), 버스(901)를 경유하여 CPU(902)와 통신하는 CD ROM 구동장치(903) 그리고 ROM(907)을 구비한다.
도 9에는 도시하지 않았지만, RAM(906) 또는 CPU(902)에 다중위상클럭생성기를 장착하여 사용하는 것이 가능하다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (10)

  1. 고정신호(LOCK) 및 전압제어신호(VCTRL)에 응답하여 동작하며, 지터방지 지연회로(121) 및 직렬로 연결된 복수 개의 단위지연회로를 구비하는 단위지연블록(122)을 이용하여 입력클럭신호(B_FIN)를 일정 시간 씩 순차적으로 지연시킨 복수 개의 클럭신호들(RCLK, MCLK<0:N-1>, DCLK)을 생성하는 전압제어지연라인(120);
    상기 복수 개의 클럭신호들 중에서 위상이 가장 빠른 클럭신호(RCLK)와 위상이 가장 늦은 클럭신호(DCLK)를 이용하여 업신호(UP) 및 다운신호(DN)를 생성하는 위상주파수검출회로(130);
    상기 업신호(UP) 및 상기 다운신호(DN)에 응답하여 상기 전압제어신호(VCTRL)를 생성하는 전하펌프/루프필터(140); 및
    상기 업신호(UP) 및 상기 다운신호(DN)에 응답하여 상기 고정신호(LOCK)를 생성하는 고정검출회로(150)를 구비하며,
    상기 위상이 가장 빠른 클럭신호(RCLK)는 직렬로 연결된 복수 개의 단위지연회로 중 첫 번째 지연불록인 지터방지 지연회로(121)의 출력신호이고, 상기 위상이 가장 늦은 클럭신호(DCLK)는 단위지연블록(122)을 구성하는 직렬로 연결된 복수 개의 단위지연회로 중 마지막 단위지연회로의 출력신호인 지연고정루프회로(Delay Locked Loop Circuit).
  2. 제1항에 있어서,
    상기 전압제어신호(VCTRL)를 이용하여 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)를 생성하는 바이어스 생성기(123)를 더 구비하는 지연고정루프회로.
  3. 제2항에 있어서, 상기 각각의 단위지연회로는,
    입력신호를 일정한 시간 지연시킨 지연신호를 생성하며,
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가되는 제1P형 트랜지스터(P1);
    일 단자가 상기 제1P형 트랜지스터(P1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되는 제2P형 트랜지스터(P2);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가되는 제1N형 트랜지스터(N1);
    일 단자가 상기 제1N형 트랜지스터(N1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되며 다른 일 단자는 상기 제2P형 트랜지스터(P2)의 다른 일 단자에 연결되어 내부출력신호(I_OUT)를 생성하는 제2N형 트랜지스터(N2);
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가되는 제3P형 트랜지스터(P3);
    일 단자가 상기 제3P형 트랜지스터(P3)의 다른 일 단자에 연결되고 게이트에 상기 내부출력신호(I_OUT)가 인가되며 다른 일 단자로 지연신호(MCLK[1])를 생성하는 제4P형 트랜지스터(P4);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가되는 제3N형 트랜지스터(N3); 및
    일 단자가 상기 제3N형 트랜지스터(N3)의 다른 일 단자에 연결되고 게이트에 상기 내부출력신호(I_OUT)가 인가되며 다른 일 단자가 상기 제4P형 트랜지스터(P4)의 다른 일 단자에 연결된 제4N형 트랜지스터(N4)를 구비하는 지연고정루프회로.
  4. 제3항에 있어서, 상기 지터방지 지연회로(121)는,
    상기 단위지연회로의 구성요소를 구비하며,
    2개의 단자는 상기 제1P형 트랜지스터(P1)와 병렬로 연결되고 게이트에 상기 고정신호(LOCK)가 인가되는 제1P스위치 트랜지스터(SP1);
    2개의 단자는 상기 제1N형 트랜지스터(N1)와 병렬로 연결되고 게이트에 상기 고정신호(LOCK)와 위상이 반대가 되는 역 고정신호(LOCK_B)가 인가되는 제1N스위치 트랜지스터(SN1);
    2개의 단자는 상기 제2P형 트랜지스터(P2)와 병렬로 연결되며 게이트에 상기 고정신호(LOCK)가 인가되는 제2P스위치 트랜지스터(SP2); 및
    2개의 단자는 상기 제2N형 트랜지스터(N2)와 병렬로 연결되며 게이트에 상기 역 고정신호(LOCK_B)가 인가되는 제2N스위치 트랜지스터(SN2)를 더 구비하는 지연고정루프회로.
  5. 전압제어신호(VCTRL)에 응답하여 동작하고, 직렬로 연결된 복수 개의 단위지연회로들을 구비하며,
    동작제어신호(LOCK)에 응답하여 입력클럭신호(B_FIN)를 일정시간 지연시킨 기준지연신호(RCLK)를 생성하는 지터방지 지연회로(121);
    상기 기준지연신호(RCLK)를 일정시간 지연시킨 제1지연신호(MCLK[1])를 생성하는 제1단위지연회로(201);
    상기 제1지연신호(MCLK[1])를 일정시간 지연시킨 제2지연신호(MCLK[2])를 생성하는 제2단위지연회로(202); 및
    제(N-1, N은 3 이상의 자연수)지연신호(MCLK[N-1])를 일정시간 지연시킨 제N지연신호(DCLK)를 생성하는 제N단위지연회로(203)를 구비하며,
    상기 지터방지 지연회로(121)는, 상기 동작제어신호(LOCK)가 활성화 되었을 때는 상기 제1단위지연회로 내지 상기 제N단위지연회로와 동일한 지연특성을 나타내는 지연블록으로 동작하고 상기 동작제어신호(LOCK)가 불활성화 되었을 때는 버퍼로서 동작하는 전압제어지연라인.
  6. 제5항에 있어서,
    상기 전압제어신호(VCTRL)를 이용하여 제1바이어스(PBIAS) 및 제2바이어스(NBIAS)를 생성하는 바이어스 생성기(123)를 더 구비하는 전압제어지연라인.
  7. 제6항에 있어서, 상기 지터방지 지연회로, 상기 제1단위지연회로 내지 상기 제N단위지연회로는,
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가되는 제1P형 트랜지스터(P1);
    일 단자가 상기 제1P형 트랜지스터(P1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되는 제2P형 트랜지스터(P2);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가되는 제1N형 트랜지스터(N1);
    일 단자가 상기 제1N형 트랜지스터(N1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되며 다른 일 단자는 상기 제2P형 트랜지스터(P2)의 다른 일 단자에 연결되어 내부출력신호(I_OUT)를 생성하는 제2N형 트랜지스터(N2);
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가되는 제3P형 트랜지스터(P3);
    일 단자가 상기 제3P형 트랜지스터(P3)의 다른 일 단자에 연결되고 게이트가 상기 제2P형 트랜지스터(P2) 및 상기 제2N형 트랜지스터(N2)의 공통단자에 연결되며 다른 일 단자로 지연신호(MCLK[1])를 생성하는 제4P형 트랜지스터(P4);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가되는 제3N형 트랜지스터(N3); 및
    일 단자가 상기 제3N형 트랜지스터(N3)의 다른 일 단자에 연결되고 게이트가 상기 제2P형 트랜지스터(P2) 및 상기 제2N형 트랜지스터(N2)의 공통단자에 연결되며 다른 일 단자로 지연신호(MCLK[1])를 생성하는 제4N형 트랜지스터(N4)를 구비하는 전압제어지연라인.
  8. 제7항에 있어서, 상기 지터방지 지연회로는,
    상기 제1P형 트랜지스터(P1)와 병렬로 연결되고 게이트에 상기 동작제어신호(LOCK)가 인가되는 제1P스위치 트랜지스터(SP1);
    상기 제1N형 트랜지스터(N1)와 병렬로 연결되고 게이트에 상기 동작제어신호(LOCK)와 위상이 반대가 되는 역 동작제어신호(LOCK_B)가 인가되는 제1N스위치 트랜지스터(SN1);
    상기 제2P형 트랜지스터(P2)와 병렬로 연결되며 게이트에 상기 동작제어신호(LOCK)가 인가되는 제2P스위치 트랜지스터(SP2); 및
    상기 제2N형 트랜지스터(N2)와 병렬로 연결되며 게이트에 상기 역 동작제어신호(LOCK_B)가 인가되는 제2N스위치 트랜지스터(SN2)를 더 구비하는 전압제어지연라인.
  9. 외부로부터 인가되는 입력클럭신호(B_FIN)를 일정 시간 씩 차례로 지연시킨 복수 개의 클럭신호를 생성하는 다중위상클럭생성기에 있어서,
    동작제어신호(LOCK)에 응답하여 상기 입력클럭신호(B_FIN)를 일정 시간 지연시킨 제1지연신호(MCLK[1])를 생성하는 제1단위지연회로;
    상기 제1지연신호(MCLK[1])를 일정 시간 지연시킨 제2지연신호(MCLK[2])를 생성하는 제2지단위지연회로; 및
    제(N-1)지연신호(MCLK[N-1])를 일정 시간 지연시킨 제N지연신호(MCLK[N])를 생성하는 제N단위지연회로를 구비하며,
    상기 제1단위지연회로는, 상기 동작제어신호(LOCK)가 활성화 되었을 때는 상기 제2단위지연회로 내지 상기 제N단위지연회로와 동일한 지연특성을 가지는 지연블록으로 동작하고 상기 동작제어신호(LOCK)가 불활성화 되었을 때는 버퍼로서 동작하는 다중위상클럭생성기.
  10. 제9항에 있어서, 상기 제1단위지연회로 내지 상기 제N단위지연회로는,
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 제1바이어스(PBIAS)가 인가되는 제1P형 트랜지스터(P1);
    일 단자가 상기 제1P형 트랜지스터(P1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되는 제2P형 트랜지스터(P2);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 제2바이어스(NBIAS)가 인가되는 제1N형 트랜지스터(N1);
    일 단자가 상기 제1N형 트랜지스터(N1)의 다른 일 단자에 연결되고 게이트에 입력신호가 인가되며 다른 일 단자는 상기 제2P형 트랜지스터(P2)의 다른 일 단자에 연결되어 내부출력신호(I_OUT)를 생성하는 제2N형 트랜지스터(N2);
    일 단자가 제1전원전압(VDD)에 연결되고 게이트에 상기 제1바이어스(PBIAS)가 인가되는 제3P형 트랜지스터(P3);
    일 단자가 상기 제3P형 트랜지스터(P3)의 다른 일 단자에 연결되고 게이트가 상기 제2P형 트랜지스터(P2) 및 상기 제2N형 트랜지스터(N2)의 공통단자에 연결되며 다른 일 단자로 지연신호(MCLK[1])를 생성하는 제4P형 트랜지스터(P4);
    일 단자가 제2전원전압(VSS)에 연결되고 게이트에 상기 제2바이어스(NBIAS)가 인가되는 제3N형 트랜지스터(N3); 및
    일 단자가 상기 제3N형 트랜지스터(N3)의 다른 일 단자에 연결되고 게이트가 상기 제2P형 트랜지스터(P2) 및 상기 제2N형 트랜지스터(N2)의 공통단자에 연결되며 다른 일 단자로 지연신호(MCLK[1])를 생성하는 제4N형 트랜지스터(N4)를 구비하는 다중위상클럭생성기.
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