KR20120111074A - 내부 클럭 신호 생성 회로 및 그의 동작 방법 - Google Patents

내부 클럭 신호 생성 회로 및 그의 동작 방법 Download PDF

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Abstract

외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하는 내부 클럭 신호 생성 회로에 관한 것으로, 스큐 정보에 응답하여 초기 지연량이 조절되는 초기 가변 지연부를 구비하며, 지연 제어 신호에 대응하는 시간만큼 입력 클럭 신호를 지연하여 DLL 클럭 신호를 출력하기 위한 가변 지연 라인, 클럭 지연 요소를 모델링한 시간만큼 상기 DLL 클럭 신호를 지연하여 피드백 클럭 신호를 출력하기 위한 지연 복제 모델링부, 및 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 지연 제어 신호를 생성하기 위한 위상 비교부를 구비하는 내부 클럭 신호 생성 회로를 제공한다.

Description

내부 클럭 신호 생성 회로 및 그의 동작 방법{INTERNAL CLOCK GENERTOR AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하는 내부 클럭 신호 생성 회로에 관한 것이다.
일반적으로 반도체 장치는 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하고, 이 내부 클럭 신호를 반도체 장치 내의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 따라서, 반도체 장치 내에는 이러한 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 생성 회로를 구비하고 있으며, 그 대표적인 회로로 지연 고정 루프(Delay Locked Loop, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)가 있다.
도 1 은 일반적인 내부 클럭 신호 생성 회로인 지연 고정 루프를 설명하기 위한 블록도이다.
도 1 을 참조하면, 지연 고정 루프는 입력 버퍼링부(110)와, 가변 지연 라인(120)와, 출력 버퍼링부(130)와, 지연 복제 모델링부(140), 및 위상 비교부(150)를 구비한다.
입력 버퍼링부(110)는 외부 클럭 신호인 입력 클럭 신호(CLK_IN)를 버퍼링하여 버퍼링 클럭 신호(CLK_BF)를 출력하고, 가변 지연 라인(120)은 지연 제어 신호(CTR_DL)에 대응하는 시간만큼 버퍼링 클럭 신호(CLK_BF)를 지연하여 DLL 클럭 신호(CLK_DLL)를 출력하고, 출력 버퍼링부(130)는 DLL 클럭 신호(CLK_DLL)를 버퍼링하여 출력 클럭 신호(CLK_OUT)로 출력한다. 여기서, 출력 클럭 신호(CLK_OUT)는 최종적으로 데이터를 출력하는데 사용되는 클럭 신호이다.
이어서, 지연 복제 모델링부(140)는 반도체 장치 내의 클럭 지연 요소를 모델링한 시간만큼 DLL 클럭 신호(CLK_DLL)를 지연시켜 피드백 클럭 신호(CLK_FDB)를 출력하고, 위상 비교부(150)는 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)의 위상 차이를 비교하여 지연 제어 신호(CTR_DL)를 생성한다. 위상 비교부(150)에서 생성되는 지연 제어 신호(CTR_DL)는 가변 지연 라인(120)으로 입력되며, 버퍼링 클럭 신호(CLK_BF)는 이 지연 제어 신호(CTR_DL)에 응답하여 지연 시간이 조절된다.
도 2 는 도 1 의 지연 고정 루프의 동작 타이밍도를 설명하기 위한 타이밍도로서, 입력 클럭 신호(CLK_IN)와, 버퍼링 클럭 신호(CLK_BF)와, DLL 클럭 신호(CLK_DLL), 및 출력 클럭 신호(CLK_OUT)가 개시되어 있다.
도 1 및 도 2 를 참조하면, 입력 버퍼링부(110)는 입력 클럭 신호(CLK_IN)를 입력받아 버퍼링하고 버퍼링 클럭 신호(CLK_BF)를 출력한다. 이때, 버퍼링 클럭 신호(CLK_BF)는 입력 클럭 신호(CLK_IN)에 'tD1' 만큼의 지연 시간이 반영된 신호가 된다. 이 버퍼링 클럭 신호(CLK_BF)는 가변 지연 라인(120)에서 'tD3' 만큼 지연되어 DLL 클럭 신호(CLK_DLL)가 되며, 출력 버퍼링부(130)는 이 DLL 클럭 신호(CLK_DLL)를 입력받아 버퍼링하고 출력 클럭 신호(CLK_OUT)를 출력한다. 이때, 출력 클럭 신호(CLK_OUT)는 DLL 클럭 신호(CLK_DLL)에 'tD2' 만큼의 지연 시간이 반영된 신호이고, 이 출력 클럭 신호(CLK_OUT)는 데이터(DAT)를 출력하는데 이용된다.
도 2 의 개시된 'tD3' 은 가변 지연 라인(120)에서 버퍼링 클럭 신호(CLK_BF)에 반영되는 지연 시간으로서 아래 [수식학 1]의 관계를 갖는다.
Figure pat00001
도 2 는 지연 고정 루프의 락킹(locking) 동작이 완료된 상태의 동작 파형이고, 도 2 에는 도시되지 않았지만 피드백 클럭 신호(CLK_FDB)는 락킹 동작이 완료되는 상황에서 이상적으로 버퍼링 클럭 신호(CLK_BF)와 동일한 위상을 갖는다.
한편, 위상 비교부(150)로 전달되는 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)는 서로 다른 지연 경로를 통해 전달된다. 즉, 버퍼링 클럭 신호(CLK_BF)는 입력 버퍼링부(110)에 해당하는 지연 경로를 거쳐 전달되고, 피드백 클럭 신호(CLK_FDB)는 입력 버퍼링부(110)와 가변 지연 라인(120)과 지연 복제 모델링부(140)에 해당하는 지연 경로를 거쳐 전달된다. 따라서, 피드백 클럭 신호(CLK_FDB)는 버퍼링 클럭 신호(CLK_BF) 보다 PVT(Process, Boltage, Temperature) 스큐에 민감하다.
참고로, 긴 지연 경로를 통해 전달되는 신호는 짧은 지연 경로를 통해 전달되는 신호에 비하여 PVT 스큐가 민감하다. 예컨대 전원 전압의 레벨이 낮아지는 경우 긴 지연 경로를 통해 전달되는 신호가 짧은 지연 경로를 통해 전달되는 신호보다 지연 증가량이 더 크다.
이하, 지연 고정 루프에 인가되는 전원 전압의 레벨이 높은 상태에서 락킹이 완료된 이후 전원 전압의 레벨이 낮아지는 경우를 살펴보기로 한다.
우선, 락킹 동작이 완료되었다는 것은 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)의 위상이 서로 같아졌다는 것을 의미한다. 이때, 버퍼링 클럭 신호(CLK_BF)의 지연 경로는 피드백 클럭 신호(CLK_FDB)의 지연 경로에 비하여 짧은 지연 경로에 해당하며, 피드백 클럭 신호(CLK_FDB)의 지연 경로는 긴 지연 경로에 해당한다.
이러한 상황에서 전원 전압의 레벨이 낮아지게 되면, 피드백 클럭 신호(CLK_FDB)는 락킹 완료 상태보다 지연량이 증가하게 된다. 즉, 락킹 완료시 버퍼링 클럭 신호(CLK_BF)와 동일한 위상을 가지던 피드백 클럭 신호(CLK_FDB)는 전원 전압의 레벨이 낮아짐에 따라 버퍼링 클럭 신호(CLK_BF)의 위상보다 뒤서게 된다. 따라서, 지연 고정 루프는 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)의 위상을 동일하게 하기 위하여 가변 지연 라인(120)에서 반영하는 지연량을 줄이도록 동작한다. 하지만, 이때 가변 지연 라인(120)가 더 이상 지연량을 줄일 수 없는 상황이라면 지연 고정 루프는 잘못된 동작을 수행하게 된다.
본 발명의 실시 예는 PVT 스큐에 따라 초기 지연량을 조절하는 지연 고정 루프를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부 클럭 신호 생성 회로는, 스큐 정보에 응답하여 초기 지연량이 조절되는 초기 가변 지연부를 구비하며, 지연 제어 신호에 대응하는 시간만큼 입력 클럭 신호를 지연하여 DLL 클럭 신호를 출력하기 위한 가변 지연 라인; 클럭 지연 요소를 모델링한 시간만큼 상기 DLL 클럭 신호를 지연하여 피드백 클럭 신호를 출력하기 위한 지연 복제 모델링부; 및 상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 지연 제어 신호를 생성하기 위한 위상 비교부를 구비한다.
특히, 상기 초기 가변 지연부는 락킹 동작 이전에 상기 스큐 정보에 응답하여 초기 지연량이 결정되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 내부 클럭 신호 생성 회로의 동작 방법은, 전원 전압의 전압 레벨이 낮은 경우 기본 지연량을 초기 지연량으로 설정하는 단계; 상기 전원 전압의 전압 레벨이 높은 경우 상기 기본 지연량보다 큰 추가 지연량을 상기 초기 지연량으로 설정하는 단계; 및 상기 초기 지연량을 기준으로 락킹 동작을 수행하는 단계를 포함한다.
특히, 전원 전압의 전압 레벨을 검출하여 상기 스큐 정보에 대응하는 검출 신호를 생성하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 지연 고정 루프는 서로 다른 지연 경로에 반영되는 PVT 스큐에 따라 지연 고정 루프의 초기 지연량을 조절해 줌으로써, 지연 고정루프의 오동작을 방지해주는 것이 가능하다.
본 발명은 PVT 스큐에 따른 지연 고정 루프의 오동작을 방지해 줌으로써, 지연 고정 루프의 동작 특성을 최적화할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 내부 클럭 신호 생성 회로인 지연 고정 루프를 설명하기 위한 블록도.
도 2 는 도 1 의 지연 고정 루프의 동작 타이밍도를 설명하기 위한 타이밍도.
도 3 은 본 발명의 실시 예에 따른 내부 클럭 신호인 지연 고정 루프를 설명하기 위한 블록도.
도 4 는 도 3 의 초기 가변 지연부(321)의 동작을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시 예에 따른 내부 클럭 신호인 지연 고정 루프를 설명하기 위한 블록도이다.
도 3 을 참조하면, 지연 고정 루프는 입력 버퍼링부(310)와, 가변 지연 라인(320)와, 출력 버퍼링부(330)와, 지연 복제 모델링부(340)와, 위상 비교부(350), 및 전원 전압 검출부(360)를 구비한다.
입력 버퍼링부(310)는 외부 클럭 신호인 입력 클럭 신호(CLK_IN)를 버퍼링하여 버퍼링 클럭 신호(CLK_BF)를 출력하고, 가변 지연 라인(320)는 지연 제어 신호(CTR_DL)에 대응하는 시간만큼 버퍼링 클럭 신호(CLK_BF)를 지연하여 DLL 클럭 신호(CLK_DLL)를 출력한다. 여기서, 본 발명의 실시 예에 따른 가변 지연 라인(320)는 초기 가변 지연부(321)를 구비하며, 초기 가변 지연부(321)는 반도체 장치에 반영될 수 있는 스큐 정보, 예컨대 PVT 스큐에 응답하여 초기 지연량을 조절하는 것이 가능하다.
출력 버퍼링부(330)는 DLL 클럭 신호(CLK_DLL)를 버퍼링하여 출력 클럭 신호(CLK_OUT)를 출력하고, 지연 복제 모델링부(340)는 클럭 지연 요소를 모델링한 시간만큼 DLL 클럭 신호(CLK_DLL)를 지연시켜 피드백 클럭 신호(CLK_FDB)를 출력한다.
이어서, 위상 비교부(350)는 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)의 위상 차이를 비교하여 지연 제어 신호(CTR_DL)를 생성한다. 또한, 본 발명의 실시 예에 따른 위상 비교부(350)는 스큐 정보인 검출 신호(DET)에 응답하여 초기 가변 지연부(321)의 초기 지연량을 제어하기 위한 지연 제어 신호(CTR_DL)를 생성하는 것이 가능하다. 마지막으로, 전원 전압 검출부(360)는 전원 전압의 레벨을 검출하여 검출 신호(DET)를 생성한다.
본 발명의 실시 예에 따른 지연 고정 루프는 전원 전압의 레벨에 따라 초기 가변 지연부(321)의 초기 지연량을 조절하는 것을 일례로 하였으며, 이하, 도 3 의 지연 고정 루프의 간단한 회로 동작을 살펴보기로 한다.
우선, 전원 전압 검출부(360)는 전원 전압 레벨이 비교적 높은 상태인지 비교적 낮은 상태 인지를 검출하여 검출 신호(DET)를 생성하고, 위상 비교부(350)는 이 검출 신호(DET)에 응답하여 초기 가변 지연부(321)의 초기 지연량을 조절하기 위한 지연 제어 신호(CTR_DL)를 생성한다. 이어서, 초기 가변 지연부(321)는 이 지연 제어 신호(CTR_DL)에 응답하여 전원 전압의 레벨이 낮은 경우 기본 지연량을 초기 지연량으로 설정하고, 전원 전압의 레벨이 높은 경우 기본 지연량보다 큰 추가 지연량을 초기 지연량으로 설정한다. 이후, 지연 고정 루프는 초기 가변 지연부(321)에서 설정된 초기 지연량을 기초로 락킹 동작을 수행한다.
도 4 는 도 3 의 초기 가변 지연부(321)의 동작을 설명하기 위한 블록도이다.
도 3 및 도 4 를 참조하면, 초기 가변 지연부(321)는 기본 초기 지연부(410)와, 추가 초기 지연부(420)를 구비한다.
기본 초기 지연부(410)는 도 3 에 개시된 지연 제어 신호(CTR_DL)에 대응하는 시간만큼 버퍼링 클럭 신호(CLK_BF)를 지연하여 DLL 클럭 신호(CLK_DLL)를 출력하고, 추가 초기 지연부(420)는 지연 제어 신호(CTR_DL)에 대응하는 시간만큼 기본 초기 지연부(410)의 출력 신호를 지연하여 DLL 클럭 신호(CLK_DLL)를 출력한다.
우선, 도 4 에 개시된 블록도는 지연 고정 루프가 락킹 동작을 수행하기 이전에 대응하는 도면이다. 참고로, 락킹 동작 이전에 버퍼링 클럭 신호(CLK_BF)는 초기 가변 지연부(321)로 입력된다.
본 발명의 실시 예에 따른 초기 가변 지연부(321)는 전원 전압의 레벨에 따라 추가 초기 지연부(420)의 활성화 여부가 결정된다. 다시 말하면, 락킹 동작 이전에 전원 전압의 레벨이 낮은 경우 추가 초기 지연부(420)는 비활성화되고, 버퍼링 클럭 신호(CLK_BF)는 기본 초기 지연부(410)에서 반영되는 지연 시간(이하, '기본 지연량'이라 칭함)만큼 지연된다. 그리고, 락킹 동작 이전에 전원 전압의 레벨이 높은 경우 추가 초기 지연부(420)는 활성화되고, 버퍼링 클럭 신호(CLK_BF)는 기본 초기 지연부(410)와 추가 초기 지연부(420)에서 반영되는 지연 시간(이하, '추가 지연량'이라 칭함)만큼 지연된다.
결국, 초기 가변 지연부(321)는 전원 전압의 레벨이 낮은 경우 기본 초기 지연부(410)에서 반영되는 기본 지연량이 초기 지연량으로 설정되고, 전원 전압의 레벨이 높은 경우 기본 초기 지연부(410)와 추가 초기 지연부(420)에서 반영되는 추가 지연량이 초기 지연량으로 설정된다.
이어서, 락킹 동작 이전에 전원 전압의 레벨이 낮은 경우 버퍼링 클럭 신호(CLK_BF)는 기본 초기 지연부(410)만 거쳐 DLL 클럭 신호(CLK_DLL)로 출력된다. 즉, 버퍼링 클럭 신호(CLK_BF)는 추가 초기 지연부(420)에 의한 로딩이 반영되지 않는다. 따라서, 전원 전압의 레벨이 낮은 경우 추가 초기 지연부(420)에 의한 지터 증가를 예방할 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 지연 고정 루프는 락킹 동작 이전에 전원 전압의 레벨이 높은 경우 기본 지연량보다 큰 추가 지연량으로 초기 지연량을 설정한다. 따라서, 락킹 이후 전원 전압의 레벨이 낮아져서 피드백 클럭 신호(CLK_FDB)의 위상이 버퍼링 클럭 신호(CLK_BF)의 위상보다 뒤서게 되더라도 가변 지연 라인(320)가 기본 지연량보다 늘어난 추가 지연량만큼 피드백 클럭 신호(CLK_FDB)의 지연량을 줄여주는 것이 가능하다. 때문에, 지연 고정 루프는 버퍼링 클럭 신호(CLK_BF)와 피드백 클럭 신호(CLK_FDB)의 위상을 동일하게 하기 위한 락킹 동작을 수행하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 입력 버퍼링부 320 : 가변 지연 라인
321 : 초기 가변 지연부 330 : 출력 버퍼링부
340 : 지연 복제 모델링부 350 : 위상 비교부
360 : 전원 전압 검출부

Claims (10)

  1. 스큐 정보에 응답하여 초기 지연량이 조절되는 초기 가변 지연부를 구비하며, 지연 제어 신호에 대응하는 시간만큼 입력 클럭 신호를 지연하여 DLL 클럭 신호를 출력하기 위한 가변 지연 라인;
    클럭 지연 요소를 모델링한 시간만큼 상기 DLL 클럭 신호를 지연하여 피드백 클럭 신호를 출력하기 위한 지연 복제 모델링부; 및
    상기 입력 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 지연 제어 신호를 생성하기 위한 위상 비교부
    를 구비하는 내부 클럭 신호 생성 회로.
  2. 제1항에 있어서,
    전원 전압의 전압 레벨을 검출하여 그에 대응하는 상기 스큐 정보를 생성하기 위한 전원 전압 검출부를 더 구비하는 내부 클럭 신호 생성 회로.
  3. 제1항에 있어서,
    상기 초기 가변 지연부는 락킹 동작 이전에 상기 스큐 정보에 응답하여 초기 지연량이 결정되는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
  4. 제1항에 있어서,
    상기 위상 비교부는 상기 스큐 정보에 응답하여 상기 초기 지연량을 조절하기 위한 상기 지연 제어 신호를 생성하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
  5. 제1항에 있어서,
    상기 초기 가변 지연부는,
    상기 입력 클럭 신호에 기본 지연량을 반영하여 상기 DLL 클럭 신호로 출력하기 위한 기본 초기 지연부; 및
    상기 입력 클럭 신호에 상기 기본 지연량보다 큰 추가 지연량을 반영하여 상기 DLL 클럭 신호로 출력하기 위한 추가 초기 지연부를 구비하는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
  6. 제5항에 있어서,
    상기 추가 초기 지연부는 상기 스큐 정보에 응답하여 활성화 여부가 결정되는 것을 특징으로 하는 내부 클럭 신호 생성 회로.
  7. 전원 전압의 전압 레벨이 낮은 경우 기본 지연량을 초기 지연량으로 설정하는 단계;
    상기 전원 전압의 전압 레벨이 높은 경우 상기 기본 지연량보다 큰 추가 지연량을 상기 초기 지연량으로 설정하는 단계; 및
    상기 초기 지연량을 기준으로 락킹 동작을 수행하는 단계
    를 포함하는 내부 클럭 신호 생성 회로의 동작 방법.
  8. 제7항에 있어서,
    상기 전원 전압의 전압 레벨을 검출하여 스큐 정보에 대응하는 검출 신호를 생성하는 단계를 더 포함하는 내부 클럭 신호 생성 회로의 동작 방법.
  9. 제7항에 있어서,
    상기 초기 지연량은 상기 검출 신호에 응답하여 설정되는 것을 특징으로 하는 내부 클럭 신호 생성 회로의 동작 방법.
  10. 제7항에 있어서,
    상기 초기 지연량은 스큐 정보에 따라 설정되는 것을 특징으로 하는 내부 클럭 신호 생성 회로의 동작 방법.
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