KR20140003101A - 위상 검출 회로 및 이를 이용한 동기 회로 - Google Patents

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Abstract

노이즈 발생과 상관없이 안정적인 동작이 가능하도록 한 동기 회로에 관한 것으로서, 기준 클럭 신호를 가변된 지연 시간만큼 지연시켜 동기 클럭 신호를 생성하도록 구성된 가변 지연부; 상기 동기 클럭 신호를 입력 받아 피드백 클럭 신호를 생성하도록 구성된 피드백 클럭 신호 생성부; 위상 검출 신호에 응답하여 상기 가변 지연부의 지연시간을 가변시키고, 위상 검출 신호의 천이에 응답하여 고정 완료 신호를 생성하도록 구성된 제어부; 및 상기 고정 완료 신호에 응답하여 상기 기준 클럭 신호와 분주된 기준 클럭 신호 중에서 하나를 상기 피드백 클럭 신호와 비교하여 상기 위상 검출 신호를 생성하도록 구성된 위상 검출부를 포함한다.

Description

위상 검출 회로 및 이를 이용한 동기 회로{PHASE DETECTION CIRCUIT AND SYNCHRONIZATION CIRCUIT USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 위상 검출 회로 및 이를 이용한 동기 회로에 관한 것이다.
종래의 위상 고정 루프 회로(PLL: Phase Locked Loop), 지연 고정 루프 회로(DLL: Delay Locked Loop) 등의 동기 회로는 위상 또는 지연시간 조정을 통해 위상 또는 지연시간이 원하는 범위내의 값으로 조정되었는지 즉, 지연 고정 또는 위상 고정이 이루어졌는지를 판단한다.
동기 회로는 지연 고정 또는 위상 고정이 이루어졌는지를 판단하기 위해 위상 검출 회로를 이용할 수 있다.
위상 검출 회로는 기준 신호(REFCLK)와 비교 대상 신호(FBCLK)를 비교하여 결과 신호(PDOUT)를 생성한다.
도 1은 종래의 기술에 따른 위상 검출 동작을 설명하기 위한 파형도이다.
도 1과 같이, 기준 신호(REFCLK)와 비교 대상 신호(FBCLK)에 지터(Jitter) 등의 노이즈 성분이 포함되는 경우, 위상 검출 회로는 결과 신호(PDOUT)를 비 정상적인 값으로 출력할 수 있다.
결국, 위상 검출 회로가 결과 신호(PDOUT)를 비 정상적인 값으로 출력함에 따라 동기 회로의 동작 오류를 초래할 수 있다.
노이즈 발생과 상관없이 안정적인 동작이 가능하도록 한 위상 검출 회로 및 이를 이용한 동기 회로를 제공하고자 한다.
본 발명의 실시예는 제어 신호의 비 활성화 구간 동안 제 1 클럭 신호를 분주하여 생성한 분주 클럭 신호와 제 2 클럭 신호와 비교함으로써 위상 검출 신호를 생성하고, 상기 제어 신호의 활성화 구간 동안 상기 제 1 클럭 신호와 상기 제 2 클럭 신호를 비교하여 상기 위상 검출 신호를 생성하도록 구성될 수 있다.
본 발명의 실시예는 제 1 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부; 제어 신호에 응답하여 상기 제 1 클럭 신호 또는 상기 분주 클럭 신호를 선택하여 출력하도록 구성된 분주부; 및 상기 분주부의 출력 신호의 위상과 제 2 클럭 신호를 비교하여 위상 검출 신호를 생성하도록 구성된 검출부를 포함할 수 있다.
본 발명의 실시예는 기준 클럭 신호를 가변된 지연 시간만큼 지연시켜 동기 클럭 신호를 생성하도록 구성된 가변 지연부; 상기 동기 클럭 신호를 입력 받아 피드백 클럭 신호를 생성하도록 구성된 피드백 클럭 신호 생성부; 위상 검출 신호에 응답하여 상기 가변 지연부의 지연시간을 가변시키고, 위상 검출 신호의 천이에 응답하여 고정 완료 신호를 생성하도록 구성된 제어부; 및 상기 고정 완료 신호에 응답하여 상기 기준 클럭 신호와 분주된 기준 클럭 신호 중에서 하나를 상기 피드백 클럭 신호와 비교하여 상기 위상 검출 신호를 생성하도록 구성된 위상 검출부를 포함할 수 있다.
본 발명의 실시예는 노이즈 발생과 상관 없이 안정적인 동작이 가능하므로 위상 검출 회로 및 동기 회로의 성능 및 신뢰성을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 위상 검출 동작을 설명하기 위한 파형도,
도 2는 본 발명의 실시예에 따른 동기 회로(100)의 블록도,
도 3은 도 2의 위상 검출 회로(10)의 블록도,
도 4는 도 3의 위상 검출 회로(10)의 동작을 설명하기 위한 타이밍도,
도 5는 도 2의 고정 상태 검출부(121)의 구성을 나타낸 회로도이고,
도 6 및 도 7은 도 5의 고정 상태 검출부(121)의 동작을 설명하기 위한 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 동기 회로(100)는 가변 지연부(110), 제어부(120), 피드백 클럭 신호 생성부(150) 및 위상 검출부(10)를 포함한다.
피드백 클럭 신호 생성부(150)는 분주부(130) 및 레플리카 지연부(140)를 포함한다.
가변 지연부(110)는 제어부(120)의 제어에 응답하여 지연시간이 가변되고, 가변된 지연 시간만큼 제 1 클럭 신호 즉, 기준 클럭 신호(REFCLK)를 지연시켜 동기 클럭 신호(DLLCLK)를 생성하도록 구성된다.
제어부(120)는 위상 검출 신호(PDOUT)에 응답하여 가변 지연부(110)를 제어하고, 위상 검출 신호(PDOUT)의 천이에 응답하여 고정 완료 신호(LOCK_STATE)를 생성하도록 구성된다.
제어부(120)는 위상 검출 신호(PDOUT)의 천이에 응답하여 고정 완료 신호(LOCK_STATE)를 생성하기 위한 구성으로서, 고정 상태 검출부(121)를 포함할 수 있다.
분주부(130)는 동기 클럭 신호(DLLCLK)를 2 분주하여 출력하도록 구성된다.
레플리카 지연부(140)는 특정 신호 패스의 지연 시간을 복제한 지연 소자를 포함한다.
이때 특정 신호 패스는 동기 회로(100)가 사용되는 회로 예를 들어, 반도체 메모리 회로에서 외부 클럭이 경유하는 내부 신호 패스를 포함할 수 있다.
위상 검출부(10)는 고정 완료 신호(LOCK_STATE)에 응답하여 기준 클럭 신호(REFCLK)와 기준 클럭 신호(REFCLK)를 분주한 신호 중에서 하나와 제 2 클럭 신호 즉, 피드백 클럭 신호(FBCLK)를 비교하여 위상 검출 신호(PDOUT)를 생성하도록 구성된다.
도 3에 도시된 바와 같이, 위상 검출부(10)는 분주부(11), 제 1 지연부(12), 다중화부(13), 제 2 지연부(14) 및 검출부(15)를 포함한다.
분주부(11)는 기준 클럭 신호(REFCLK)를 2 분주하여 분주 클럭 신호(REFCLK/2)를 생성하도록 구성된다.
제 1 지연부(12)는 기준 클럭 신호(REFCLK)를 설정 시간만큼 지연시켜 지연 기준 클럭 신호(REFCLKD)를 생성하도록 구성된다.
다중화부(13)는 고정 완료 신호(LOCK_STATE)에 응답하여 분주 클럭 신호(REFCLK/2)와 지연 기준 클럭 신호(REFCLKD) 중에서 하나를 선택하여 출력하도록 구성된다.
이때 고정 완료 신호(LOCK_STATE)는 지연 고정 루프 회로(DLL) 또는 위상 고정 루프 회로(PLL) 내부의 지연 고정 또는 위상 고정이 완료되었음을 정의하는 신호가 될 수 있다.
또한 본 발명의 실시예는 위상 검출부(10)를 제어하기 위한 신호로서, 고정 완료 신호(LOCK_STATE)를 사용하는 예를 든 것일 뿐, 지연 고정 루프 회로(DLL) 또는 위상 고정 루프 회로(PLL)가 아닌 외부에서 제공된 제어 신호를 사용할 수 있다.
제 2 지연부(14)는 피드백 클럭 신호(FBCLK)를 설정 시간만큼 지연시켜 지연 피드백 클럭 신호(FBCLKD)를 생성하도록 구성된다.
이때 제 1 지연부(12)는 분주부(11)를 경유하는 신호 패스의 지연 시간을 보상하기 위한 더미 딜레이 소자(Dummy Delay Device)로 구성할 수 있다.
제 2 지연부(14)는 분주부(11)와 제 1 지연부(12) 중에서 어느 하나와 다중화부(13)를 경유하는 신호 패스의 지연 시간을 보상하기 위한 더미 딜레이 소자(Dummy Delay Device)로 구성할 수 있다.
검출부(15)는 지연 피드백 클럭 신호(FBCLKD)의 위상과 다중화부(13)의 출력 신호의 위상을 비교하여 위상 검출 신호(PDOUT)를 생성하도록 구성된다.
검출부(15)는 리셋 신호(RSTB)에 응답하여 위상 검출 신호(PDOUT)를 초기화시키도록 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 위상 검출부(10)의 동작을 설명하면 다음과 같다.
다중화부(13)는 고정 완료 신호(LOCK_STATE)가 비 활성화 상태(예를 들어, 로우 레벨)이면 분주 클럭 신호(REFCLK/2)를 선택하여 검출부(15)에 제공한다.
다중화부(13)는 고정 완료 신호(LOCK_STATE)가 활성화 상태(예를 들어, 하이 레벨)로 전환되면 지연 기준 클럭 신호(REFCLKD)를 검출부(15)에 제공한다.
고정 완료 신호(LOCK_STATE)가 비 활성화 상태인 경우, 검출부(15)는 실질적으로 피드백 클럭 신호(FBCLK)의 라이징 엣지(Rising Edge)가 분주 클럭 신호(REFCLK/2)의 라이징 엣지를 앞서는 경우 위상 검출 신호(PDOUT)를 하이 레벨로 출력한다.
이때 검출부(15)의 실제 입력은 다중화부(13)와 제 2 지연부(14)의 출력이다. 그러나 제 1 지연부(12) 및 제 2 지연부(14)는 내부 지연 시간을 보상하기 위한 더미 딜레이 소자이다. 따라서 검출부(15)가 기준 클럭 신호(REFCLK)와 분주 클럭 신호(REFCLK/2) 중에서 어느 하나와 피드백 클럭 신호(FBCLK)를 비교하는 것으로 이해할 수 있다.
고정 완료 신호(LOCK_STATE)가 활성화 상태인 경우, 검출부(15)는 실질적으로 피드백 클럭 신호(FBCLK)의 라이징 엣지(Rising Edge)가 클럭 신호(REFCLK)의 라이징 엣지를 앞서는 경우 위상 검출 신호(PDOUT)를 하이 레벨로 출력한다.
본 발명의 실시예는 고정 완료 신호(LOCK_STATE)가 비 활성화 상태인 경우 분주 클럭 신호(REFCLK/2)를 이용한다.
따라서 도 4와 같이, 지연 기준 클럭 신호(REFCLKD)와 지연 피드백 클럭 신호(FBCLKD)에 지터(Jitter) 등의 노이즈 성분이 포함되더라도, 위상 검출 회로(10)는 위상 검출 신호(PDOUT)를 정상적인 값으로 출력할 수 있다.
도 5에 도시된 바와 같이, 고정 상태 검출부(121)는 위상 검출 신호(PDOUT)의 천이에 응답하여 고정 완료 신호(LOCK_STATE)를 활성화시키도록 구성된다.
고정 상태 검출부(121)는 위상 검출 신호(PDOUT)가 하이 레벨에서 로우 레벨로 천이되는 경우와 로우 레벨에서 하이 레벨로 천이되는 경우 모두를 검출하여 고정 완료 신호(LOCK_STATE)를 활성화시키도록 구성된다.
고정 상태 검출부(121)는 제 1 플립플롭(122), 제 2 플립플롭(123) 및 로직 게이트(124)를 포함한다.
제 1 플립플롭(122)은 입력단이 전원단과 연결되고, 클럭단에 반전된 위상 검출 신호(PDOUT)를 입력 받는다.
제 2 플립플롭(123)은 입력단이 전원단과 연결되고, 클럭단에 위상 검출 신호(PDOUT)를 입력 받는다.
제 1 플립플롭(121) 및 제 2 플립플롭(122)은 리셋 신호(RSTB)에 의해 초기화된다.
로직 게이트(123)는 제 1 플립플롭(121)의 출력 신호와 제 2 플립플롭(122)의 출력 신호를 논리합하여 고정 완료 신호(LOCK_STATE)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 동기 회로(100)의 동작을 설명하면 다음과 같다.
위상 검출부(10)는 고정 완료 신호(LOCK_STATE)가 비 활성화 상태(예를 들어, 로우 레벨)이면 분주 클럭 신호(REFCLK/2)의 위상과 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 검출 신호(PDOUT)를 생성한다.
제어부(120)는 위상 검출 신호(PDOUT)의 레벨에 따라 가변 지연부(110)의 지연 시간을 증가 또는 감소시킨다.
가변 지연부(110)의 지연 시간의 증가 또는 감소에 대응하여 피드백 클럭 신호(FBCLK)의 위상 또한 변하게 된다.
분주 클럭 신호(REFCLK/2)의 위상이 고정된 상태에서 피드백 클럭 신호(FBCLK)의 위상이 도 6과 같이 변하여 어느 시점이 되면 위상 검출 신호(PDOUT)가 하이 레벨에서 로우 레벨로 천이하게 된다.
위상 검출 신호(PDOUT)가 하이 레벨에서 로우 레벨로 천이함에 따라 도 5의 제 1 플립플롭(122)이 전원 레벨 즉, 하이 레벨 신호를 출력하게 된다.
제 1 플립플롭(122)에서 출력된 하이 레벨 신호가 로직 게이트(124)를 통해 출력됨으로써 고정 완료 신호(LOCK_STATE)가 활성화된다.
한편, 분주 클럭 신호(REFCLK/2)의 위상이 고정된 상태에서 피드백 클럭 신호(FBCLK)의 위상이 도 7과 같이 변하여 어느 시점이 되면 위상 검출 신호(PDOUT)가 로우 레벨에서 하이 레벨로 천이하게 된다.
위상 검출 신호(PDOUT)가 로우 레벨에서 하이 레벨로 천이함에 따라 도 5의 제 2 플립플롭(123)이 전원 레벨 즉, 하이 레벨 신호를 출력하게 된다.
제 2 플립플롭(122)에서 출력된 하이 레벨 신호가 로직 게이트(124)를 통해 출력됨으로써 고정 완료 신호(LOCK_STATE)가 활성화된다.
한편, 고정 완료 신호(LOCK_STATE)가 활성화된 경우, 위상 검출부(10)는 기준 클럭 신호(REFCLK)의 위상과 피드백 클럭 신호(FBCLK)의 위상을 비교하여 위상 검출 신호(PDOUT)를 생성한다.
제어부(120)는 위상 검출 신호(PDOUT)의 레벨에 따라 가변 지연부(110)의 지연 시간을 증가 또는 감소시킨다.
이때 고정 완료 신호(LOCK_STATE)가 활성화된 이후에는 가변 지연부(110)의 지연 시간을 미세하게 조정하게 된다.
가변 지연부(110)의 지연 시간의 증가 또는 감소에 대응하여 피드백 클럭 신호(FBCLK)의 위상 또한 변하게 된다.
상술한 바와 같이, 본 발명의 실시예는 고정 완료 상태 이전 즉, 고정 완료 신호(LOCK_STATE)가 활성화되기 이전에는 분주 클럭 신호(REFCLK/2), 그리고 고정 완료 신호(LOCK_STATE)가 활성화된 이후에는 기준 클럭 신호(REFCLK)를 피드백 클럭 신호(FBCLK)를 비교함으로써 안정적인 위상 검출이 이루어지도록 한다.
또한 본 발명의 실시예는 위상 검출 신호(PDOUT)가 특정 레벨로 천이하는 시점만을 검출하는 것이 아니라, 로우 레벨과 하이 레벨로의 천이 모두를 고정 완료로 판단함으로써 동기 회로의 안정적인 동작을 보장한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 제어 신호의 비 활성화 구간 동안 제 1 클럭 신호를 분주하여 생성한 분주 클럭 신호와 제 2 클럭 신호와 비교함으로써 위상 검출 신호를 생성하고,
    상기 제어 신호의 활성화 구간 동안 상기 제 1 클럭 신호와 상기 제 2 클럭 신호를 비교하여 상기 위상 검출 신호를 생성하도록 구성된 위상 검출 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출 회로는
    상기 제 2 클럭 신호의 위상이 상기 분주 클럭 신호 또는 상기 제 1 클럭 신호의 위상에 비해 앞서는지 여부에 따라 상기 위상 검출 신호를 생성하도록 구성되는 위상 검출 회로.
  3. 제 1 항에 있어서,
    상기 제어 신호는 지연 고정 루프 회로 또는 위상 고정 루프 회로의 지연 고정 또는 위상 고정이 완료되었음을 정의하는 고정 완료 신호를 포함하는 위상 검출 회로.
  4. 제 1 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부;
    제어 신호에 응답하여 상기 제 1 클럭 신호 또는 상기 분주 클럭 신호를 선택하여 출력하도록 구성된 분주부; 및
    상기 분주부의 출력 신호의 위상과 제 2 클럭 신호를 비교하여 위상 검출 신호를 생성하도록 구성된 검출부를 포함하는 위상 검출 회로.
  5. 제 4 항에 있어서,
    상기 제 1 클럭 신호를 제 1 지연 시간만큼 지연시켜 상기 다중화부에 제공하도록 구성된 제 1 지연부, 및
    상기 제 2 클럭 신호를 제 2 지연 시간만큼 지연시켜 상기 검출부에 제공하도록 구성된 제 2 지연부를 더 포함하는 위상 검출 회로.
  6. 제 5 항에 있어서,
    상기 제 1 지연 시간은 상기 분주부를 경유하는 신호 패스의 지연 시간인 위상 검출 회로.
  7. 제 5 항에 있어서,
    상기 제 2 지연 시간은 상기 분주부와 상기 제 1 지연부 중에서 어느 하나와 상기 다중화부를 경유하는 신호 패스의 지연 시간인 위상 검출 회로.
  8. 제 4 항에 있어서,
    상기 제어 신호는 지연 고정 루프 회로 또는 위상 고정 루프 회로의 지연 고정 또는 위상 고정이 완료되었음을 정의하는 고정 완료 신호를 포함하는 위상 검출 회로.
  9. 기준 클럭 신호를 가변된 지연 시간만큼 지연시켜 동기 클럭 신호를 생성하도록 구성된 가변 지연부;
    상기 동기 클럭 신호를 입력 받아 피드백 클럭 신호를 생성하도록 구성된 피드백 클럭 신호 생성부;
    위상 검출 신호에 응답하여 상기 가변 지연부의 지연시간을 가변시키고, 위상 검출 신호의 천이에 응답하여 고정 완료 신호를 생성하도록 구성된 제어부; 및
    상기 고정 완료 신호에 응답하여 상기 기준 클럭 신호와 분주된 기준 클럭 신호 중에서 하나를 상기 피드백 클럭 신호와 비교하여 상기 위상 검출 신호를 생성하도록 구성된 위상 검출부를 포함하는 동기 회로.
  10. 제 9 항에 있어서,
    상기 피드백 클럭 신호 생성부는
    상기 동기 클럭 신호를 분주하여 출력하도록 구성된 분주부, 및
    상기 분주부의 출력 신호를 설정 지연 시간만큼 지연시켜 상기 피드백 클럭 신호로서 출력하도록 구성된 레플리카 지연부를 포함하는 동기 회로.
  11. 제 9 항에 있어서,
    상기 제어부는
    상기 위상 검출 신호가 하이 레벨에서 로우 레벨로 천이되는 경우와 로우 레벨에서 하이 레벨로 천이되는 경우 모두를 검출하여 상기 고정 완료 신호를 활성화시키도록 구성되는 동기 회로.
  12. 제 9 항에 있어서,
    상기 제어부는
    입력단이 전원단과 연결되고, 클럭단에 반전된 상기 위상 검출 신호를 입력 받도록 구성된 제 1 플립플롭,
    입력단이 전원단과 연결되고, 클럭단에 상기 위상 검출 신호를 입력 받도록 구성된 제 2 플립플롭, 및
    상기 제 1 플립플롭의 출력 신호와 상기 제 2 플립플롭의 출력 신호를 논리 합하여 상기 고정 완료 신호로서 출력하도록 구성된 로직 게이트를 포함하는 동기 회로.
  13. 제 9 항에 있어서,
    상기 위상 검출부는
    상기 기준 클럭 신호를 분주하여 분주 클럭 신호를 생성하도록 구성된 분주부,
    상기 고정 완료 신호에 응답하여 상기 기준 클럭 신호 또는 상기 분주 클럭 신호를 선택하여 출력하도록 구성된 분주부, 및
    상기 분주부의 출력 신호의 위상과 상기 피드백 클럭 신호를 비교하여 상기 위상 검출 신호를 생성하도록 구성된 검출부를 포함하는 동기 회로.
  14. 제 13 항에 있어서,
    상기 기준 클럭 신호를 제 1 지연 시간만큼 지연시켜 상기 다중화부에 제공하도록 구성된 제 1 지연부, 및
    상기 피드백 클럭 신호를 제 2 지연 시간만큼 지연시켜 상기 검출부에 제공하도록 구성된 제 2 지연부를 더 포함하는 동기 회로.
  15. 제 14 항에 있어서,
    상기 제 1 지연 시간은 상기 분주부를 경유하는 신호 패스의 지연 시간인 동기 회로.
  16. 제 14 항에 있어서,
    상기 제 2 지연 시간은 상기 분주부와 상기 제 1 지연부 중에서 어느 하나와 상기 다중화부를 경유하는 신호 패스의 지연 시간인 동기 회로.
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