JP3670615B2 - 位相比較器およびクロックリカバリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、位相比較器およびクロックリカバリ回路に関し、特に、単純位相比較方式による、高速ビットレートのデータ信号の位相比較およびクロックリカバリの技術に属する。
【０００２】
【従来の技術】
ＩＥＥＥ（Institute of Electrical and Electronics Engineers ）Ｐ１３９４ｂに代表される高速シリアルデータ伝送においては、送信側からのデータ信号の周波数および位相に合致したクロック信号を受信側で再生する必要がある。これには、クロックリカバリ回路が必須である。このクロックリカバリ回路のアーキテクチャとして、シリアル処理を行う単純位相比較方式がある。
【０００３】
単純位相比較方式は、ＰＬＬ（Phase Locked Loop ）のレファレンス入力にデータ信号を入力し、このデータ信号とフィードバックしたクロック信号との位相が合うように電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）の入力電圧を制御するものである。この方式は、単純な構成をしており、また、回路面積も小規模であるため、チャネル数が増加した場合には非常に有用である。しかし、全回路がデータ信号のビットレートの周波数で動作しなければならないため、高速動作が可能な位相比較器が必要となる。
【０００４】
図１５は、従来の位相比較器の回路図を示す。従来の位相比較器は、位相比較部１００とウィンドウ発生部１０００からなる。
【０００５】
ウィンドウ発生部１０００は、信号ＩＮＤＡＴＡおよび比較完了信号ＮＲ＿ＷＩＮＤＯＷを入力とし、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”のときに、信号ＩＮＤＡＴＡの変化に応じて、比較窓信号ＮＥＮ＿ＰＤを“Ｌ”にする。なお、ウィンドウ発生部１０００は、パワーダウン端子から与えられる信号ＮＰＤが“Ｈ”のときに、比較窓信号ＮＥＮ＿ＰＤを変化させるように動作することができる。
【０００６】
位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤを入力とし、データ信号ＤＡＴＡ＿ＰＤとクロック信号ＣＬＫ＿ＰＤとの位相差を検出（位相比較）する。位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより活性化し、位相比較を行う。そして、位相比較の結果として、信号ＵＰおよび信号ＤＮを出力する。位相差は、信号ＵＰと信号ＤＮとのパルス幅の差として表される。位相比較が完了すると、位相比較部１００は、比較完了信号ＮＲ＿ＷＩＮＤＯＷを“Ｌ”にする。
【０００７】
次に、従来の位相比較器の動作を、図１６のタイミングチャートを参照しながら説明する。ただし、信号ＮＰＤは“Ｈ”であるとする。
【０００８】
時刻ｔ１において、信号ＩＮＤＡＴＡの立ち上がりが発生する。ウィンドウ発生部１０００は、これに応じて、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”であるという条件で、時刻ｔ２において、比較窓信号ＮＥＮ＿ＰＤを“Ｌ”にする。位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより活性化し、時刻ｔ３において、データ信号ＤＡＴＡ＿ＰＤの立ち上がりを検出し、時刻ｔ４に信号ＵＰを出力する。また、時刻ｔ４において、クロック信号ＣＬＫ＿ＰＤの立ち上がりを検出し、時刻ｔ５において、信号ＤＮを出力する。
【０００９】
位相比較が完了すると、時刻ｔ６において、位相比較部１００は、比較完了信号ＮＲ＿ＷＩＮＤＯＷを“Ｌ”にする。比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”となることにより、時刻ｔ７において、ウィンドウ発生部１０００は、比較窓信号ＮＥＮ＿ＰＤを“Ｈ”にする。比較窓信号ＮＥＮ＿ＰＤが“Ｈ”となることにより、位相比較部１００は非活性となり、信号ＵＰおよび信号ＤＮの出力を停止する。これにより、時刻ｔ８において、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”となる。そして、時刻ｔ９において、信号ＩＮＤＡＴＡの次の立ち上がりが発生し、以降、上記と同様の処理を繰り返す。
【００１０】
【発明が解決しようとする課題】
従来の位相比較器は、位相比較部１００の活性化、位相比較、ウィンドウ発生部１０００への比較完了信号ＮＲ＿ＷＩＮＤＯＷの伝達および位相比較部１００の非活性化のすべての処理を、データ信号の１周期内で行っている。データ信号のビットレートが低速のときは、上記のように位相比較を逐次的に行うことが可能である。しかし、ビットレートがＧｂｐｓ級の高速のときは、上記の位相比較では問題が生じることがある。
【００１１】
位相比較に要する時間は、電源電圧、温度、プロセス条件などによって変動する。このため、ある特定の条件下では、位相比較に係る上記のすべての処理を、データ信号の１周期内で完了できないことがある。このような場合、位相比較のタイミングを示す信号ＩＮＤＡＴＡと比較完了信号ＮＲ＿ＷＩＮＤＯＷとがレーシングを起こし、位相比較器が正常に動作しなくなる。
【００１２】
上記の問題に鑑み、本発明は、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うアプリケーションに適した位相比較器およびクロックリカバリ回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた手段は、与えられた第１および第２の信号の位相比較を行う位相比較器であって、活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、前記ウィンドウ発生部は、前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、前記第１および第２の信号の周波数比較を行うか否かを示す周波数比較信号を入力とし、該周波数比較信号が、周波数比較を行うことを示すとき、前記比較窓信号を、前記位相比較部を活性化する状態に固定する活性化手段を有するものであり、当該位相比較器は、前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行うものとする。
【００１４】
この発明によると、第１および第２の信号の位相比較が、第１の信号の分周信号の論理レベルに応じて行われる。つまり、位相比較が、第１の信号の周期よりも長い分周信号の周期に合わせて行われる。この結果、位相比較が、第１の信号に対して逐次的ではなく、間欠的に行われることになる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートに対応可能な位相比較器を実現することができる。
【００１５】
さらに、分周信号が所定の論理レベルのとき、ウィンドウ発生部によって、位相比較部は非活性にされる。位相比較部は非活性となることにより、位相比較を行わないようになる。これにより、分周信号の論理レベルに応じて位相比較を間欠的に行う位相比較器を実現することができる。
【００１６】
さらに、活性化手段によって、比較窓信号が、位相比較部を活性化する状態に固定されることにより、位相比較部は、常時、活性化した状態となり、第１および第２の信号の周波数を比較する周波数比較器として機能するようになる。これにより、たとえば、本位相比較器を備えたクロックリカバリ回路において、別途に周波数比較器を備える必要がなく、回路面積の削減し、コストを削減することができる。また、回路設計の期間を短縮することも可能となる。
【００１７】
一方、上記課題を解決するために、本発明が講じた手段は、与えられた第１および第２の信号の位相比較を行う位相比較器であって、活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、前記ウィンドウ発生部は、前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、 前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、位相比較を間欠的に行うか否かを示す間欠比較信号を入力とし、該間欠比較信号が、位相比較を間欠的に行わないことを示すとき、前記分周信号をマスクするマスク手段を有するものであり、当該位相比較器は、前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行うものとする。
【００１８】
この発明によると、第１および第２の信号の位相比較が、第１の信号の分周信号の論理レベルに応じて行われる。つまり、位相比較が、第１の信号の周期よりも長い分周信号の周期に合わせて行われる。この結果、位相比較が、第１の信号に対して逐次的ではなく、間欠的に行われることになる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートに対応可能な位相比較器を実現することができる。
【００１９】
さらに、分周信号が所定の論理レベルのとき、ウィンドウ発生部によって、位相比較部は非活性にされる。位相比較部は非活性となることにより、位相比較を行わないようになる。これにより、分周信号の論理レベルに応じて位相比較を間欠的に行う位相比較器を実現することができる。
【００２０】
さらに、マスク手段によって、分周信号がマスクされることにより、位相比較部が非活性となることがなくなり、位相比較が逐次的に行われるようになる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジの位相比較器を実現することができる。
【００２１】
一方、上記課題を解決するために、本発明が講じた手段は、与えられたデータ信号からクロック信号を生成するクロックリカバリ回路であって、前記データ信号の分周信号を生成する分周信号生成手段と、前記分周信号を入力とし、該分周信号の論理レベルに応じて、前記データ信号と前記クロック信号との位相比較を間欠的に行う位相比較器とを備え、前記位相比較器は、前記データ信号のビットレートを示すスピード信号を入力とし、該スピード信号によって示される前記ビットレートに応じて、前記位相比較を逐次的に行うかまたは間欠的に行うかを切り替えるものとする。
【００２２】
この発明によると、分周信号生成手段によって、データ信号の分周信号が生成され、位相比較器によって、分周信号の論理レベルに応じて、データ信号とクロック信号との位相比較が間欠的に行われる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートのデータ信号の位相比較が可能となる。したがって、高速ビットレートに対応したクロックリカバリ回路を実現することが可能となる。
【００２３】
さらに、位相比較器によって、スピード信号によって示されるデータ信号のビットレートに応じて、第１および第２の信号の位相比較を逐次的に行うかまたは間欠的に行うかが切り替えられる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジのクロックリカバリ回路を実現することができる。また、クロックリカバリ回路がワイドレンジに対応することにより、回路設計の自由度が増す。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、説明中、信号の符号として、端子の符号と同じものを用いる場合がある。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、位相比較部１００とウィンドウ発生部２００とを備え、比較対象のデータ信号ＤＡＴＡ＿ＰＤの立ち上がりエッジと比較対象のクロック信号ＣＬＫ＿ＰＤの立ち上がりエッジの位相比較を間欠的に行う。位相比較の結果は、信号ＵＰおよび信号ＤＮのパルス幅の差として表される。なお、データ信号ＤＡＴＡ＿ＰＤおよびクロック信号ＣＬＫ＿ＰＤは、本発明の第１および第２の信号にそれぞれ相当するものである。
【００２６】
ウィンドウ発生部２００は、ラッチ回路１およびＮＡＮＤ回路２から構成される。ラッチ回路１は、入力ＣＫに信号ＩＮＤＡＴＡを、入力ＮＨに本発明の分周信号に相当する信号ＮＨＯＬＤを、そして、入力ＮＲに位相比較部１００からの比較完了信号ＮＲ＿ＷＩＮＤＯＷをそれぞれ入力する。そして、比較完了信号ＮＲ＿ＷＩＮＤＯＷおよび信号ＮＨＯＬＤがともに“Ｈ”のとき、信号ＩＮＤＡＴＡの立ち上がりに応じて、出力Ｑから信号を出力する。ラッチ回路１は、たとえば、図２に示す回路によって実現することができる。
【００２７】
ＮＡＮＤ回路２は、ラッチ回路１の出力信号とパワーダウン端子に与えられた信号ＮＰＤの否定論理積を、比較窓信号ＮＥＮ＿ＰＤとして、位相比較部１００に出力する。比較窓信号ＮＥＮ＿ＰＤは、位相比較部１００の活性化と非活性とを切替制御するための信号であり、“Ｌ”のとき、位相比較部１００は活性化され、位相比較を行うことができる状態となる。一方、“Ｈ”のとき、位相比較部１００は非活性となり、位相比較は行われない。したがって、信号ＮＰＤが“Ｌ”のときは、位相比較部１００は常時非活性の状態となる。
【００２８】
位相比較部１００は、ＮＡＮＤ回路３、６およびラッチ回路４、５から構成される。ＮＡＮＤ回路３は、比較窓信号ＮＥＮ＿ＰＤの否定およびラッチ回路４、５からの出力信号の否定論理積を、信号ＮＲ＿ＰＤとして出力する。ラッチ回路４は、入力ＣＫにデータ信号ＤＡＴＡ＿ＰＤを、入力ＮＲに信号ＮＲ＿ＰＤをそれぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のとき、データ信号ＤＡＴＡ＿ＰＤの立ち上がりに応じて、出力Ｑから信号ＵＰを出力する。同様に、ラッチ回路５は、入力ＣＫにクロック信号ＣＬＫ＿ＰＤを、入力ＮＲに信号ＮＲ＿ＰＤをそれぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のとき、クロック信号ＣＬＫ＿ＰＤの立ち上がりに応じて、出力Ｑから信号ＤＮを出力する。
【００２９】
信号ＮＲ＿ＰＤが“Ｌ”になると、ラッチ回路４、５はリセットされ、位相比較を完了する。なお、ラッチ回路４、５は、たとえば、図３に示す回路によって実現することができる。
【００３０】
ＮＡＮＤ回路６は、信号ＵＰおよび信号ＤＮの否定論理積を、比較完了信号ＮＲ＿ＷＩＮＤＯＷとして、ウィンドウ発生部２００に出力する。この比較完了信号ＮＲ＿ＷＩＮＤＯＷは、位相比較部１００の比較窓を閉じる信号であり、“Ｌ”となることにより、ウィンドウ発生部２００におけるラッチ回路１はリセットされる。これにより、比較窓信号ＮＥＮ＿ＰＤが“Ｈ”に変化し、位相比較部１００は非活性となる。
【００３１】
次に、本実施形態に係る位相比較器の動作について、図４のタイミングチャートを参照しながら説明する。ただし、位相比較器は１Ｇｂｐｓのデータ信号の位相比較を行っているものとし、データ信号の最小エッジ間隔（１ビットタイム）は１ｎｓとする。また、信号ＮＰＤは“Ｈ”であるとする。
【００３２】
ここで、信号ＮＨＯＬＤは、信号ＩＮＤＡＴＡの反転信号を２分周して得られる信号とする。また、データ信号ＤＡＴＡ＿ＰＤは、信号ＩＮＤＡＴＡよりも、同図中の時刻ｔ１と時刻ｔ３との差に相当する時間ｔｄ１だけ位相が遅れた信号とする。なお、時間ｔｄ１は、５００ｐｓ（１ビットタイムの半分）に、ウィンドウ発生部２００における遅延時間（ラッチ回路１における遅延＋ＮＡＮＤ回路２における遅延＋ＮＡＮＤ回路３における遅延）と位相比較部１００におけるラッチ回路４（または５）のセットアップタイムとの合計を足し合わせたような値に調整されている。また、クロック信号ＣＬＫ＿ＰＤは、外部から供給される１ＧHzのクロック信号である。
【００３３】
まず、時刻ｔ１において、信号ＩＮＤＡＴＡの立ち上がりが発生する。このとき、信号ＮＨＯＬＤおよび比較完了信号ＮＲ＿ＷＩＮＤＯＷはともに“Ｈ”であるので、ラッチ回路１から信号が出力される。そして、時刻ｔ２において、ウィンドウ発生部２００から比較窓信号ＮＥＮ＿ＰＤが“Ｌ”として出力される。比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより、位相比較部１００は活性化し、活性化後の時刻ｔ３においてデータ信号ＤＡＴＡ＿ＰＤの立ち上がりを検出し、時刻ｔ４において、信号ＵＰを出力する。また、時刻ｔ４において、クロック信号ＣＬＫ＿ＰＤの立ち上がりを検出し、時刻ｔ５において、信号ＤＮを出力する。
【００３４】
次に、信号ＵＰ、ＤＮがともに“Ｈ”となることにより、時刻ｔ６において、ＮＡＮＤ回路６によって比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”として出力される。そして、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”となることにより、時刻ｔ８において、比較窓信号ＮＥＮ＿ＰＤが“Ｈ”となり、位相比較部１００は非活性となる。
【００３５】
時刻ｔ７において、信号ＩＮＤＡＴＡの次の立ち上がりが発生している。しかし、このとき、信号ＮＨＯＬＤは“Ｌ”であるので、ラッチ回路１から信号が出力されず、新たな位相比較の処理が開始することがない。したがって、時刻ｔ１における信号ＩＮＤＡＴＡの立ち上がりによって開始された位相比較の処理が、信号ＩＮＤＡＴＡの１周期内で終了することなく時刻ｔ７以降にずれ込んだ場合であっても、次の位相比較と処理が重ならない。
【００３６】
以上、本実施形態によると、信号ＮＨＯＬＤが所定の論理レベル（上記説明では“Ｌ”）のとき、位相比較部１００は非活性となる。これにより、位相比較を間欠的に行うことができ、位相比較のためのタイミングマージンを増大させることができる。したがって、高速ビットレートに対応した位相比較器を実現することができる。
【００３７】
なお、信号ＮＨＯＬＤは、信号ＩＮＤＡＴＡの反転信号を２分周して得られる信号であるとしたが、別の方法で生成されるものでもよいし、３分周以上の信号であってもよい。また、１Ｇｂｐｓのビットレートの場合について説明したが、これよりも高速なビットレートであっても、本発明による同様の効果を得ることができる。
【００３８】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、図１の位相比較器におけるラッチ回路１とＮＡＮＤ回路２との間に、本発明の活性化手段に相当するセレクタ回路７を有するウィンドウ発生部２００Ａを備えたものである。
【００３９】
セレクタ回路７は、本発明の周波数比較信号に相当する信号ＬＤＥＴを入力とする。そして、信号ＬＤＥＴの論理レベルに応じて、ＮＡＮＤ回路２への入力信号を切り替える。具体的には、信号ＬＤＥＴが“Ｈ”のときは、ラッチ回路１の出力信号をＮＡＮＤ回路２に入力する。一方、“Ｌ”のときは、ＮＡＮＤ回路２への入力を“Ｈ”に固定する。
【００４０】
信号ＬＤＥＴが“Ｈ”のとき、本実施形態に係る位相比較器は、第１の実施形態に係る位相比較器と同様のものとなる。一方、“Ｌ”のとき、比較窓信号ＮＥＮ＿ＰＤは常時“Ｌ”に固定されるため、位相比較部１００は常時活性化状態となる。ただし、信号ＮＰＤは常時“Ｈ”であるとする。
【００４１】
位相比較部１００は、常時活性化状態となることにより、データ信号ＤＡＴＡ＿ＰＤおよびクロック信号ＣＬＫ＿ＰＤのすべての立ち上がりエッジについて位相比較を行う。つまり、本実施形態に係る位相比較器は、周波数比較器と同等の回路として機能することになる。
【００４２】
以上、本実施形態によると、セレクタ回路７によって、比較窓信号ＮＥＮ＿ＰＤの論理レベルを“Ｌ”に固定するか否かが決定される。そして、“Ｌ”に固定されることにより、位相比較器を周波数比較器として機能させることができる。これにより、たとえば、本実施形態に係る位相比較器を備えたクロックリカバリ回路において、別途に周波数比較器を設ける必要がなくなり、回路面積を削減し、コストを削減することができる。また、回路設計に要する期間を短縮することも可能となる。
【００４３】
なお、本実施形態では、本発明の活性化手段として、セレクタ回路７をラッチ回路１とＮＡＮＤ回路２との間に設けた。しかし、活性化手段はこれに限るものではない。たとえば、ＮＡＮＤ回路２の出力側にセレクタ回路を設けてもよいし、また、ＮＡＮＤ回路２の機能とセレクタ回路の機能を合成した論理回路を設けてもよい。
【００４４】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、図５の位相比較器おけるラッチ回路１の入力ＮＨと端子ＮＨＯＬＤとの間に、本発明のマスク手段に相当するＮＡＮＤ回路８を有するウィンドウ発生部２００Ｂを備えたものである。
【００４５】
ＮＡＮＤ回路８は、本発明の間欠比較信号に相当する信号ＥＮ１Ｇを入力とする。また、これ以外に、信号ＮＨＯＬＤの否定および信号ＬＤＥＴを入力とし、これらの否定論理積をラッチ回路１の入力ＮＨに出力する。
【００４６】
ここで、データ信号ＤＡＴＡ＿ＰＤとして、ＩＥＥＥＰ１３９４ｂによる信号を想定する。ＩＥＥＥＰ１３９４ｂ ではデータレートが、１２５Ｍｂｐｓ、２５０Ｍｂｐｓ、５００Ｍｂｐｓ 、１Ｇｂｐｓと切り替わる。また、信号ＥＮ１Ｇは、ビットレートが１Ｇｂｐｓのときのみ“Ｈ”となり、それ以外のときには“Ｌ”となるようにする。これにより、ビットレートが１Ｇｂｐｓのときは信号ＥＮ１Ｇが“Ｈ”となり、ＮＡＮＤ回路８の出力は、信号ＮＨＯＬＤと同じ論理レベルの信号となる。一方、ビットレートが１Ｇｂｐｓ未満のときは信号ＥＮ１Ｇが“Ｌ”となり、ＮＡＮＤ回路８の出力は常時“Ｈ”となる。つまり、信号ＮＨＯＬＤはマスクされる。ただし、信号ＬＤＥＴは“Ｈ”であるものとする。
【００４７】
したがって、信号ＥＮ１Ｇが“Ｈ”のときは、本実施形態に係る位相比較器は、第１または第２の実施形態と同様に、信号ＮＨＯＬＤの論理レベルに応じて、位相比較を間欠的に行う。一方、信号ＥＮ１Ｇが“Ｌ”のときは、従来の位相比較器と同様に、位相比較をして逐次的に行う。
【００４８】
以上、本実施形態によると、ＮＡＮＤ回路８によって、信号ＮＨＯＬＤがマスクされることにより、データ信号ＤＡＴＡ＿ＰＤとクロック信号ＣＬＫ＿ＰＤとの位相比較を逐次的に行うことができる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジの位相比較器を実現することができ、回路設計の自由度を増すことができる。
【００４９】
なお、本実施形態に係る位相比較器は、本発明のマスク手段として、ＮＡＮＤ回路８を設けた。しかし、マスク手段はこれに限るものではない。たとえば、ラッチ回路１の内部で、信号ＥＮ１Ｇに応じて、信号ＮＨＯＬＤをマスクするようにしてもよいし、また、まったく別の論理回路で実現してもよい。
【００５０】
また、本実施形態に係る位相比較器は、セレクタ回路７を備えているが、特になくてもよい。
【００５１】
（第４の実施形態）
図７は、本発明の第４の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、本発明の第１および第２の位相比較器にそれぞれ相当する位相比較器５００、６００を備え、本発明のデータ信号に相当する高速ビットレートの入力シリアルデータ信号ＲＤ／ＮＲＤを入力し、データ信号ＲＤ／ＮＲＤからクロック信号ＣＬＫ、ＸＣＬＫを生成するものである。なお、位相比較器５００、６００として、第３の実施形態に係る位相比較器を用いるものとする。
【００５２】
以下、本実施形態に係るクロックリカバリ回路の構成要素について説明する。
【００５３】
マルチプレクサ回路（ＭＵＸ）１０は、ＡＮＤ回路１９の出力信号ＳＥＬＤに基づいて、データ信号ＲＤ／ＮＲＤおよびレファレンス信号ＣＭＵＣＬＫのいずれを通すかを選択し、信号ＤＡＴおよびその反転信号ＸＤＡＴを出力する。なお、データ信号ＲＤ／ＮＲＤは、送信側からのビットレートが１Ｇｂｐｓの差動のシリアルデータであるとする。また、信号ＣＭＵＣＬＫは、送信側のＰＬＬ回路からの５００ＭHzのレファレンスクロックであるとする。
【００５４】
遅延回路（ＨＡＬＦ ＤＥＬＡＹ）１１は、ＶＣＯ１６のレプリカセルであり、入力された信号ＤＡＴ、ＸＤＡＴを、０.５×ＵＩ（ Unit Interval）だけ遅延させ、信号ｄＩＮＤＡＴ、ＸｄＩＮＤＡＴとして出力する。なお、遅延させる量は、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて切り替えることが可能である。
【００５５】
ここで、スピード信号ＳＰＳＥＬについて説明する。スピード信号ＳＰＳＥＬは、外部からスピード選択端子ＳＰＳＥＬを介して与えられる４ビットの信号であり、データ信号ＲＤ／ＮＲＤのビットレートを、（ＥＮ１Ｇ、ＥＮ５００Ｍ、ＥＮ２５０Ｍ、ＥＮ１２５Ｍ）として表す。したがって、（１、０、０、０）は１Ｇｂｐｓを、（０、１、０、０）は５００Ｍｂｐｓを、（０、０、１、０）は２５０Ｍｂｐｓを、そして、（０、０、０、１）は１２５Ｍｂｐｓをそれぞれ示す。
【００５６】
具体的には、遅延回路１１は、上記のスピード信号ＳＰＳＥＬによって示されるビットレートに応じて、ビットレートが１Ｇｂｐｓの場合はＵＩを１ｎｓとして、５００Ｍｂｐｓの場合はＵＩを２ｎｓとして、２５０Ｍｂｐｓの場合はＵＩを４ｎｓとして、そして、１２５Ｍｂｐｓの場合はＵＩを８ｎｓとして、それぞれ遅延量を切り替える。
【００５７】
データリタイミング回路（ＤＡＴＡ ＲＥ−ＴＩＭＥＲ）１２は、信号ｄＩＮＤＡＴ、ＸｄＩＮＤＡＴを入力とし、デューティ補正をした差動の信号ｄＤＡＴ、ＸｄＤＡＴを出力とする。
【００５８】
チャージポンプ回路（ＣＰ）１３は、位相比較器５００から出力される位相差信号Ｕ１、Ｄ１を入力し、電流に変換して出力する。同様に、チャージポンプ回路（ＣＰ）１４は、位相比較器６００から出力される位相差信号Ｕ２、Ｄ２を入力し、電流に変換して出力する。
【００５９】
ループフィルタ（ＬＰＦ）１５は、抵抗およびコンデンサから構成されるローパスフィルタである。ＣＰ１３、１４から入力した電流を平滑化して電圧ＶＬＰＦに変換し、ＶＣＯ１６を制御する。なお、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて、インピーダンスを切り替えることが可能である。
【００６０】
電圧制御発振回路（ＶＣＯ）１６は、入力コントロール電圧ＶＬＰＦによって発振周波数を制御して、クロック信号を出力する。なお、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて、発振周波数レンジを切り替えることが可能である。
【００６１】
ラッチ回路１７は、信号ｄＤＡＴを入力とし、ＣＬＫ＿ＧＥＮ２３から出力される信号ＸＣＬＫに応じて、信号ＲＤＡＴＡを出力する。信号ＸＣＬＫと信号ｄＤＡＴとは位相が９０°ずれた関係にあるため、信号ｄＤＡＴを信号ＸＣＬＫでラッチすることにより、信号ＲＤＡＴＡがリカバーされる。
【００６２】
ロック検知回路（ＬＯＣＫ ＤＥＴＥＣＴＯＲ）１８は、クロックリカバリ回路におけるＰＬＬがロックしたか否かを検知する。そして、ロックしたと検知した場合には、信号ＬＯＣＫＤＥＴを所定の論理レベルにする。
【００６３】
ＡＮＤ回路１９は、信号ＬＯＣＫＤＥＴおよび信号ＬＯＳＤＥＴの否定を入力とし、これらの論理積を信号ＳＥＬＤとして出力する。信号ＬＯＳＤＥＴは、送信側からの信号が受信されているか否かを示す信号であり、外部の検知回路から与えられる。データ信号が受信されている場合は“Ｌ”となり、受信されていない場合は“Ｈ”となる。
【００６４】
分周器（１／２）２０は、入力した信号ＸＣＬＫを２分周し、信号ＸＣＬＫＤＩＶ２として、ロック検知回路１８に出力する。
【００６５】
フリップフロップ２１は、本発明の分周信号生成手段に相当するものである。入力した信号ＸＤＡＴを２分周し、本発明の第１の分周信号に相当する信号ＮＨＯＬＤＨとして、位相比較器５００のＮＨＯＬＤ端子に出力する。同様に、フリップフロップ２２は、本発明の分周信号生成手段に相当するものである。入力した信号ＤＡＴを２分周し、本発明の第２の分周信号に相当する信号ＮＨＯＬＤＬとして、位相比較器６００のＮＨＯＬＤ端子に出力する。
【００６６】
クロック発生器（ＣＬＫ＿ＧＥＮ）２３は、ＶＣＯ１６から入力した信号を、クロック信号ＣＬＫおよびその反転信号ＸＣＬＫとして出力する。クロック信号ＸＣＬＫは、端子ＲＣＬＫから外部に出力される。なお、信号ＳＥＬＤが“Ｌ”のときはＶＣＯ１６からのクロックを２分周し、“Ｈ”のときはそのままの周波数でクロック信号ＣＬＫ、ＸＣＬＫを出力する。
【００６７】
位相比較器５００は、端子ＩＮＤＡＴＡに信号ＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＨを、端子ＤＡＴＡ＿ＰＤに信号ｄＤＡＴを、そして、端子ＣＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そして、信号ＮＨＯＬＤＨの論理レベルに応じて、信号ｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を間欠的に行う。そして、比較結果として、端子ＵＰおよび端子ＤＮから信号Ｕ１および信号Ｄ１をそれぞれ出力する。
【００６８】
位相比較器６００は、端子ＩＮＤＡＴＡに信号ＸＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＬを、端子ＤＡＴＡ＿ＰＤに信号ＸｄＤＡＴを、そして、端子ＣＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そして、信号ＮＨＯＬＤＬの論理レベルに応じて、信号ＸｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を間欠的に行う。そして、比較結果として、端子ＵＰおよび端子ＤＮから信号Ｕ２および信号Ｄ２をそれぞれ出力する。
【００６９】
信号ＸｄＤＡＴの立ち上がりエッジは、信号ｄＤＡＴの立ち下がりエッジと対応したものである。したがって、位相比較器６００は、実質的には、信号ｄＤＡＴの立ち下がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を行っている。
【００７０】
なお、位相比較器５００、６００は、端子ＬＤＥＴに信号ＳＥＬＤを、端子ＥＮ１Ｇに本発明のスピード信号に相当するスピード信号ＥＮ１Ｇを、そして、端子ＮＰＤに信号ＮＰＤをそれぞれ入力し、第３の実施形態で説明したような動作および機能をする。ただし、スピード信号ＥＮ１Ｇは、スピード信号ＳＰＳＥＬのうち、ビットレートが１Ｇｂｐｓであることを示す１ビットの信号とする。
【００７１】
次に、上記のとおりに構成された本実施形態に係るクロックリカバリ回路の動作について詳細に説明する。ただし、クロックリカバリ回路は送信側からの信号を受信しており、信号ＬＯＳＤＥＴは“Ｌ”であるとする。
【００７２】
まず、ＰＬＬはまだロックされていない状態にあるため、信号ＬＯＣＫＤＥＴは“Ｌ”となっている。したがって、信号ＳＥＬＤは“Ｌ”であり、ＭＵＸ１０によって、信号ＣＭＵＣＬＫがクロックリカバリ回路の入力として選択される（クロックキャプチャモード）。また、位相比較器５００、６００は、入力する信号ＳＥＬＤが“Ｌ”であることにより、周波数比較器として機能する。
【００７３】
位相比較器５００、６００が周波数比較器として機能することにより、クロックリカバリ回路は、位相比較器５００、６００がそれぞれ入力する信号ｄＤＡＴ、ＸｄＤＡＴおよび信号ＣＬＫの周波数が一致するように動作し、電圧ＶＬＰＦを調整する。なお、このとき、ＣＬＫ＿ＧＥＮ２３は、入力する信号ＳＥＬＤが“Ｌ”であることにより分周器として動作している。したがって、ＶＣＯ１６は１ＧHzの周波数で発振している。
【００７４】
ロック検知回路１８によって、ＰＬＬがロックしたことが検知されると、信号ＬＯＣＤＥＴは“Ｈ”となる。これにより、ＡＮＤ回路１９の出力信号ＳＥＬＤが“Ｈ”となり、ＭＵＸ１０によって、データ信号ＲＤ／ＮＲＤがクロックリカバリ回路の入力として選択される（位相比較モード）。また、位相比較器５００、６００は、入力する信号ＳＥＬＤが“Ｈ”となることにより、位相比較器として機能する。
【００７５】
次に、位相比較モードにおける本実施形態に係るクロックリカバリ回路の動作について、図８のタイミングチャートを参照しながら詳細に説明する。
【００７６】
時刻ｔ１において、信号ＸＤＡＴの立ち上がりが発生する。このとき、位相比較器６００は、入力する信号ＮＨＯＬＤＬが“Ｈ”であることにより、データ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。そして、時刻ｔ２において、データ信号ＸｄＤＡＴの立ち上がりを検出し、時刻ｔ３において、信号Ｕ２を出力する。また、時刻ｔ３において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ４において、信号Ｄ２を出力する。
【００７７】
同様に、時刻ｔ３において、信号ＤＡＴの立ち上がりが発生する。このとき、位相比較器５００は、入力する信号ＮＨＯＬＤＨが“Ｈ”であるとことにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。そして、時刻ｔ５において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ６において、信号Ｕ１を出力する。また、時刻ｔ６において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ７において、信号Ｄ１を出力する。
【００７８】
時刻ｔ６において、信号ＸＤＡＴの次の立ち上がりが発生する。しかし、このとき、信号ＮＨＯＬＤＬは“Ｌ”であるので、位相比較器６００は位相比較を行わない。同様に、時刻ｔ８において、信号ＤＡＴの次の立ち上がりが発生するが、信号ＮＨＯＬＤＨが“Ｌ”であるので、位相比較器５００は位相比較を行わない。
【００７９】
続く時刻ｔ９において、信号ＸＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＬは“Ｈ”となっているため、位相比較器６００は、データ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を行う。同様に、時刻ｔ１１において、信号ＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＨは“Ｈ”となっているため、位相比較器５００は、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を行う。
【００８０】
上記の位相比較の動作は、データ信号ｄＤＡＴ、ＸｄＤＡＴの位相がロックされるまで繰り返される。そして、位相のロックが完了することにより、端子ＲＤＡＴＡおよび端子ＲＣＬＫから、リカバーされたデータ信号ＤＴＡＴＡおよびクロック信号ＸＣＬＫがそれぞれ出力される。
【００８１】
以上、本実施形態によると、クロックリカバリ回路に、位相比較を間欠的に行う２つの位相比較器５００、６００を備えることにより、データ信号ｄＤＡＴの立ち上がりおよび立ち下がりエッジとクロック信号ＣＬＫとの位相比較を行うことができる。これにより、高速ビットレートのデータ信号のクロックリカバリが可能となる。また、データ信号ｄＤＡＴの立ち上がりおよび立ち下がりの双方のエッジについて位相比較を行うため、ジッタ耐性にも優れたクロックリカバリ回路を実現することができる。
【００８２】
また、位相比較器５００、６００は、スピード信号ＥＮ１Ｇに応じて、ビットレートが１Ｇｂｐｓのときは位相比較を間欠的に行い、１Ｇｂｐｓ未満のときは逐次的に行うものである。これにより、低速から高速のビットレートに対応したワイドレンジなクロックリカバリ回路を実現することができ、回路設計の自由度を増すことができる。
【００８３】
なお、位相比較器５００、６００として、第３の実施形態に係る位相比較器を用いたが、別の構成をした位相比較器であってもよい。
【００８４】
また、スピード信号ＳＰＳＥＬは必ずしも必要とするものではない。位相比較器５００、６００による位相比較が、ビットレートに関わらず常に間欠的に行われるようにすることにより、高速ビットレートのデータ信号に対応したクロックリカバリ回路を実現することができる。このようなクロックリカバリ回路は、たとえば、図９に示すような回路図となる。ここでは、位相比較器５００、６００の端子ＥＮ１Ｇに常時“Ｈ”が入力されるように、信号ＶＤＤを入力している。
【００８５】
また、必ずしも２個の位相比較器５００、６００を備える必要はない。位相比較器５０
０、６００のいずれかを省略することによりジッタ耐性は減少するが、高速ビットレートのデータ信号に対応したクロックリカバリ回路を実現することが可能である。このようなクロックリカバリ回路は、たとえば、図１０に示すような回路図となる。同図のクロックリカバリ回路は、図９のクロックリカバリ回路から位相比較器６００を省略したものである。
【００８６】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路に、本発明のスピード信号生成手段に相当する周波数検知回路（ＳＰＥＥＤ ＤＥＴＥＣＴＯＲ）２４を追加したものである。
【００８７】
周波数検知回路２４は、本発明の基準信号に相当する信号ＣＭＵＣＬＫの周波数と内部信号に相当する信号ＲＥＦＣＬＫの周波数とを比較する。そして、比較結果に基づいて、スピード信号ＳＰＳＥＬを生成する。信号ＲＥＦＣＬＫは、クロックリカバリ回路内部で与えられる信号であり、周波数は６２.５ＭHz〜５００ＭHzとする。
【００８８】
具体的には、周波数検知回路２４は、周波数比較の結果、信号ＣＭＵＣＬＫの周波数が信号ＲＥＦＣＬＫの周波数と等しいまたは高いときは（１、０、０、０）を出力し、信号ＲＥＦＣＬＫの周波数の方が高いときは（０、０、０、１）を出力する。つまり、ビットレートとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのいずれかの選択を行う。
【００８９】
以上、本実施形態によると、周波数検知回路２４によって、スピード信号ＳＰＳＥＬが生成される。これにより、ビットレートの選択が自動化され、また、外部からスピード信号ＳＰＳＥＬを入力するための端子を削減し、パッド数を削減することができ、回路設計が容易になる。
【００９０】
なお、周波数検知回路２４は、ビットレートとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのいずれかを選択するものとしたが、１Ｇｂｐｓ、５００Ｍｂｐｓ、２５０Ｍｂｐｓおよび１２５Ｍｂｐｓのうちのいずれかを選択するように構成されたものであってもよい。また、これ以外のビットレートを選択するように構成されたものであってもよい。
【００９１】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路におけるＣＰ１３、１４に代えて、スピード信号ＥＮ１Ｇを入力可能なＣＰ１３Ａ、１４Ａを備えたものである。
【００９２】
ＣＰ１３Ａ、１４Ａは、入力するスピード信号ＥＮ１Ｇが“Ｈ”のとき、出力する電流の量を２倍に切り替える。ビットレートが１Ｇｂｐｓの場合、位相比較器５００、６００によって位相比較が間欠的に行われるため、ループゲインが１／２になってしまう。そこで、スピード信号ＥＮ１Ｇによってビットレートが１Ｇｂｐｓであることが示される場合には、ＣＰ１３Ａ、１４Ａからの出力される電流の量を２倍にし、ループゲインを一定に保つようにする。
【００９３】
以上、本実施形態によると、スピード信号ＥＮ１Ｇによって示されるビットレートに応じて、ＣＰ１３Ａ、１４Ａから出力される電流の量が切り替えられる。これにより、クロックリカバリ回路におけるＰＬＬのループゲインを一定に保つことができる。
【００９４】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路に、本発明の第２の位相比較器に相当する位相比較器７００と、第１の位相比較器に相当する位相比較器８００と、ＣＰ２５、２６とを追加したものである。
【００９５】
位相比較器７００は、位相比較器５００と同様に、信号ｄＤＡＴ、信号ＣＬＫおよび信号ＤＡＴを入力し、位相比較を行う。ただし、端子ＮＨＯＬＤに、位相比較器５００に入力される信号ＮＨＯＬＤＨ１の反転信号ＮＨＯＬＤＬ１を入力する。信号ＮＨＯＬＤＬ１は、信号ＮＨＯＬＤＨ１が“Ｌ”（または“Ｈ”）のとき“Ｈ”（または“Ｌ”）となる。したがって、位相比較器５００、７００は、交互に、信号ｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジの位相比較を行う（インターリーブ比較）。
【００９６】
次に、位相比較モードにおける本実施形態に係るクロックリカバリ回路の動作、特に、位相比較器５００、７００の動作について、図１４のタイミングチャートを参照しながら詳細に説明する。
【００９７】
時刻ｔ１において、信号ＤＡＴの立ち上がりが発生する。このとき、位相比較器５００は、入力する信号ＮＨＯＬＤＨ１が“Ｈ”であることにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。一方、位相比較器７００は、入力する信号ＮＨＯＬＤＬ１が“Ｌ”であるため、位相比較を行わない。
【００９８】
位相比較器５００は、時刻ｔ２において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ３において、信号Ｕ１を出力する。また、時刻ｔ３において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ４において、信号Ｄ１を出力する。
【００９９】
次に、時刻ｔ５において、信号ＤＡＴの次の立ち上がりが発生する。このとき、位相比較器７００は、入力する信号ＮＨＯＬＤＬ１が“Ｈ”であることにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。一方、位相比較器５００は、入力する信号ＮＨＯＬＤＨ１が“Ｌ”であるため、位相比較を行わない。
【０１００】
位相比較器７００は、時刻ｔ６において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ７において、信号Ｕ３を出力する。また、時刻ｔ７において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ８において、信号Ｄ３を出力する。
【０１０１】
そして、時刻ｔ６において、信号ＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＨ１は“Ｈ”、信号ＮＨＯＬＤＬ１は“Ｌ”であるので、今度は、位相比較器５００が位相比較を行う。このように、それぞれ単独では間欠的に位相比較を行う位相比較器５００、７００を、互いに位相の異なる信号ＮＨＯＬＤＨ１、ＮＨＯＬＤＬ１を用いて、インターリーブ比較を行わせることにより、信号ｄＤＡＴのすべての立ち上がりエッジについて位相比較を行うことができる。
【０１０２】
同様にして、位相比較器６００、８００にインターリーブ比較を行わせることにより、信号ＸｄＤＡＴのすべての立ち上がりエッジ、つまり、信号ｄＤＡＴのすべての立ち下がりエッジについて位相比較を行うことができる。
【０１０３】
以上、本実施形態によると、４個の位相比較器５００〜８００を備えることにより、信号ｄＤＡＴのすべての立ち上がりおよび立ち下がりエッジと信号ＣＬＫの位相比較を行うことができる。これにより、高速ビットレートに対応可能であり、また、ジッタ耐性にも優れたクロックリカバリ回路を実現することができる。
【０１０４】
なお、信号ＮＨＯＬＤＨ１、ＮＨＯＬＤＬ１、ＮＨＯＬＤＨ２、ＮＨＯＬＤＬ２は、それぞれの元となる信号の２分周信号であるとしているが、３分周以上の信号であってもよい。たとえば、３分周信号を用いる場合、位相比較を間欠的に行う位相比較器を６個用いて、互いにタイミングをずらしながら位相比較を行うことにより、本実施形態による効果と同様のものを得ることができる。
【０１０５】
また、以上の本発明の各実施形態において、位相比較器５００〜８００は、信号ｄＤＡＴまたは信号ＸｄＤＡＴの立ち上がりエッジと、信号ＣＬＫの立ち上がりエッジとの位相比較を行うものとしたが、立ち下がりエッジについて位相比較を行うものであってもよい。
【０１０６】
【発明の効果】
以上、本発明によると、与えられた第１および第２の信号の位相比較を行う位相比較器として、第１の信号の分周信号の論理レベルに応じて、位相比較を間欠的に行うように構成することより、位相比較のためのタイミングマージンを増加させることができる。これにより高速動作が可能な位相比較器を実現することができる。
【０１０７】
また、クロックリカバリ回路として、間欠的に位相比較を行う位相比較器を備えることにより、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うアプリケーション（たとえば、ＩＥＥＥＰ１３９４ｂ）に適したクロックリカバリ回路を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る位相比較器の回路図である。
【図２】 図１の位相比較器のウィンドウ発生部におけるラッチ回路の回路図である。
【図３】 図１の位相比較器の位相比較部におけるラッチ回路の回路図である。
【図４】 図１の位相比較器の動作を説明するタイミングチャートである。
【図５】 本発明の第２の実施形態に係る位相比較器の回路図である。
【図６】 本発明の第３の実施形態に係る位相比較器の回路図である。
【図７】 本発明の第４の実施形態に係るクロックリカバリ回路の回路図である。
【図８】 図７のクロックリカバリ回路の動作を説明するタイミングチャートである。
【図９】 図７のクロックリカバリ回路においてスピード信号を省略したときの回路図である。
【図１０】 図７のクロックリカバリ回路において位相比較器を１個にしたときの回路図である。
【図１１】 本発明の第５の実施形態に係るクロックリカバリ回路の回路図である。
【図１２】 本発明の第６の実施形態に係るクロックリカバリ回路の回路図である。
【図１３】 本発明の第７の実施形態に係るクロックリカバリ回路の回路図である。
【図１４】 図１３のクロックリカバリ回路の動作を説明するタイミングチャートである。
【図１５】 従来の位相比較器の回路図である。
【図１６】 図１５の位相比較器の動作を説明するタイミングチャートである。
【符号の説明】
１００ 位相比較部
２００、２００Ａ、２００Ｂ ウィンドウ発生部
７ セレクタ回路（活性化手段）
８ ＮＡＮＤ回路（マスク手段）
ＤＡＴＡ＿ＰＤ データ信号（第１の信号）
ＣＬＫ＿ＰＤ クロック信号（第２の信号）
ＮＨＯＬＤ 分周信号
ＮＥＮ＿ＰＤ 比較窓信号
ＬＤＥＴ 周波数比較信号
ＥＮ１Ｇ 間欠比較信号
５００ 位相比較器（第１の位相比較器）
６００ 位相比較器（第２の位相比較器）
７００ 位相比較器（第１の位相比較器）
８００ 位相比較器（第２の位相比較器）
２１、２２ フリップフロップ（分周信号生成手段）
２４ 周波数検知回路（スピード信号生成手段）
１３Ａ、１４Ａ ＣＰ（チャージポンプ回路）
ＲＤ／ＮＲＤ データ信号
ＣＬＫ、ＸＣＬＫ クロック信号
ＳＰＳＥＬ、ＥＮ１Ｇ スピード信号
ＮＨＯＬＤＨ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ 分周信号（第２の分周信号）
Ｕ１、Ｄ１、Ｕ２、Ｄ２、Ｕ３、Ｄ３、Ｕ４、Ｄ４ 位相差信号
ＣＵＭＣＬＫ 基準信号
ＲＥＦＣＬＫ 内部信号
ＮＨＯＬＤＨ１ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ１ 分周信号（第２の分周信号）
ＮＨＯＬＤＨ２ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ２ 分周信号（第２の分周信号）
【発明の属する技術分野】
本発明は、位相比較器およびクロックリカバリ回路に関し、特に、単純位相比較方式による、高速ビットレートのデータ信号の位相比較およびクロックリカバリの技術に属する。
【０００２】
【従来の技術】
ＩＥＥＥ（Institute of Electrical and Electronics Engineers ）Ｐ１３９４ｂに代表される高速シリアルデータ伝送においては、送信側からのデータ信号の周波数および位相に合致したクロック信号を受信側で再生する必要がある。これには、クロックリカバリ回路が必須である。このクロックリカバリ回路のアーキテクチャとして、シリアル処理を行う単純位相比較方式がある。
【０００３】
単純位相比較方式は、ＰＬＬ（Phase Locked Loop ）のレファレンス入力にデータ信号を入力し、このデータ信号とフィードバックしたクロック信号との位相が合うように電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator ）の入力電圧を制御するものである。この方式は、単純な構成をしており、また、回路面積も小規模であるため、チャネル数が増加した場合には非常に有用である。しかし、全回路がデータ信号のビットレートの周波数で動作しなければならないため、高速動作が可能な位相比較器が必要となる。
【０００４】
図１５は、従来の位相比較器の回路図を示す。従来の位相比較器は、位相比較部１００とウィンドウ発生部１０００からなる。
【０００５】
ウィンドウ発生部１０００は、信号ＩＮＤＡＴＡおよび比較完了信号ＮＲ＿ＷＩＮＤＯＷを入力とし、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”のときに、信号ＩＮＤＡＴＡの変化に応じて、比較窓信号ＮＥＮ＿ＰＤを“Ｌ”にする。なお、ウィンドウ発生部１０００は、パワーダウン端子から与えられる信号ＮＰＤが“Ｈ”のときに、比較窓信号ＮＥＮ＿ＰＤを変化させるように動作することができる。
【０００６】
位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤを入力とし、データ信号ＤＡＴＡ＿ＰＤとクロック信号ＣＬＫ＿ＰＤとの位相差を検出（位相比較）する。位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより活性化し、位相比較を行う。そして、位相比較の結果として、信号ＵＰおよび信号ＤＮを出力する。位相差は、信号ＵＰと信号ＤＮとのパルス幅の差として表される。位相比較が完了すると、位相比較部１００は、比較完了信号ＮＲ＿ＷＩＮＤＯＷを“Ｌ”にする。
【０００７】
次に、従来の位相比較器の動作を、図１６のタイミングチャートを参照しながら説明する。ただし、信号ＮＰＤは“Ｈ”であるとする。
【０００８】
時刻ｔ１において、信号ＩＮＤＡＴＡの立ち上がりが発生する。ウィンドウ発生部１０００は、これに応じて、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”であるという条件で、時刻ｔ２において、比較窓信号ＮＥＮ＿ＰＤを“Ｌ”にする。位相比較部１００は、比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより活性化し、時刻ｔ３において、データ信号ＤＡＴＡ＿ＰＤの立ち上がりを検出し、時刻ｔ４に信号ＵＰを出力する。また、時刻ｔ４において、クロック信号ＣＬＫ＿ＰＤの立ち上がりを検出し、時刻ｔ５において、信号ＤＮを出力する。
【０００９】
位相比較が完了すると、時刻ｔ６において、位相比較部１００は、比較完了信号ＮＲ＿ＷＩＮＤＯＷを“Ｌ”にする。比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”となることにより、時刻ｔ７において、ウィンドウ発生部１０００は、比較窓信号ＮＥＮ＿ＰＤを“Ｈ”にする。比較窓信号ＮＥＮ＿ＰＤが“Ｈ”となることにより、位相比較部１００は非活性となり、信号ＵＰおよび信号ＤＮの出力を停止する。これにより、時刻ｔ８において、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｈ”となる。そして、時刻ｔ９において、信号ＩＮＤＡＴＡの次の立ち上がりが発生し、以降、上記と同様の処理を繰り返す。
【００１０】
【発明が解決しようとする課題】
従来の位相比較器は、位相比較部１００の活性化、位相比較、ウィンドウ発生部１０００への比較完了信号ＮＲ＿ＷＩＮＤＯＷの伝達および位相比較部１００の非活性化のすべての処理を、データ信号の１周期内で行っている。データ信号のビットレートが低速のときは、上記のように位相比較を逐次的に行うことが可能である。しかし、ビットレートがＧｂｐｓ級の高速のときは、上記の位相比較では問題が生じることがある。
【００１１】
位相比較に要する時間は、電源電圧、温度、プロセス条件などによって変動する。このため、ある特定の条件下では、位相比較に係る上記のすべての処理を、データ信号の１周期内で完了できないことがある。このような場合、位相比較のタイミングを示す信号ＩＮＤＡＴＡと比較完了信号ＮＲ＿ＷＩＮＤＯＷとがレーシングを起こし、位相比較器が正常に動作しなくなる。
【００１２】
上記の問題に鑑み、本発明は、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うアプリケーションに適した位相比較器およびクロックリカバリ回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために、本発明が講じた手段は、与えられた第１および第２の信号の位相比較を行う位相比較器であって、活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、前記ウィンドウ発生部は、前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、前記第１および第２の信号の周波数比較を行うか否かを示す周波数比較信号を入力とし、該周波数比較信号が、周波数比較を行うことを示すとき、前記比較窓信号を、前記位相比較部を活性化する状態に固定する活性化手段を有するものであり、当該位相比較器は、前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行うものとする。
【００１４】
この発明によると、第１および第２の信号の位相比較が、第１の信号の分周信号の論理レベルに応じて行われる。つまり、位相比較が、第１の信号の周期よりも長い分周信号の周期に合わせて行われる。この結果、位相比較が、第１の信号に対して逐次的ではなく、間欠的に行われることになる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートに対応可能な位相比較器を実現することができる。
【００１５】
さらに、分周信号が所定の論理レベルのとき、ウィンドウ発生部によって、位相比較部は非活性にされる。位相比較部は非活性となることにより、位相比較を行わないようになる。これにより、分周信号の論理レベルに応じて位相比較を間欠的に行う位相比較器を実現することができる。
【００１６】
さらに、活性化手段によって、比較窓信号が、位相比較部を活性化する状態に固定されることにより、位相比較部は、常時、活性化した状態となり、第１および第２の信号の周波数を比較する周波数比較器として機能するようになる。これにより、たとえば、本位相比較器を備えたクロックリカバリ回路において、別途に周波数比較器を備える必要がなく、回路面積の削減し、コストを削減することができる。また、回路設計の期間を短縮することも可能となる。
【００１７】
一方、上記課題を解決するために、本発明が講じた手段は、与えられた第１および第２の信号の位相比較を行う位相比較器であって、活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、前記ウィンドウ発生部は、前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、 前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、位相比較を間欠的に行うか否かを示す間欠比較信号を入力とし、該間欠比較信号が、位相比較を間欠的に行わないことを示すとき、前記分周信号をマスクするマスク手段を有するものであり、当該位相比較器は、前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行うものとする。
【００１８】
この発明によると、第１および第２の信号の位相比較が、第１の信号の分周信号の論理レベルに応じて行われる。つまり、位相比較が、第１の信号の周期よりも長い分周信号の周期に合わせて行われる。この結果、位相比較が、第１の信号に対して逐次的ではなく、間欠的に行われることになる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートに対応可能な位相比較器を実現することができる。
【００１９】
さらに、分周信号が所定の論理レベルのとき、ウィンドウ発生部によって、位相比較部は非活性にされる。位相比較部は非活性となることにより、位相比較を行わないようになる。これにより、分周信号の論理レベルに応じて位相比較を間欠的に行う位相比較器を実現することができる。
【００２０】
さらに、マスク手段によって、分周信号がマスクされることにより、位相比較部が非活性となることがなくなり、位相比較が逐次的に行われるようになる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジの位相比較器を実現することができる。
【００２１】
一方、上記課題を解決するために、本発明が講じた手段は、与えられたデータ信号からクロック信号を生成するクロックリカバリ回路であって、前記データ信号の分周信号を生成する分周信号生成手段と、前記分周信号を入力とし、該分周信号の論理レベルに応じて、前記データ信号と前記クロック信号との位相比較を間欠的に行う位相比較器とを備え、前記位相比較器は、前記データ信号のビットレートを示すスピード信号を入力とし、該スピード信号によって示される前記ビットレートに応じて、前記位相比較を逐次的に行うかまたは間欠的に行うかを切り替えるものとする。
【００２２】
この発明によると、分周信号生成手段によって、データ信号の分周信号が生成され、位相比較器によって、分周信号の論理レベルに応じて、データ信号とクロック信号との位相比較が間欠的に行われる。これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートのデータ信号の位相比較が可能となる。したがって、高速ビットレートに対応したクロックリカバリ回路を実現することが可能となる。
【００２３】
さらに、位相比較器によって、スピード信号によって示されるデータ信号のビットレートに応じて、第１および第２の信号の位相比較を逐次的に行うかまたは間欠的に行うかが切り替えられる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジのクロックリカバリ回路を実現することができる。また、クロックリカバリ回路がワイドレンジに対応することにより、回路設計の自由度が増す。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、説明中、信号の符号として、端子の符号と同じものを用いる場合がある。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、位相比較部１００とウィンドウ発生部２００とを備え、比較対象のデータ信号ＤＡＴＡ＿ＰＤの立ち上がりエッジと比較対象のクロック信号ＣＬＫ＿ＰＤの立ち上がりエッジの位相比較を間欠的に行う。位相比較の結果は、信号ＵＰおよび信号ＤＮのパルス幅の差として表される。なお、データ信号ＤＡＴＡ＿ＰＤおよびクロック信号ＣＬＫ＿ＰＤは、本発明の第１および第２の信号にそれぞれ相当するものである。
【００２６】
ウィンドウ発生部２００は、ラッチ回路１およびＮＡＮＤ回路２から構成される。ラッチ回路１は、入力ＣＫに信号ＩＮＤＡＴＡを、入力ＮＨに本発明の分周信号に相当する信号ＮＨＯＬＤを、そして、入力ＮＲに位相比較部１００からの比較完了信号ＮＲ＿ＷＩＮＤＯＷをそれぞれ入力する。そして、比較完了信号ＮＲ＿ＷＩＮＤＯＷおよび信号ＮＨＯＬＤがともに“Ｈ”のとき、信号ＩＮＤＡＴＡの立ち上がりに応じて、出力Ｑから信号を出力する。ラッチ回路１は、たとえば、図２に示す回路によって実現することができる。
【００２７】
ＮＡＮＤ回路２は、ラッチ回路１の出力信号とパワーダウン端子に与えられた信号ＮＰＤの否定論理積を、比較窓信号ＮＥＮ＿ＰＤとして、位相比較部１００に出力する。比較窓信号ＮＥＮ＿ＰＤは、位相比較部１００の活性化と非活性とを切替制御するための信号であり、“Ｌ”のとき、位相比較部１００は活性化され、位相比較を行うことができる状態となる。一方、“Ｈ”のとき、位相比較部１００は非活性となり、位相比較は行われない。したがって、信号ＮＰＤが“Ｌ”のときは、位相比較部１００は常時非活性の状態となる。
【００２８】
位相比較部１００は、ＮＡＮＤ回路３、６およびラッチ回路４、５から構成される。ＮＡＮＤ回路３は、比較窓信号ＮＥＮ＿ＰＤの否定およびラッチ回路４、５からの出力信号の否定論理積を、信号ＮＲ＿ＰＤとして出力する。ラッチ回路４は、入力ＣＫにデータ信号ＤＡＴＡ＿ＰＤを、入力ＮＲに信号ＮＲ＿ＰＤをそれぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のとき、データ信号ＤＡＴＡ＿ＰＤの立ち上がりに応じて、出力Ｑから信号ＵＰを出力する。同様に、ラッチ回路５は、入力ＣＫにクロック信号ＣＬＫ＿ＰＤを、入力ＮＲに信号ＮＲ＿ＰＤをそれぞれ入力し、信号ＮＲ＿ＰＤが“Ｈ”のとき、クロック信号ＣＬＫ＿ＰＤの立ち上がりに応じて、出力Ｑから信号ＤＮを出力する。
【００２９】
信号ＮＲ＿ＰＤが“Ｌ”になると、ラッチ回路４、５はリセットされ、位相比較を完了する。なお、ラッチ回路４、５は、たとえば、図３に示す回路によって実現することができる。
【００３０】
ＮＡＮＤ回路６は、信号ＵＰおよび信号ＤＮの否定論理積を、比較完了信号ＮＲ＿ＷＩＮＤＯＷとして、ウィンドウ発生部２００に出力する。この比較完了信号ＮＲ＿ＷＩＮＤＯＷは、位相比較部１００の比較窓を閉じる信号であり、“Ｌ”となることにより、ウィンドウ発生部２００におけるラッチ回路１はリセットされる。これにより、比較窓信号ＮＥＮ＿ＰＤが“Ｈ”に変化し、位相比較部１００は非活性となる。
【００３１】
次に、本実施形態に係る位相比較器の動作について、図４のタイミングチャートを参照しながら説明する。ただし、位相比較器は１Ｇｂｐｓのデータ信号の位相比較を行っているものとし、データ信号の最小エッジ間隔（１ビットタイム）は１ｎｓとする。また、信号ＮＰＤは“Ｈ”であるとする。
【００３２】
ここで、信号ＮＨＯＬＤは、信号ＩＮＤＡＴＡの反転信号を２分周して得られる信号とする。また、データ信号ＤＡＴＡ＿ＰＤは、信号ＩＮＤＡＴＡよりも、同図中の時刻ｔ１と時刻ｔ３との差に相当する時間ｔｄ１だけ位相が遅れた信号とする。なお、時間ｔｄ１は、５００ｐｓ（１ビットタイムの半分）に、ウィンドウ発生部２００における遅延時間（ラッチ回路１における遅延＋ＮＡＮＤ回路２における遅延＋ＮＡＮＤ回路３における遅延）と位相比較部１００におけるラッチ回路４（または５）のセットアップタイムとの合計を足し合わせたような値に調整されている。また、クロック信号ＣＬＫ＿ＰＤは、外部から供給される１ＧHzのクロック信号である。
【００３３】
まず、時刻ｔ１において、信号ＩＮＤＡＴＡの立ち上がりが発生する。このとき、信号ＮＨＯＬＤおよび比較完了信号ＮＲ＿ＷＩＮＤＯＷはともに“Ｈ”であるので、ラッチ回路１から信号が出力される。そして、時刻ｔ２において、ウィンドウ発生部２００から比較窓信号ＮＥＮ＿ＰＤが“Ｌ”として出力される。比較窓信号ＮＥＮ＿ＰＤが“Ｌ”となることにより、位相比較部１００は活性化し、活性化後の時刻ｔ３においてデータ信号ＤＡＴＡ＿ＰＤの立ち上がりを検出し、時刻ｔ４において、信号ＵＰを出力する。また、時刻ｔ４において、クロック信号ＣＬＫ＿ＰＤの立ち上がりを検出し、時刻ｔ５において、信号ＤＮを出力する。
【００３４】
次に、信号ＵＰ、ＤＮがともに“Ｈ”となることにより、時刻ｔ６において、ＮＡＮＤ回路６によって比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”として出力される。そして、比較完了信号ＮＲ＿ＷＩＮＤＯＷが“Ｌ”となることにより、時刻ｔ８において、比較窓信号ＮＥＮ＿ＰＤが“Ｈ”となり、位相比較部１００は非活性となる。
【００３５】
時刻ｔ７において、信号ＩＮＤＡＴＡの次の立ち上がりが発生している。しかし、このとき、信号ＮＨＯＬＤは“Ｌ”であるので、ラッチ回路１から信号が出力されず、新たな位相比較の処理が開始することがない。したがって、時刻ｔ１における信号ＩＮＤＡＴＡの立ち上がりによって開始された位相比較の処理が、信号ＩＮＤＡＴＡの１周期内で終了することなく時刻ｔ７以降にずれ込んだ場合であっても、次の位相比較と処理が重ならない。
【００３６】
以上、本実施形態によると、信号ＮＨＯＬＤが所定の論理レベル（上記説明では“Ｌ”）のとき、位相比較部１００は非活性となる。これにより、位相比較を間欠的に行うことができ、位相比較のためのタイミングマージンを増大させることができる。したがって、高速ビットレートに対応した位相比較器を実現することができる。
【００３７】
なお、信号ＮＨＯＬＤは、信号ＩＮＤＡＴＡの反転信号を２分周して得られる信号であるとしたが、別の方法で生成されるものでもよいし、３分周以上の信号であってもよい。また、１Ｇｂｐｓのビットレートの場合について説明したが、これよりも高速なビットレートであっても、本発明による同様の効果を得ることができる。
【００３８】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、図１の位相比較器におけるラッチ回路１とＮＡＮＤ回路２との間に、本発明の活性化手段に相当するセレクタ回路７を有するウィンドウ発生部２００Ａを備えたものである。
【００３９】
セレクタ回路７は、本発明の周波数比較信号に相当する信号ＬＤＥＴを入力とする。そして、信号ＬＤＥＴの論理レベルに応じて、ＮＡＮＤ回路２への入力信号を切り替える。具体的には、信号ＬＤＥＴが“Ｈ”のときは、ラッチ回路１の出力信号をＮＡＮＤ回路２に入力する。一方、“Ｌ”のときは、ＮＡＮＤ回路２への入力を“Ｈ”に固定する。
【００４０】
信号ＬＤＥＴが“Ｈ”のとき、本実施形態に係る位相比較器は、第１の実施形態に係る位相比較器と同様のものとなる。一方、“Ｌ”のとき、比較窓信号ＮＥＮ＿ＰＤは常時“Ｌ”に固定されるため、位相比較部１００は常時活性化状態となる。ただし、信号ＮＰＤは常時“Ｈ”であるとする。
【００４１】
位相比較部１００は、常時活性化状態となることにより、データ信号ＤＡＴＡ＿ＰＤおよびクロック信号ＣＬＫ＿ＰＤのすべての立ち上がりエッジについて位相比較を行う。つまり、本実施形態に係る位相比較器は、周波数比較器と同等の回路として機能することになる。
【００４２】
以上、本実施形態によると、セレクタ回路７によって、比較窓信号ＮＥＮ＿ＰＤの論理レベルを“Ｌ”に固定するか否かが決定される。そして、“Ｌ”に固定されることにより、位相比較器を周波数比較器として機能させることができる。これにより、たとえば、本実施形態に係る位相比較器を備えたクロックリカバリ回路において、別途に周波数比較器を設ける必要がなくなり、回路面積を削減し、コストを削減することができる。また、回路設計に要する期間を短縮することも可能となる。
【００４３】
なお、本実施形態では、本発明の活性化手段として、セレクタ回路７をラッチ回路１とＮＡＮＤ回路２との間に設けた。しかし、活性化手段はこれに限るものではない。たとえば、ＮＡＮＤ回路２の出力側にセレクタ回路を設けてもよいし、また、ＮＡＮＤ回路２の機能とセレクタ回路の機能を合成した論理回路を設けてもよい。
【００４４】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る位相比較器の回路図を示す。本実施形態に係る位相比較器は、図５の位相比較器おけるラッチ回路１の入力ＮＨと端子ＮＨＯＬＤとの間に、本発明のマスク手段に相当するＮＡＮＤ回路８を有するウィンドウ発生部２００Ｂを備えたものである。
【００４５】
ＮＡＮＤ回路８は、本発明の間欠比較信号に相当する信号ＥＮ１Ｇを入力とする。また、これ以外に、信号ＮＨＯＬＤの否定および信号ＬＤＥＴを入力とし、これらの否定論理積をラッチ回路１の入力ＮＨに出力する。
【００４６】
ここで、データ信号ＤＡＴＡ＿ＰＤとして、ＩＥＥＥＰ１３９４ｂによる信号を想定する。ＩＥＥＥＰ１３９４ｂ ではデータレートが、１２５Ｍｂｐｓ、２５０Ｍｂｐｓ、５００Ｍｂｐｓ 、１Ｇｂｐｓと切り替わる。また、信号ＥＮ１Ｇは、ビットレートが１Ｇｂｐｓのときのみ“Ｈ”となり、それ以外のときには“Ｌ”となるようにする。これにより、ビットレートが１Ｇｂｐｓのときは信号ＥＮ１Ｇが“Ｈ”となり、ＮＡＮＤ回路８の出力は、信号ＮＨＯＬＤと同じ論理レベルの信号となる。一方、ビットレートが１Ｇｂｐｓ未満のときは信号ＥＮ１Ｇが“Ｌ”となり、ＮＡＮＤ回路８の出力は常時“Ｈ”となる。つまり、信号ＮＨＯＬＤはマスクされる。ただし、信号ＬＤＥＴは“Ｈ”であるものとする。
【００４７】
したがって、信号ＥＮ１Ｇが“Ｈ”のときは、本実施形態に係る位相比較器は、第１または第２の実施形態と同様に、信号ＮＨＯＬＤの論理レベルに応じて、位相比較を間欠的に行う。一方、信号ＥＮ１Ｇが“Ｌ”のときは、従来の位相比較器と同様に、位相比較をして逐次的に行う。
【００４８】
以上、本実施形態によると、ＮＡＮＤ回路８によって、信号ＮＨＯＬＤがマスクされることにより、データ信号ＤＡＴＡ＿ＰＤとクロック信号ＣＬＫ＿ＰＤとの位相比較を逐次的に行うことができる。これにより、高速のみならず、低速ビットレートのデータ信号にも対応可能なワイドレンジの位相比較器を実現することができ、回路設計の自由度を増すことができる。
【００４９】
なお、本実施形態に係る位相比較器は、本発明のマスク手段として、ＮＡＮＤ回路８を設けた。しかし、マスク手段はこれに限るものではない。たとえば、ラッチ回路１の内部で、信号ＥＮ１Ｇに応じて、信号ＮＨＯＬＤをマスクするようにしてもよいし、また、まったく別の論理回路で実現してもよい。
【００５０】
また、本実施形態に係る位相比較器は、セレクタ回路７を備えているが、特になくてもよい。
【００５１】
（第４の実施形態）
図７は、本発明の第４の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、本発明の第１および第２の位相比較器にそれぞれ相当する位相比較器５００、６００を備え、本発明のデータ信号に相当する高速ビットレートの入力シリアルデータ信号ＲＤ／ＮＲＤを入力し、データ信号ＲＤ／ＮＲＤからクロック信号ＣＬＫ、ＸＣＬＫを生成するものである。なお、位相比較器５００、６００として、第３の実施形態に係る位相比較器を用いるものとする。
【００５２】
以下、本実施形態に係るクロックリカバリ回路の構成要素について説明する。
【００５３】
マルチプレクサ回路（ＭＵＸ）１０は、ＡＮＤ回路１９の出力信号ＳＥＬＤに基づいて、データ信号ＲＤ／ＮＲＤおよびレファレンス信号ＣＭＵＣＬＫのいずれを通すかを選択し、信号ＤＡＴおよびその反転信号ＸＤＡＴを出力する。なお、データ信号ＲＤ／ＮＲＤは、送信側からのビットレートが１Ｇｂｐｓの差動のシリアルデータであるとする。また、信号ＣＭＵＣＬＫは、送信側のＰＬＬ回路からの５００ＭHzのレファレンスクロックであるとする。
【００５４】
遅延回路（ＨＡＬＦ ＤＥＬＡＹ）１１は、ＶＣＯ１６のレプリカセルであり、入力された信号ＤＡＴ、ＸＤＡＴを、０.５×ＵＩ（ Unit Interval）だけ遅延させ、信号ｄＩＮＤＡＴ、ＸｄＩＮＤＡＴとして出力する。なお、遅延させる量は、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて切り替えることが可能である。
【００５５】
ここで、スピード信号ＳＰＳＥＬについて説明する。スピード信号ＳＰＳＥＬは、外部からスピード選択端子ＳＰＳＥＬを介して与えられる４ビットの信号であり、データ信号ＲＤ／ＮＲＤのビットレートを、（ＥＮ１Ｇ、ＥＮ５００Ｍ、ＥＮ２５０Ｍ、ＥＮ１２５Ｍ）として表す。したがって、（１、０、０、０）は１Ｇｂｐｓを、（０、１、０、０）は５００Ｍｂｐｓを、（０、０、１、０）は２５０Ｍｂｐｓを、そして、（０、０、０、１）は１２５Ｍｂｐｓをそれぞれ示す。
【００５６】
具体的には、遅延回路１１は、上記のスピード信号ＳＰＳＥＬによって示されるビットレートに応じて、ビットレートが１Ｇｂｐｓの場合はＵＩを１ｎｓとして、５００Ｍｂｐｓの場合はＵＩを２ｎｓとして、２５０Ｍｂｐｓの場合はＵＩを４ｎｓとして、そして、１２５Ｍｂｐｓの場合はＵＩを８ｎｓとして、それぞれ遅延量を切り替える。
【００５７】
データリタイミング回路（ＤＡＴＡ ＲＥ−ＴＩＭＥＲ）１２は、信号ｄＩＮＤＡＴ、ＸｄＩＮＤＡＴを入力とし、デューティ補正をした差動の信号ｄＤＡＴ、ＸｄＤＡＴを出力とする。
【００５８】
チャージポンプ回路（ＣＰ）１３は、位相比較器５００から出力される位相差信号Ｕ１、Ｄ１を入力し、電流に変換して出力する。同様に、チャージポンプ回路（ＣＰ）１４は、位相比較器６００から出力される位相差信号Ｕ２、Ｄ２を入力し、電流に変換して出力する。
【００５９】
ループフィルタ（ＬＰＦ）１５は、抵抗およびコンデンサから構成されるローパスフィルタである。ＣＰ１３、１４から入力した電流を平滑化して電圧ＶＬＰＦに変換し、ＶＣＯ１６を制御する。なお、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて、インピーダンスを切り替えることが可能である。
【００６０】
電圧制御発振回路（ＶＣＯ）１６は、入力コントロール電圧ＶＬＰＦによって発振周波数を制御して、クロック信号を出力する。なお、スピード信号ＳＰＳＥＬによって示されるビットレートに応じて、発振周波数レンジを切り替えることが可能である。
【００６１】
ラッチ回路１７は、信号ｄＤＡＴを入力とし、ＣＬＫ＿ＧＥＮ２３から出力される信号ＸＣＬＫに応じて、信号ＲＤＡＴＡを出力する。信号ＸＣＬＫと信号ｄＤＡＴとは位相が９０°ずれた関係にあるため、信号ｄＤＡＴを信号ＸＣＬＫでラッチすることにより、信号ＲＤＡＴＡがリカバーされる。
【００６２】
ロック検知回路（ＬＯＣＫ ＤＥＴＥＣＴＯＲ）１８は、クロックリカバリ回路におけるＰＬＬがロックしたか否かを検知する。そして、ロックしたと検知した場合には、信号ＬＯＣＫＤＥＴを所定の論理レベルにする。
【００６３】
ＡＮＤ回路１９は、信号ＬＯＣＫＤＥＴおよび信号ＬＯＳＤＥＴの否定を入力とし、これらの論理積を信号ＳＥＬＤとして出力する。信号ＬＯＳＤＥＴは、送信側からの信号が受信されているか否かを示す信号であり、外部の検知回路から与えられる。データ信号が受信されている場合は“Ｌ”となり、受信されていない場合は“Ｈ”となる。
【００６４】
分周器（１／２）２０は、入力した信号ＸＣＬＫを２分周し、信号ＸＣＬＫＤＩＶ２として、ロック検知回路１８に出力する。
【００６５】
フリップフロップ２１は、本発明の分周信号生成手段に相当するものである。入力した信号ＸＤＡＴを２分周し、本発明の第１の分周信号に相当する信号ＮＨＯＬＤＨとして、位相比較器５００のＮＨＯＬＤ端子に出力する。同様に、フリップフロップ２２は、本発明の分周信号生成手段に相当するものである。入力した信号ＤＡＴを２分周し、本発明の第２の分周信号に相当する信号ＮＨＯＬＤＬとして、位相比較器６００のＮＨＯＬＤ端子に出力する。
【００６６】
クロック発生器（ＣＬＫ＿ＧＥＮ）２３は、ＶＣＯ１６から入力した信号を、クロック信号ＣＬＫおよびその反転信号ＸＣＬＫとして出力する。クロック信号ＸＣＬＫは、端子ＲＣＬＫから外部に出力される。なお、信号ＳＥＬＤが“Ｌ”のときはＶＣＯ１６からのクロックを２分周し、“Ｈ”のときはそのままの周波数でクロック信号ＣＬＫ、ＸＣＬＫを出力する。
【００６７】
位相比較器５００は、端子ＩＮＤＡＴＡに信号ＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＨを、端子ＤＡＴＡ＿ＰＤに信号ｄＤＡＴを、そして、端子ＣＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そして、信号ＮＨＯＬＤＨの論理レベルに応じて、信号ｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を間欠的に行う。そして、比較結果として、端子ＵＰおよび端子ＤＮから信号Ｕ１および信号Ｄ１をそれぞれ出力する。
【００６８】
位相比較器６００は、端子ＩＮＤＡＴＡに信号ＸＤＡＴを、端子ＮＨＯＬＤに信号ＮＨＯＬＤＬを、端子ＤＡＴＡ＿ＰＤに信号ＸｄＤＡＴを、そして、端子ＣＬＫ＿ＰＤに信号ＣＬＫをそれぞれ入力する。そして、信号ＮＨＯＬＤＬの論理レベルに応じて、信号ＸｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を間欠的に行う。そして、比較結果として、端子ＵＰおよび端子ＤＮから信号Ｕ２および信号Ｄ２をそれぞれ出力する。
【００６９】
信号ＸｄＤＡＴの立ち上がりエッジは、信号ｄＤＡＴの立ち下がりエッジと対応したものである。したがって、位相比較器６００は、実質的には、信号ｄＤＡＴの立ち下がりエッジと信号ＣＬＫの立ち上がりエッジとの位相比較を行っている。
【００７０】
なお、位相比較器５００、６００は、端子ＬＤＥＴに信号ＳＥＬＤを、端子ＥＮ１Ｇに本発明のスピード信号に相当するスピード信号ＥＮ１Ｇを、そして、端子ＮＰＤに信号ＮＰＤをそれぞれ入力し、第３の実施形態で説明したような動作および機能をする。ただし、スピード信号ＥＮ１Ｇは、スピード信号ＳＰＳＥＬのうち、ビットレートが１Ｇｂｐｓであることを示す１ビットの信号とする。
【００７１】
次に、上記のとおりに構成された本実施形態に係るクロックリカバリ回路の動作について詳細に説明する。ただし、クロックリカバリ回路は送信側からの信号を受信しており、信号ＬＯＳＤＥＴは“Ｌ”であるとする。
【００７２】
まず、ＰＬＬはまだロックされていない状態にあるため、信号ＬＯＣＫＤＥＴは“Ｌ”となっている。したがって、信号ＳＥＬＤは“Ｌ”であり、ＭＵＸ１０によって、信号ＣＭＵＣＬＫがクロックリカバリ回路の入力として選択される（クロックキャプチャモード）。また、位相比較器５００、６００は、入力する信号ＳＥＬＤが“Ｌ”であることにより、周波数比較器として機能する。
【００７３】
位相比較器５００、６００が周波数比較器として機能することにより、クロックリカバリ回路は、位相比較器５００、６００がそれぞれ入力する信号ｄＤＡＴ、ＸｄＤＡＴおよび信号ＣＬＫの周波数が一致するように動作し、電圧ＶＬＰＦを調整する。なお、このとき、ＣＬＫ＿ＧＥＮ２３は、入力する信号ＳＥＬＤが“Ｌ”であることにより分周器として動作している。したがって、ＶＣＯ１６は１ＧHzの周波数で発振している。
【００７４】
ロック検知回路１８によって、ＰＬＬがロックしたことが検知されると、信号ＬＯＣＤＥＴは“Ｈ”となる。これにより、ＡＮＤ回路１９の出力信号ＳＥＬＤが“Ｈ”となり、ＭＵＸ１０によって、データ信号ＲＤ／ＮＲＤがクロックリカバリ回路の入力として選択される（位相比較モード）。また、位相比較器５００、６００は、入力する信号ＳＥＬＤが“Ｈ”となることにより、位相比較器として機能する。
【００７５】
次に、位相比較モードにおける本実施形態に係るクロックリカバリ回路の動作について、図８のタイミングチャートを参照しながら詳細に説明する。
【００７６】
時刻ｔ１において、信号ＸＤＡＴの立ち上がりが発生する。このとき、位相比較器６００は、入力する信号ＮＨＯＬＤＬが“Ｈ”であることにより、データ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。そして、時刻ｔ２において、データ信号ＸｄＤＡＴの立ち上がりを検出し、時刻ｔ３において、信号Ｕ２を出力する。また、時刻ｔ３において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ４において、信号Ｄ２を出力する。
【００７７】
同様に、時刻ｔ３において、信号ＤＡＴの立ち上がりが発生する。このとき、位相比較器５００は、入力する信号ＮＨＯＬＤＨが“Ｈ”であるとことにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。そして、時刻ｔ５において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ６において、信号Ｕ１を出力する。また、時刻ｔ６において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ７において、信号Ｄ１を出力する。
【００７８】
時刻ｔ６において、信号ＸＤＡＴの次の立ち上がりが発生する。しかし、このとき、信号ＮＨＯＬＤＬは“Ｌ”であるので、位相比較器６００は位相比較を行わない。同様に、時刻ｔ８において、信号ＤＡＴの次の立ち上がりが発生するが、信号ＮＨＯＬＤＨが“Ｌ”であるので、位相比較器５００は位相比較を行わない。
【００７９】
続く時刻ｔ９において、信号ＸＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＬは“Ｈ”となっているため、位相比較器６００は、データ信号ＸｄＤＡＴとクロック信号ＣＬＫとの位相比較を行う。同様に、時刻ｔ１１において、信号ＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＨは“Ｈ”となっているため、位相比較器５００は、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を行う。
【００８０】
上記の位相比較の動作は、データ信号ｄＤＡＴ、ＸｄＤＡＴの位相がロックされるまで繰り返される。そして、位相のロックが完了することにより、端子ＲＤＡＴＡおよび端子ＲＣＬＫから、リカバーされたデータ信号ＤＴＡＴＡおよびクロック信号ＸＣＬＫがそれぞれ出力される。
【００８１】
以上、本実施形態によると、クロックリカバリ回路に、位相比較を間欠的に行う２つの位相比較器５００、６００を備えることにより、データ信号ｄＤＡＴの立ち上がりおよび立ち下がりエッジとクロック信号ＣＬＫとの位相比較を行うことができる。これにより、高速ビットレートのデータ信号のクロックリカバリが可能となる。また、データ信号ｄＤＡＴの立ち上がりおよび立ち下がりの双方のエッジについて位相比較を行うため、ジッタ耐性にも優れたクロックリカバリ回路を実現することができる。
【００８２】
また、位相比較器５００、６００は、スピード信号ＥＮ１Ｇに応じて、ビットレートが１Ｇｂｐｓのときは位相比較を間欠的に行い、１Ｇｂｐｓ未満のときは逐次的に行うものである。これにより、低速から高速のビットレートに対応したワイドレンジなクロックリカバリ回路を実現することができ、回路設計の自由度を増すことができる。
【００８３】
なお、位相比較器５００、６００として、第３の実施形態に係る位相比較器を用いたが、別の構成をした位相比較器であってもよい。
【００８４】
また、スピード信号ＳＰＳＥＬは必ずしも必要とするものではない。位相比較器５００、６００による位相比較が、ビットレートに関わらず常に間欠的に行われるようにすることにより、高速ビットレートのデータ信号に対応したクロックリカバリ回路を実現することができる。このようなクロックリカバリ回路は、たとえば、図９に示すような回路図となる。ここでは、位相比較器５００、６００の端子ＥＮ１Ｇに常時“Ｈ”が入力されるように、信号ＶＤＤを入力している。
【００８５】
また、必ずしも２個の位相比較器５００、６００を備える必要はない。位相比較器５０
０、６００のいずれかを省略することによりジッタ耐性は減少するが、高速ビットレートのデータ信号に対応したクロックリカバリ回路を実現することが可能である。このようなクロックリカバリ回路は、たとえば、図１０に示すような回路図となる。同図のクロックリカバリ回路は、図９のクロックリカバリ回路から位相比較器６００を省略したものである。
【００８６】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路に、本発明のスピード信号生成手段に相当する周波数検知回路（ＳＰＥＥＤ ＤＥＴＥＣＴＯＲ）２４を追加したものである。
【００８７】
周波数検知回路２４は、本発明の基準信号に相当する信号ＣＭＵＣＬＫの周波数と内部信号に相当する信号ＲＥＦＣＬＫの周波数とを比較する。そして、比較結果に基づいて、スピード信号ＳＰＳＥＬを生成する。信号ＲＥＦＣＬＫは、クロックリカバリ回路内部で与えられる信号であり、周波数は６２.５ＭHz〜５００ＭHzとする。
【００８８】
具体的には、周波数検知回路２４は、周波数比較の結果、信号ＣＭＵＣＬＫの周波数が信号ＲＥＦＣＬＫの周波数と等しいまたは高いときは（１、０、０、０）を出力し、信号ＲＥＦＣＬＫの周波数の方が高いときは（０、０、０、１）を出力する。つまり、ビットレートとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのいずれかの選択を行う。
【００８９】
以上、本実施形態によると、周波数検知回路２４によって、スピード信号ＳＰＳＥＬが生成される。これにより、ビットレートの選択が自動化され、また、外部からスピード信号ＳＰＳＥＬを入力するための端子を削減し、パッド数を削減することができ、回路設計が容易になる。
【００９０】
なお、周波数検知回路２４は、ビットレートとして、１Ｇｂｐｓおよび１２５Ｍｂｐｓのいずれかを選択するものとしたが、１Ｇｂｐｓ、５００Ｍｂｐｓ、２５０Ｍｂｐｓおよび１２５Ｍｂｐｓのうちのいずれかを選択するように構成されたものであってもよい。また、これ以外のビットレートを選択するように構成されたものであってもよい。
【００９１】
（第６の実施形態）
図１２は、本発明の第６の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路におけるＣＰ１３、１４に代えて、スピード信号ＥＮ１Ｇを入力可能なＣＰ１３Ａ、１４Ａを備えたものである。
【００９２】
ＣＰ１３Ａ、１４Ａは、入力するスピード信号ＥＮ１Ｇが“Ｈ”のとき、出力する電流の量を２倍に切り替える。ビットレートが１Ｇｂｐｓの場合、位相比較器５００、６００によって位相比較が間欠的に行われるため、ループゲインが１／２になってしまう。そこで、スピード信号ＥＮ１Ｇによってビットレートが１Ｇｂｐｓであることが示される場合には、ＣＰ１３Ａ、１４Ａからの出力される電流の量を２倍にし、ループゲインを一定に保つようにする。
【００９３】
以上、本実施形態によると、スピード信号ＥＮ１Ｇによって示されるビットレートに応じて、ＣＰ１３Ａ、１４Ａから出力される電流の量が切り替えられる。これにより、クロックリカバリ回路におけるＰＬＬのループゲインを一定に保つことができる。
【００９４】
（第７の実施形態）
図１３は、本発明の第７の実施形態に係るクロックリカバリ回路の回路図を示す。本実施形態に係るクロックリカバリ回路は、図７のクロックリカバリ回路に、本発明の第２の位相比較器に相当する位相比較器７００と、第１の位相比較器に相当する位相比較器８００と、ＣＰ２５、２６とを追加したものである。
【００９５】
位相比較器７００は、位相比較器５００と同様に、信号ｄＤＡＴ、信号ＣＬＫおよび信号ＤＡＴを入力し、位相比較を行う。ただし、端子ＮＨＯＬＤに、位相比較器５００に入力される信号ＮＨＯＬＤＨ１の反転信号ＮＨＯＬＤＬ１を入力する。信号ＮＨＯＬＤＬ１は、信号ＮＨＯＬＤＨ１が“Ｌ”（または“Ｈ”）のとき“Ｈ”（または“Ｌ”）となる。したがって、位相比較器５００、７００は、交互に、信号ｄＤＡＴの立ち上がりエッジと信号ＣＬＫの立ち上がりエッジの位相比較を行う（インターリーブ比較）。
【００９６】
次に、位相比較モードにおける本実施形態に係るクロックリカバリ回路の動作、特に、位相比較器５００、７００の動作について、図１４のタイミングチャートを参照しながら詳細に説明する。
【００９７】
時刻ｔ１において、信号ＤＡＴの立ち上がりが発生する。このとき、位相比較器５００は、入力する信号ＮＨＯＬＤＨ１が“Ｈ”であることにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。一方、位相比較器７００は、入力する信号ＮＨＯＬＤＬ１が“Ｌ”であるため、位相比較を行わない。
【００９８】
位相比較器５００は、時刻ｔ２において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ３において、信号Ｕ１を出力する。また、時刻ｔ３において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ４において、信号Ｄ１を出力する。
【００９９】
次に、時刻ｔ５において、信号ＤＡＴの次の立ち上がりが発生する。このとき、位相比較器７００は、入力する信号ＮＨＯＬＤＬ１が“Ｈ”であることにより、データ信号ｄＤＡＴとクロック信号ＣＬＫとの位相比較を開始する。一方、位相比較器５００は、入力する信号ＮＨＯＬＤＨ１が“Ｌ”であるため、位相比較を行わない。
【０１００】
位相比較器７００は、時刻ｔ６において、データ信号ｄＤＡＴの立ち上がりを検出し、時刻ｔ７において、信号Ｕ３を出力する。また、時刻ｔ７において、クロック信号ＣＬＫの立ち上がりを検出し、時刻ｔ８において、信号Ｄ３を出力する。
【０１０１】
そして、時刻ｔ６において、信号ＤＡＴの次の立ち上がりが発生する。このとき、信号ＮＨＯＬＤＨ１は“Ｈ”、信号ＮＨＯＬＤＬ１は“Ｌ”であるので、今度は、位相比較器５００が位相比較を行う。このように、それぞれ単独では間欠的に位相比較を行う位相比較器５００、７００を、互いに位相の異なる信号ＮＨＯＬＤＨ１、ＮＨＯＬＤＬ１を用いて、インターリーブ比較を行わせることにより、信号ｄＤＡＴのすべての立ち上がりエッジについて位相比較を行うことができる。
【０１０２】
同様にして、位相比較器６００、８００にインターリーブ比較を行わせることにより、信号ＸｄＤＡＴのすべての立ち上がりエッジ、つまり、信号ｄＤＡＴのすべての立ち下がりエッジについて位相比較を行うことができる。
【０１０３】
以上、本実施形態によると、４個の位相比較器５００〜８００を備えることにより、信号ｄＤＡＴのすべての立ち上がりおよび立ち下がりエッジと信号ＣＬＫの位相比較を行うことができる。これにより、高速ビットレートに対応可能であり、また、ジッタ耐性にも優れたクロックリカバリ回路を実現することができる。
【０１０４】
なお、信号ＮＨＯＬＤＨ１、ＮＨＯＬＤＬ１、ＮＨＯＬＤＨ２、ＮＨＯＬＤＬ２は、それぞれの元となる信号の２分周信号であるとしているが、３分周以上の信号であってもよい。たとえば、３分周信号を用いる場合、位相比較を間欠的に行う位相比較器を６個用いて、互いにタイミングをずらしながら位相比較を行うことにより、本実施形態による効果と同様のものを得ることができる。
【０１０５】
また、以上の本発明の各実施形態において、位相比較器５００〜８００は、信号ｄＤＡＴまたは信号ＸｄＤＡＴの立ち上がりエッジと、信号ＣＬＫの立ち上がりエッジとの位相比較を行うものとしたが、立ち下がりエッジについて位相比較を行うものであってもよい。
【０１０６】
【発明の効果】
以上、本発明によると、与えられた第１および第２の信号の位相比較を行う位相比較器として、第１の信号の分周信号の論理レベルに応じて、位相比較を間欠的に行うように構成することより、位相比較のためのタイミングマージンを増加させることができる。これにより高速動作が可能な位相比較器を実現することができる。
【０１０７】
また、クロックリカバリ回路として、間欠的に位相比較を行う位相比較器を備えることにより、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うアプリケーション（たとえば、ＩＥＥＥＰ１３９４ｂ）に適したクロックリカバリ回路を実現することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る位相比較器の回路図である。
【図２】 図１の位相比較器のウィンドウ発生部におけるラッチ回路の回路図である。
【図３】 図１の位相比較器の位相比較部におけるラッチ回路の回路図である。
【図４】 図１の位相比較器の動作を説明するタイミングチャートである。
【図５】 本発明の第２の実施形態に係る位相比較器の回路図である。
【図６】 本発明の第３の実施形態に係る位相比較器の回路図である。
【図７】 本発明の第４の実施形態に係るクロックリカバリ回路の回路図である。
【図８】 図７のクロックリカバリ回路の動作を説明するタイミングチャートである。
【図９】 図７のクロックリカバリ回路においてスピード信号を省略したときの回路図である。
【図１０】 図７のクロックリカバリ回路において位相比較器を１個にしたときの回路図である。
【図１１】 本発明の第５の実施形態に係るクロックリカバリ回路の回路図である。
【図１２】 本発明の第６の実施形態に係るクロックリカバリ回路の回路図である。
【図１３】 本発明の第７の実施形態に係るクロックリカバリ回路の回路図である。
【図１４】 図１３のクロックリカバリ回路の動作を説明するタイミングチャートである。
【図１５】 従来の位相比較器の回路図である。
【図１６】 図１５の位相比較器の動作を説明するタイミングチャートである。
【符号の説明】
１００ 位相比較部
２００、２００Ａ、２００Ｂ ウィンドウ発生部
７ セレクタ回路（活性化手段）
８ ＮＡＮＤ回路（マスク手段）
ＤＡＴＡ＿ＰＤ データ信号（第１の信号）
ＣＬＫ＿ＰＤ クロック信号（第２の信号）
ＮＨＯＬＤ 分周信号
ＮＥＮ＿ＰＤ 比較窓信号
ＬＤＥＴ 周波数比較信号
ＥＮ１Ｇ 間欠比較信号
５００ 位相比較器（第１の位相比較器）
６００ 位相比較器（第２の位相比較器）
７００ 位相比較器（第１の位相比較器）
８００ 位相比較器（第２の位相比較器）
２１、２２ フリップフロップ（分周信号生成手段）
２４ 周波数検知回路（スピード信号生成手段）
１３Ａ、１４Ａ ＣＰ（チャージポンプ回路）
ＲＤ／ＮＲＤ データ信号
ＣＬＫ、ＸＣＬＫ クロック信号
ＳＰＳＥＬ、ＥＮ１Ｇ スピード信号
ＮＨＯＬＤＨ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ 分周信号（第２の分周信号）
Ｕ１、Ｄ１、Ｕ２、Ｄ２、Ｕ３、Ｄ３、Ｕ４、Ｄ４ 位相差信号
ＣＵＭＣＬＫ 基準信号
ＲＥＦＣＬＫ 内部信号
ＮＨＯＬＤＨ１ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ１ 分周信号（第２の分周信号）
ＮＨＯＬＤＨ２ 分周信号（第１の分周信号）
ＮＨＯＬＤＬ２ 分周信号（第２の分周信号）
Claims (3)
- 与えられた第１および第２の信号の位相比較を行う位相比較器であって、
活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、
前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、
前記ウィンドウ発生部は、
前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、前記第１および第２の信号の周波数比較を行うか否かを示す周波数比較信号を入力とし、該周波数比較信号が、周波数比較を行うことを示すとき、前記比較窓信号を、前記位相比較部を活性化する状態に固定する活性化手段を有するものであり、
当該位相比較器は、
前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行う
ことを特徴とする位相比較器。 - 与えられた第１および第２の信号の位相比較を行う位相比較器であって、
活性化することにより前記位相比較を行う一方、非活性となることにより前記位相比較を中止する位相比較部と、
前記位相比較部の活性化と非活性とを切替制御する比較窓信号を出力するウィンドウ発生部とを備え、
前記ウィンドウ発生部は、
前記分周信号を入力とし、該分周信号が所定の論理レベルのとき、前記比較窓信号を、前記位相比較部を非活性とする状態に設定し、かつ、位相比較を間欠的に行うか否かを示す間欠比較信号を入力とし、該間欠比較信号が、位相比較を間欠的に行わないことを示すとき、前記分周信号をマスクするマスク手段を有するものであり、
当該位相比較器は、
前記第１の信号の分周信号の論理レベルに応じて、前記位相比較を間欠的に行う
ことを特徴とする位相比較器。 - 与えられたデータ信号からクロック信号を生成するクロックリカバリ回路であって、
前記データ信号の分周信号を生成する分周信号生成手段と、
前記分周信号を入力とし、該分周信号の論理レベルに応じて、前記データ信号と前記クロック信号との位相比較を間欠的に行う位相比較器とを備え、
前記位相比較器は、
前記データ信号のビットレートを示すスピード信号を入力とし、該スピード信号によって示される前記ビットレートに応じて、前記位相比較を逐次的に行うかまたは間欠的に行うかを切り替えるものである
ことを特徴とするクロックリカバリ回路。
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