JPWO2012143970A1 - 周波数シンセサイザ - Google Patents
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Abstract
位相差検出回路３が、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕから位相同期の確立を検出する同期検出回路２１や、同期検出回路２１により位相同期の確立が検出されなければ、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を電圧制御発振器４に出力し、同期検出回路２１により位相同期の確立が検出されれば、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を電圧制御発振器４に出力するスイッチ２２などを実装している。
Description
この発明は、例えば、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに関するものである。
図２１は以下の非特許文献１に開示されているフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザを示す構成図である。
以下、図２１の周波数シンセサイザの動作を説明する。
以下、図２１の周波数シンセサイザの動作を説明する。
基準信号源１０１は、基準信号ＲＥＦを生成して、その基準信号ＲＥＦを位相比較器１０４に出力する。
可変分周器１０２（図２１では、「÷Ｎ」と表記している）は、変調回路１０３から出力される分周データにしたがって電圧制御発振器１０７から出力された高周波信号を分周し、分周後の高周波信号を同期信号ＤＩＶとして位相比較器１０４に出力する。
変調回路１０３は、基準信号源１０１により生成された基準信号又は可変分周器１０２から出力された同期信号のいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１０２の分周数を決定し、その分周数を示す分周データを可変分周器１０２に出力する。
可変分周器１０２（図２１では、「÷Ｎ」と表記している）は、変調回路１０３から出力される分周データにしたがって電圧制御発振器１０７から出力された高周波信号を分周し、分周後の高周波信号を同期信号ＤＩＶとして位相比較器１０４に出力する。
変調回路１０３は、基準信号源１０１により生成された基準信号又は可変分周器１０２から出力された同期信号のいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１０２の分周数を決定し、その分周数を示す分周データを可変分周器１０２に出力する。
位相比較器１０４（図２１では、「ＤＥＦ−ＰＤ」と表記している）は、Ｄ型フリップフロップを用いて構成されており、基準信号源１０１から出力された基準信号ＲＥＦと可変分周器１０２から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１０５に出力する。
チャージポンプ１０５（図２１では、「ＣＰ」と表記している）は、位相比較器１０２から出力された位相差信号Ｄ，Ｕに応じたチャージポンプ電流Ｉｉを電流出力対応ループフィルタ１０６に出力する。
チャージポンプ１０５（図２１では、「ＣＰ」と表記している）は、位相比較器１０２から出力された位相差信号Ｄ，Ｕに応じたチャージポンプ電流Ｉｉを電流出力対応ループフィルタ１０６に出力する。
電流出力対応ループフィルタ１０６（図２１では、「Ｉ−ＬＦ」と表記している）は、チャージポンプ１０５から出力されたチャージポンプ電流Ｉｉを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器１０７に出力する。
電圧制御発振器１０７は、電流出力対応ループフィルタ１０６から制御電圧Ｖｔを受けると、その制御電圧Ｖｔに応じた周波数の高周波信号を発生し、その高周波信号を可変分周器１０２及び外部に出力する。
電圧制御発振器１０７は、電流出力対応ループフィルタ１０６から制御電圧Ｖｔを受けると、その制御電圧Ｖｔに応じた周波数の高周波信号を発生し、その高周波信号を可変分周器１０２及び外部に出力する。
図２２は周波数シンセサイザにおける位相比較器１０４及びチャージポンプ１０５の内部を示す構成図である。
以下、位相比較器１０４及びチャージポンプ１０５の動作を説明する。
位相比較器１０４のＤ型フリップフロップ１１１（図２２では、「Ｄ−ＦＦ」と表記している）は、基準信号源１０１から出力された基準信号ＲＥＦとリセット信号ＲＳＴを入力し、その基準信号ＲＥＦの立ち上がりエッジ検出信号ＤをＡＮＤ回路１１３及びチャージポンプ１０５のスイッチ１１６に出力する。
以下、位相比較器１０４及びチャージポンプ１０５の動作を説明する。
位相比較器１０４のＤ型フリップフロップ１１１（図２２では、「Ｄ−ＦＦ」と表記している）は、基準信号源１０１から出力された基準信号ＲＥＦとリセット信号ＲＳＴを入力し、その基準信号ＲＥＦの立ち上がりエッジ検出信号ＤをＡＮＤ回路１１３及びチャージポンプ１０５のスイッチ１１６に出力する。
Ｄ型フリップフロップ１１２（図２２では、「Ｄ−ＦＦ」と表記している）は、可変分周器１０２から出力された同期信号ＤＩＶとリセット信号ＲＳＴを入力し、その同期信号ＤＩＶの立ち上がりエッジ検出信号ＵをＡＮＤ回路１１３及びチャージポンプ１０５のスイッチ１１７に出力する。
ＡＮＤ回路１１３（図２２では、「ＡＮＤ」と表記している）は、Ｄ型フリップフロップ１１１から出力された立ち上がりエッジ検出信号ＤとＤ型フリップフロップ１１２から出力された立ち上がりエッジ検出信号Ｕを入力し、その立ち上がりエッジ検出信号Ｄと立ち上がりエッジ検出信号ＵとのＡＮＤ演算を実施し、その演算結果をリセット信号ＲＳＴとして、Ｄ型フリップフロップ１１１，１１２に出力する。
ＡＮＤ回路１１３（図２２では、「ＡＮＤ」と表記している）は、Ｄ型フリップフロップ１１１から出力された立ち上がりエッジ検出信号ＤとＤ型フリップフロップ１１２から出力された立ち上がりエッジ検出信号Ｕを入力し、その立ち上がりエッジ検出信号Ｄと立ち上がりエッジ検出信号ＵとのＡＮＤ演算を実施し、その演算結果をリセット信号ＲＳＴとして、Ｄ型フリップフロップ１１１，１１２に出力する。
チャージポンプ１０５の定電流源１１５は、電源回路１１４と接続されており、所定の電流Ｉｉを生成する。
定電流源１１８は、接地端子１１９と接続されており、所定の電流Ｉｉを生成して、その電流Ｉｉを接地端子１１９に向けて出力する。
スイッチ１１６（図２２では、「ＳＷ」と表記している）は、位相比較器１０４のＤ型フリップフロップ１１１から立ち上がりエッジ検出信号Ｄを受けるとオン状態になる。
スイッチ１１７（図２２では、「ＳＷ」と表記している）は、位相比較器１０４のＤ型フリップフロップ１１２から立ち上がりエッジ検出信号Ｕを受けるとオン状態になる。
定電流源１１８は、接地端子１１９と接続されており、所定の電流Ｉｉを生成して、その電流Ｉｉを接地端子１１９に向けて出力する。
スイッチ１１６（図２２では、「ＳＷ」と表記している）は、位相比較器１０４のＤ型フリップフロップ１１１から立ち上がりエッジ検出信号Ｄを受けるとオン状態になる。
スイッチ１１７（図２２では、「ＳＷ」と表記している）は、位相比較器１０４のＤ型フリップフロップ１１２から立ち上がりエッジ検出信号Ｕを受けるとオン状態になる。
ここで、図２３は基準信号ＲＥＦの周期Ｔが“４”、同期信号ＤＩＶの周期Ｔが“６”と“２”の繰り返しである場合の位相比較器１０４とチャージポンプ１０５の各部の波形を示す説明図である。
例えば、同期信号ＤＩＶの立ち上がりエッジが、基準信号ＲＥＦよりも早く入力される場合、立ち上がりエッジ検出信号Ｕだけがロジックローからロジックハイに変化する。
そして、基準信号ＲＥＦの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Ｄがロジックローからロジックハイに変化する。
例えば、同期信号ＤＩＶの立ち上がりエッジが、基準信号ＲＥＦよりも早く入力される場合、立ち上がりエッジ検出信号Ｕだけがロジックローからロジックハイに変化する。
そして、基準信号ＲＥＦの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Ｄがロジックローからロジックハイに変化する。
このとき、リセット信号ＲＳＴも、ロジックローからロジックハイに変化するため、Ｄ型フリップフロップ１１１，１１２がリセットされて、立ち上がりエッジ検出信号Ｕ，Ｄがロジックローに変化する。
立ち上がりエッジ検出信号Ｕがロジックハイの期間中、スイッチ１１７がオン状態になり、外部から接地端子１１９に向けて電流Ｉｉが流れる。このとき、チャージポンプ１０５の外部から内部に電流を吸い込む動作となるため、電流Ｉｉの流れは負の向きとなる。
立ち上がりエッジ検出信号Ｕがロジックハイの期間中、スイッチ１１７がオン状態になり、外部から接地端子１１９に向けて電流Ｉｉが流れる。このとき、チャージポンプ１０５の外部から内部に電流を吸い込む動作となるため、電流Ｉｉの流れは負の向きとなる。
基準信号ＲＥＦの立ち上がりエッジが、同期信号ＤＩＶよりも早く入力される場合、立ち上がりエッジ検出信号Ｄだけがロジックローからロジックハイに変化する。
そして、同期信号ＤＩＶの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Ｕがロジックローからロジックハイに変化する。
このとき、リセット信号ＲＳＴも、ロジックローからロジックハイに変化するため、Ｄ型フリップフロップ１１１，１１２がリセットされて、立ち上がりエッジ検出信号Ｕ，Ｄがロジックローに変化する。
立ち上がりエッジ検出信号Ｄがロジックハイの期間中、スイッチ１１６がオン状態になり、電源回路１１４から外部に向けて電流Ｉｉが流れる。このときの電流Ｉｉの流れは正の向きとなる。
そして、同期信号ＤＩＶの立ち上がりエッジを検出した時点で、立ち上がりエッジ検出信号Ｕがロジックローからロジックハイに変化する。
このとき、リセット信号ＲＳＴも、ロジックローからロジックハイに変化するため、Ｄ型フリップフロップ１１１，１１２がリセットされて、立ち上がりエッジ検出信号Ｕ，Ｄがロジックローに変化する。
立ち上がりエッジ検出信号Ｄがロジックハイの期間中、スイッチ１１６がオン状態になり、電源回路１１４から外部に向けて電流Ｉｉが流れる。このときの電流Ｉｉの流れは正の向きとなる。
このように、Ｄ型フリップフロップ１１１，１１２から構成されている位相比較器１０４を用いている周波数シンセサイザでは、基準信号ＲＥＦと同期信号ＤＩＶの立ち上がりエッジの時間差が、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差として扱われる。
そして、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差に応じた電流Ｉｉに基づいて、電圧制御発振器１０７から発生される高周波信号が所望の周波数となるように、電流出力対応ループフィルタ１０６から制御電圧Ｖｔが電圧制御発振器１０７に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の電流Ｉｉの積算結果が理想的にはゼロとなり、制御電圧Ｖｔが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電流出力対応ループフィルタ１０６のＤＣ利得が無限大になることが条件となる。実際は、ＤＣ利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
そして、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差に応じた電流Ｉｉに基づいて、電圧制御発振器１０７から発生される高周波信号が所望の周波数となるように、電流出力対応ループフィルタ１０６から制御電圧Ｖｔが電圧制御発振器１０７に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の電流Ｉｉの積算結果が理想的にはゼロとなり、制御電圧Ｖｔが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電流出力対応ループフィルタ１０６のＤＣ利得が無限大になることが条件となる。実際は、ＤＣ利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
図２４は以下の非特許文献２に開示されている位相同期ループ形周波数シンセサイザを示す構成図である。
図２４の周波数シンセサイザでは、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている。
以下、図２４の周波数シンセサイザの動作を説明する。
ただし、図２１の周波数シンセサイザと同一符号は同一または相当部分を示すので説明を省略する。
図２４の周波数シンセサイザでは、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている。
以下、図２４の周波数シンセサイザの動作を説明する。
ただし、図２１の周波数シンセサイザと同一符号は同一または相当部分を示すので説明を省略する。
ＥＸ−ＯＲ回路である位相比較器１０８（図２４では、「ＥＸ−ＯＲ」と表記している）は、基準信号源１０１から出力された基準信号ＲＥＦと可変分周器１０２から出力された同期信号ＤＩＶを入力し、その基準信号ＲＥＦと同期信号ＤＩＶの位相差に応じた位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ１０９に出力する。なお、ＯＵＴＢはＯＵＴの差動信号の対となるものである。
電圧出力対応ループフィルタ１０９（図２４では、「Ｖ−ＬＦ」と表記している）は、位相比較器１０８から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器１０７に出力する。
電圧出力対応ループフィルタ１０９（図２４では、「Ｖ−ＬＦ」と表記している）は、位相比較器１０８から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器１０７に出力する。
ここで、図２５は基準信号ＲＥＦの周期Ｔが“４”、同期信号ＤＩＶの周期Ｔが“６”と“２”の繰り返しである場合の位相比較器１０８（ＥＸ−ＯＲ回路）の各部の波形を示す説明図である。
ＥＸ−ＯＲ回路である位相比較器１０８では、入力信号である基準信号ＲＥＦと同期信号ＤＩＶが同じステート（両方の信号がロジックハイ、または、両方の信号がロジックロー）である場合、位相差信号ＯＵＴはロジックロー、位相差信号ＯＵＴＢはロジックハイとなる。
一方、入力信号である基準信号ＲＥＦと同期信号ＤＩＶが異なるステート（ロジックハイとロジックロー）である場合、位相差信号ＯＵＴはロジックハイ、位相差信号ＯＵＴＢはロジックローとなる。
なお、ＯＵＴＢ−ＯＵＴの差信号は、ゼロを中心とする電圧信号となる。
ＥＸ−ＯＲ回路である位相比較器１０８では、入力信号である基準信号ＲＥＦと同期信号ＤＩＶが同じステート（両方の信号がロジックハイ、または、両方の信号がロジックロー）である場合、位相差信号ＯＵＴはロジックロー、位相差信号ＯＵＴＢはロジックハイとなる。
一方、入力信号である基準信号ＲＥＦと同期信号ＤＩＶが異なるステート（ロジックハイとロジックロー）である場合、位相差信号ＯＵＴはロジックハイ、位相差信号ＯＵＴＢはロジックローとなる。
なお、ＯＵＴＢ−ＯＵＴの差信号は、ゼロを中心とする電圧信号となる。
このように、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている周波数シンセサイザでは、基準信号ＲＥＦと同期信号ＤＩＶのステート（ロジックハイ又はロジックロー）の時間差が、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差として扱われる。
そして、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差に応じた差信号（ＯＵＴＢ−ＯＵＴ）を得ることにより、電圧制御発振器１０７から発生される高周波信号が所望の周波数となるように、その差信号（ＯＵＴＢ−ＯＵＴ）に基づいて、電圧出力対応ループフィルタ１０９から制御電圧Ｖｔが電圧制御発振器１０７に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果が理想的にはゼロとなり、制御電圧Ｖｔが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電圧出力対応ループフィルタ１０９のＤＣ利得が無限大になることが条件となる。実際は、ＤＣ利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
そして、基準信号ＲＥＦと同期信号ＤＩＶ間の位相差に応じた差信号（ＯＵＴＢ−ＯＵＴ）を得ることにより、電圧制御発振器１０７から発生される高周波信号が所望の周波数となるように、その差信号（ＯＵＴＢ−ＯＵＴ）に基づいて、電圧出力対応ループフィルタ１０９から制御電圧Ｖｔが電圧制御発振器１０７に出力される。
位相同期が確立すると、時間変化する分周数パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果が理想的にはゼロとなり、制御電圧Ｖｔが所定の電圧に維持される。
なお、積算結果がゼロとなるには、電圧出力対応ループフィルタ１０９のＤＣ利得が無限大になることが条件となる。実際は、ＤＣ利得が無限大ではないが、非常に大きな値となるため、積算結果はほぼゼロとなる。
Ｄ型フリップフロップ１１１，１１２から構成されている位相比較器１０４と、ＥＸ−ＯＲ回路からなる位相比較器１０８とを比較すると、位相比較器１０４では、入力信号の位相差に応じてＤ型フリップフロップ１１１，１１２から出力される検波信号が変化する。
一方、ＥＸ−ＯＲ回路では、単一回路からなるので、入力信号の位相差に対する動作箇所が変化しない。
一方、ＥＸ−ＯＲ回路では、単一回路からなるので、入力信号の位相差に対する動作箇所が変化しない。
図２６は位相比較器１０４がＤ型フリップフロップ１１１，１１２から構成されている場合の位相差に対する検波特性を示す説明図である。
理想的には、位相差に対する検波特性が直線（点線で示す検波特性)となる。しかし、定電流源１１５，１１８の電流値のばらつきや、Ｄ型フリップフロップ１１１，１１２内の回路間の動作タイミングの遅延などの誤差要因が存在すると、検波特性の傾きに差異が生じる。また、位相差のゼロ近傍に非線形な変化が生じる。
位相比較器１０４がＤ型フリップフロップ１１１，１１２から構成されている場合、基準信号ＲＥＦと同期信号ＤＩＶの位相差が、分周数によって主に負か正の値となるため、検波信号を出力するＤ型フリップフロップ１１１，１１２が変化し、図２６に示すような検波特性の非線形性の影響を受けることになる。
その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。また、このスプリアスが搬送波近傍である場合、ＰＬＬの閉ループ伝達特性による帯域外抑圧効果が得られない。
理想的には、位相差に対する検波特性が直線（点線で示す検波特性)となる。しかし、定電流源１１５，１１８の電流値のばらつきや、Ｄ型フリップフロップ１１１，１１２内の回路間の動作タイミングの遅延などの誤差要因が存在すると、検波特性の傾きに差異が生じる。また、位相差のゼロ近傍に非線形な変化が生じる。
位相比較器１０４がＤ型フリップフロップ１１１，１１２から構成されている場合、基準信号ＲＥＦと同期信号ＤＩＶの位相差が、分周数によって主に負か正の値となるため、検波信号を出力するＤ型フリップフロップ１１１，１１２が変化し、図２６に示すような検波特性の非線形性の影響を受けることになる。
その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。また、このスプリアスが搬送波近傍である場合、ＰＬＬの閉ループ伝達特性による帯域外抑圧効果が得られない。
ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている場合、Ｄ型フリップフロップ１１１，１１２内の回路間のばらつきを要因とするスプリアスは発生しない。
しかし、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いる場合でも、別の要因でスプリアスが発生する。
図２７は図２５と同じ立ち上がりエッジである基準信号ＲＥＦと同期信号ＤＩＶが入力されたときのＥＸ−ＯＲ回路の各部の波形を示す説明図である。
図２５と図２７との違いは、周期Ｔが“６”の同期信号ＤＩＶの波形のデューティ比である。
しかし、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いる場合でも、別の要因でスプリアスが発生する。
図２７は図２５と同じ立ち上がりエッジである基準信号ＲＥＦと同期信号ＤＩＶが入力されたときのＥＸ−ＯＲ回路の各部の波形を示す説明図である。
図２５と図２７との違いは、周期Ｔが“６”の同期信号ＤＩＶの波形のデューティ比である。
図２７より、時間変化パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果がゼロより大きいことが分かる。具体的には、“８”の周期Ｔのうち、“６”の周期Ｔがロジックハイ、“２”の周期Ｔがロジックローである。
このように、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている場合、入力信号のデューティ比が変化すると、位相比較器１０８の比較結果が変動する。その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。
このように、ＥＸ−ＯＲ回路からなる位相比較器１０８を用いている場合、入力信号のデューティ比が変化すると、位相比較器１０８の比較結果が変動する。その結果、周波数シンセサイザの出力である高周波信号にスプリアスが発生する。
図２８は基準信号ＲＥＦの周期Ｔが“８”、同期信号ＤＩＶの周期Ｔが“６”と“２”の繰り返しである場合の位相比較器１０８（ＥＸ−ＯＲ回路）の各部の波形を示す説明図である。
同期信号ＤＩＶの周期Ｔの平均は“４”であり、基準信号ＲＥＦの周期Ｔ“８”と異なっている。
しかし、図２５と同様に、時間変化パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果がゼロとなって、位相同期が確立することになる。即ち、ＥＸ−ＯＲ回路からなる位相比較器１０８では、広帯域な周波数制御を行えない。
同期信号ＤＩＶの周期Ｔの平均は“４”であり、基準信号ＲＥＦの周期Ｔ“８”と異なっている。
しかし、図２５と同様に、時間変化パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果がゼロとなって、位相同期が確立することになる。即ち、ＥＸ−ＯＲ回路からなる位相比較器１０８では、広帯域な周波数制御を行えない。
Ｔｓｕｎｇ−Ｈｓｉｅｎ Ｌｉｎ 他、"Ｄｙｎａｍｉｃ Ｃｕｒｒｅｎｔ−Ｍａｔｃｈｉｎｇ Ｃｈａｒｇｅ Ｐｕｍｐ ａｎｄ Ｇａｔｅｄ−Ｏｆｆｓｅｔ Ｌｉｎｅａｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｄｅｌｔａ−Ｓｉｇｍａ Ｆｒａｃｔｉｏｎａｌ−Ｎ ＰＬＬｓ、" ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−Ｉ、Ｖｏｌ．５６、Ｎｏ．５、ｐｐ．８７７〜８８５、Ｍａｙ． ２００９．
Ｙ． Ｓｕｍｉ 他、"Ｄｅａｄ−ｚｏｎｅ−ｌｅｓｓ ＰＬＬ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｂｙ Ｈｙｂｒｉｄ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒｓ、" Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｏｌ．４、ｐｐ．４１０〜４１４、Ｊｕｎ． １９９９．
従来の周波数シンセサイザは以上のように構成されているので、位相比較器１０４がＤ型フリップフロップ１１１，１１２から構成されている場合でも、位相比較器１０８がＥＸ−ＯＲ回路から構成されている場合でも、出力である高周波信号にスプリアスが発生するなどの課題があった。
この発明は上記のような課題を解決するためになされたもので、低スプリアス特性を実現することができる周波数シンセサイザを得ることを目的とする。
この発明に係る周波数シンセサイザは、基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、基準信号源により生成された基準信号と同期信号出力回路から出力された同期信号の位相差を検出し、その位相差に応じた制御電圧を出力する位相差検出回路と、位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路及び外部に出力する電圧制御発振器とを備え、上記位相差検出回路が、基準信号及び同期信号における信号エッジの検出タイミングから位相差信号を生成する第１の位相比較器と、第１の位相比較器により生成された位相差信号に応じた制御電圧を生成する第１の制御電圧生成回路と、同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第１のフリップフロップと、基準信号の振幅を反転するインバータと、インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第２のフリップフロップと、第１及び第２のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第２の位相比較器と、第２の位相比較器から出力された位相差信号に応じた制御電圧を生成する第２の制御電圧生成回路と、第１の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、同期検出回路により位相同期の確立が検出されなければ、第１の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力し、同期検出回路により位相同期の確立が検出されれば、第２の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力する制御電圧選択手段とから構成されているものである。
この発明によれば、位相差検出回路が、基準信号及び同期信号における信号エッジの検出タイミングから位相差信号を生成する第１の位相比較器と、第１の位相比較器により生成された位相差信号に応じた制御電圧を生成する第１の制御電圧生成回路と、同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第１のフリップフロップと、基準信号の振幅を反転するインバータと、インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第２のフリップフロップと、第１及び第２のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第２の位相比較器と、第２の位相比較器から出力された位相差信号に応じた制御電圧を生成する第２の制御電圧生成回路と、第１の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、同期検出回路により位相同期の確立が検出されなければ、第１の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力し、同期検出回路により位相同期の確立が検出されれば、第２の制御電圧生成回路により生成された制御電圧を電圧制御発振器に出力する制御電圧選択手段とから構成されているので、低スプリアス特性を実現することができる効果がある。
以下、この発明をより詳細に説明するため、この発明を実施するための形態について添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１において、基準信号源１は基準信号ＲＥＦを生成し、その基準信号ＲＥＦを位相差検出回路３に出力する信号源である。
同期信号出力回路２は電圧制御発振器４から出力された高周波信号を分周して、分周後の高周波信号を同期信号ＤＩＶとして位相差検出回路３に出力する回路である。
位相差検出回路３は基準信号源１により生成された基準信号ＲＥＦと同期信号出力回路２から出力された同期信号ＤＩＶの位相差を検出し、その位相差に応じた制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）を電圧制御発振器４に出力する回路である。
電圧制御発振器４は位相差検出回路３から出力された制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路２及び外部に出力する発振器である。
実施の形態１．
図１はこの発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１において、基準信号源１は基準信号ＲＥＦを生成し、その基準信号ＲＥＦを位相差検出回路３に出力する信号源である。
同期信号出力回路２は電圧制御発振器４から出力された高周波信号を分周して、分周後の高周波信号を同期信号ＤＩＶとして位相差検出回路３に出力する回路である。
位相差検出回路３は基準信号源１により生成された基準信号ＲＥＦと同期信号出力回路２から出力された同期信号ＤＩＶの位相差を検出し、その位相差に応じた制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）を電圧制御発振器４に出力する回路である。
電圧制御発振器４は位相差検出回路３から出力された制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路２及び外部に出力する発振器である。
同期信号出力回路２の可変分周器１１（図１では、「÷Ｎ」と表記している）は変調回路１２から出力される分周データにしたがって電圧制御発振器４から出力された高周波信号を分周し、分周後の高周波信号を同期信号ＤＩＶとして位相差検出回路３に出力する処理を実施する。
変調回路１２は基準信号源１により生成された基準信号ＲＥＦ又は可変分周器１１から出力された同期信号ＤＩＶのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１１の分周数を決定し、その分周数を示す分周データを可変分周器１１に出力する処理を実施する。
変調回路１２は基準信号源１により生成された基準信号ＲＥＦ又は可変分周器１１から出力された同期信号ＤＩＶのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１１の分周数を決定し、その分周数を示す分周データを可変分周器１１に出力する処理を実施する。
位相差検出回路３の第１の位相比較器であるＤ型フリップフロップ１３（図１では、「ＤＥＦ−ＰＤ」と表記している）は基準信号源１から出力された基準信号ＲＥＦ及び可変分周器１１から出力された同期信号ＤＩＶにおける信号エッジの検出タイミングから位相差信号Ｄ，Ｕを生成する処理を実施する。
即ち、Ｄ型フリップフロップ１３は基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力する処理を実施する。
即ち、Ｄ型フリップフロップ１３は基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力する処理を実施する。
チャージポンプ１４（図１では、「ＣＰ」と表記している）はＤ型フリップフロップ１３から出力された位相差信号Ｄ，Ｕに応じたチャージポンプ電流Ｉｉを電流出力対応ループフィルタ１５に出力する処理を実施する。
電流出力対応ループフィルタ１５（図１では、「Ｉ−ＬＦ」と表記している）はチャージポンプ１４から出力されたチャージポンプ電流Ｉｉを平滑化した電圧を制御電圧Ｖｔ１として、スイッチ２２に出力する処理を実施する。
なお、チャージポンプ１４及び電流出力対応ループフィルタ１５から第１の制御電圧生成回路が構成されている。
電流出力対応ループフィルタ１５（図１では、「Ｉ−ＬＦ」と表記している）はチャージポンプ１４から出力されたチャージポンプ電流Ｉｉを平滑化した電圧を制御電圧Ｖｔ１として、スイッチ２２に出力する処理を実施する。
なお、チャージポンプ１４及び電流出力対応ループフィルタ１５から第１の制御電圧生成回路が構成されている。
第１のフリップフロップであるＴ型フリップフロップ１６（図１では、「Ｔ−ＦＦ」と表記している）は可変分周器１１から出力された同期信号ＤＩＶの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
インバータ１７は基準信号源１から出力された基準信号ＲＥＦの振幅を反転する素子である。
第２のフリップフロップであるＴ型フリップフロップ１８（図１では、「Ｔ−ＦＦ」と表記している）はインバータ１７による振幅反転後の基準信号ＲＥＦの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
インバータ１７は基準信号源１から出力された基準信号ＲＥＦの振幅を反転する素子である。
第２のフリップフロップであるＴ型フリップフロップ１８（図１では、「Ｔ−ＦＦ」と表記している）はインバータ１７による振幅反転後の基準信号ＲＥＦの信号エッジを検出する毎に、出力信号の振幅を反転する処理を実施する。
第２の位相比較器であるＥＸ−ＯＲ回路１９（図１では、「ＥＸ−ＯＲ」と表記している）はＴ型フリップフロップ１６の出力信号とＴ型フリップフロップ１８の出力信号との排他的論理和を演算し、その演算結果を示す位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ２０に出力する処理を実施する。なお、ＯＵＴとＯＵＴＢは差動信号の対をなすものである。
第２の制御電圧生成回路である電圧出力対応ループフィルタ２０（図１では、「Ｖ−ＬＦ」と表記している）はＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として、スイッチ２２に出力する処理を実施する。
第２の制御電圧生成回路である電圧出力対応ループフィルタ２０（図１では、「Ｖ−ＬＦ」と表記している）はＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として、スイッチ２２に出力する処理を実施する。
同期検出回路２１はＤ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕから位相同期の確立を検出する処理を実施する。
制御電圧選択手段であるスイッチ２２は同期検出回路２１により位相同期の確立が検出されなければ、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を選択して、その制御電圧Ｖｔ１を電圧制御発振器４に出力し、同期検出回路２１により位相同期の確立が検出されれば、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を選択して、その制御電圧Ｖｔ２を電圧制御発振器４に出力する処理を実施する。
制御電圧選択手段であるスイッチ２２は同期検出回路２１により位相同期の確立が検出されなければ、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を選択して、その制御電圧Ｖｔ１を電圧制御発振器４に出力し、同期検出回路２１により位相同期の確立が検出されれば、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を選択して、その制御電圧Ｖｔ２を電圧制御発振器４に出力する処理を実施する。
次に動作について説明する。
基準信号源１は、基準信号ＲＥＦを生成し、その基準信号ＲＥＦを位相差検出回路３のＤ型フリップフロップ１３及びインバータ１７に出力する。ここでは、基準信号ＲＥＦのデューティ比は５０％であるとする。
同期信号出力回路２の可変分周器１１は、変調回路１２から出力される分周データにしたがって、後述する電圧制御発振器４から出力される高周波信号を分周し、分周後の高周波信号を同期信号ＤＩＶとして位相差検出回路３のＤ型フリップフロップ１３及びＴ型フリップフロップ１６に出力する。
なお、同期信号出力回路２の変調回路１２は、基準信号源１により生成された基準信号ＲＥＦ又は可変分周器１１から出力された同期信号ＤＩＶのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１１の分周数を決定し、その分周数を示す分周データを可変分周器１１に出力する。
基準信号源１は、基準信号ＲＥＦを生成し、その基準信号ＲＥＦを位相差検出回路３のＤ型フリップフロップ１３及びインバータ１７に出力する。ここでは、基準信号ＲＥＦのデューティ比は５０％であるとする。
同期信号出力回路２の可変分周器１１は、変調回路１２から出力される分周データにしたがって、後述する電圧制御発振器４から出力される高周波信号を分周し、分周後の高周波信号を同期信号ＤＩＶとして位相差検出回路３のＤ型フリップフロップ１３及びＴ型フリップフロップ１６に出力する。
なお、同期信号出力回路２の変調回路１２は、基準信号源１により生成された基準信号ＲＥＦ又は可変分周器１１から出力された同期信号ＤＩＶのいずれかに同期して動作し、外部から与えられる設定信号に応じて可変分周器１１の分周数を決定し、その分周数を示す分周データを可変分周器１１に出力する。
位相差検出回路３のＤ型フリップフロップ１３は、基準信号源１から基準信号ＲＥＦを受け、可変分周器１１から同期信号ＤＩＶを受けると、その基準信号ＲＥＦと同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力する。
チャージポンプ１４は、Ｄ型フリップフロップ１３から位相差信号Ｄ，Ｕを受けると、その位相差信号Ｄ，Ｕに応じたチャージポンプ電流Ｉｉを電流出力対応ループフィルタ１５に出力する。
例えば、Ｄ型フリップフロップ１３及びチャージポンプ１４が図２２のように構成されている場合（図２２では、位相比較器１０４がＤ型フリップフロップ１３に相当し、チャージポンプ１０５がチャージポンプ１４に相当する）、Ｄ型フリップフロップ１３及びチャージポンプ１４は、以下のように動作する。
チャージポンプ１４は、Ｄ型フリップフロップ１３から位相差信号Ｄ，Ｕを受けると、その位相差信号Ｄ，Ｕに応じたチャージポンプ電流Ｉｉを電流出力対応ループフィルタ１５に出力する。
例えば、Ｄ型フリップフロップ１３及びチャージポンプ１４が図２２のように構成されている場合（図２２では、位相比較器１０４がＤ型フリップフロップ１３に相当し、チャージポンプ１０５がチャージポンプ１４に相当する）、Ｄ型フリップフロップ１３及びチャージポンプ１４は、以下のように動作する。
Ｄ型フリップフロップ１１１は、基準信号源１から出力された基準信号ＲＥＦとリセット信号ＲＳＴを入力し、その基準信号ＲＥＦの立ち上がりエッジ検出信号ＤをＡＮＤ回路１１３及びチャージポンプ１４のスイッチ１１６に出力する。
Ｄ型フリップフロップ１１２は、可変分周器１１から出力された同期信号ＤＩＶとリセット信号ＲＳＴを入力し、その同期信号ＤＩＶの立ち上がりエッジ検出信号ＵをＡＮＤ回路１１３及びチャージポンプ１４のスイッチ１１７に出力する。
ＡＮＤ回路１１３は、Ｄ型フリップフロップ１１１から出力された立ち上がりエッジ検出信号ＤとＤ型フリップフロップ１１２から出力された立ち上がりエッジ検出信号Ｕを入力し、その立ち上がりエッジ検出信号Ｄと立ち上がりエッジ検出信号ＵとのＡＮＤ演算を実施し、その演算結果をリセット信号ＲＳＴとして、Ｄ型フリップフロップ１１１，１１２に出力する。
Ｄ型フリップフロップ１１２は、可変分周器１１から出力された同期信号ＤＩＶとリセット信号ＲＳＴを入力し、その同期信号ＤＩＶの立ち上がりエッジ検出信号ＵをＡＮＤ回路１１３及びチャージポンプ１４のスイッチ１１７に出力する。
ＡＮＤ回路１１３は、Ｄ型フリップフロップ１１１から出力された立ち上がりエッジ検出信号ＤとＤ型フリップフロップ１１２から出力された立ち上がりエッジ検出信号Ｕを入力し、その立ち上がりエッジ検出信号Ｄと立ち上がりエッジ検出信号ＵとのＡＮＤ演算を実施し、その演算結果をリセット信号ＲＳＴとして、Ｄ型フリップフロップ１１１，１１２に出力する。
定電流源１１５は、電源回路１１４と接続されており、所定の電流Ｉｉを生成する。
定電流源１１８は、接地端子１１９と接続されており、所定の電流Ｉｉを生成して、その電流Ｉｉを接地端子１１９に向けて出力する。
スイッチ１１６は、Ｄ型フリップフロップ１１１から立ち上がりエッジ検出信号Ｄを受けるとオン状態になる。
スイッチ１１７は、Ｄ型フリップフロップ１１２から立ち上がりエッジ検出信号Ｕを受けるとオン状態になる。
定電流源１１８は、接地端子１１９と接続されており、所定の電流Ｉｉを生成して、その電流Ｉｉを接地端子１１９に向けて出力する。
スイッチ１１６は、Ｄ型フリップフロップ１１１から立ち上がりエッジ検出信号Ｄを受けるとオン状態になる。
スイッチ１１７は、Ｄ型フリップフロップ１１２から立ち上がりエッジ検出信号Ｕを受けるとオン状態になる。
電流出力対応ループフィルタ１５は、チャージポンプ１４からチャージポンプ電流Ｉｉを受けると、そのチャージポンプ電流Ｉｉを平滑化した電圧を制御電圧Ｖｔ１として、スイッチ２２に出力する。
Ｔ型フリップフロップ１６は、可変分周器１１から同期信号ＤＩＶを受けると、その同期信号ＤＩＶの信号エッジの検出処理を実施し、その同期信号ＤＩＶの信号エッジを検出する毎に、出力信号の振幅を反転（出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転）し、振幅反転後の信号Ｄ１をＥＸ−ＯＲ回路１９に出力する。
インバータ１７は、基準信号源１から基準信号ＲＥＦを受けると、その基準信号ＲＥＦの振幅を反転し、振幅反転後の基準信号ＲＥＦをＴ型フリップフロップ１８に出力する。
Ｔ型フリップフロップ１８は、インバータ１７による振幅反転後の基準信号ＲＥＦの信号エッジの検出処理を実施し、その基準信号ＲＥＦの信号エッジを検出する毎に、出力信号の振幅を反転（出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転）し、振幅反転後の信号Ｒ１をＥＸ−ＯＲ回路１９に出力する。
Ｔ型フリップフロップ１８は、インバータ１７による振幅反転後の基準信号ＲＥＦの信号エッジの検出処理を実施し、その基準信号ＲＥＦの信号エッジを検出する毎に、出力信号の振幅を反転（出力信号のステートをロジックハイからロジックローに反転、または、ロジックローからロジックハイに反転）し、振幅反転後の信号Ｒ１をＥＸ−ＯＲ回路１９に出力する。
ＥＸ−ＯＲ回路１９は、Ｔ型フリップフロップ１６の出力信号Ｄ１とＴ型フリップフロップ１８の出力信号Ｒ１との排他的論理和を演算し、その演算結果を示す位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ２０に出力する。ＯＵＴとＯＵＴＢは差動信号の対をなすものである。
電圧出力対応ループフィルタ２０は、ＥＸ−ＯＲ回路１９から位相差信号ＯＵＴ，ＯＵＴＢを受けると、その位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として、スイッチ２２に出力する。
電圧出力対応ループフィルタ２０は、ＥＸ−ＯＲ回路１９から位相差信号ＯＵＴ，ＯＵＴＢを受けると、その位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として、スイッチ２２に出力する。
同期検出回路２１は、Ｄ型フリップフロップ１３から位相差信号Ｄ，Ｕを受けると、その位相差信号Ｄ，Ｕから位相同期の確立を検出する。
同期検出回路２１は、位相同期の確立が検出されない場合（基準信号ＲＥＦと同期信号ＤＩＶにおける立ち上がりエッジ間の時間差が所定の閾値より大きい場合）、位相同期が確立していない旨を示すロジックローの同期信号ＬＤをスイッチ２２に出力する。
同期検出回路２１は、位相同期の確立が検出された場合（基準信号ＲＥＦと同期信号ＤＩＶにおける立ち上がりエッジ間の時間差が所定の閾値より小さい場合）、位相同期が確立している旨を示すロジックハイの同期信号ＬＤをスイッチ２２に出力する。
同期検出回路２１は、位相同期の確立が検出されない場合（基準信号ＲＥＦと同期信号ＤＩＶにおける立ち上がりエッジ間の時間差が所定の閾値より大きい場合）、位相同期が確立していない旨を示すロジックローの同期信号ＬＤをスイッチ２２に出力する。
同期検出回路２１は、位相同期の確立が検出された場合（基準信号ＲＥＦと同期信号ＤＩＶにおける立ち上がりエッジ間の時間差が所定の閾値より小さい場合）、位相同期が確立している旨を示すロジックハイの同期信号ＬＤをスイッチ２２に出力する。
スイッチ２２は、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を選択して、その制御電圧Ｖｔ１を電圧制御発振器４に出力する。
スイッチ２２は、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を選択して、その制御電圧Ｖｔ２を電圧制御発振器４に出力する。
電圧制御発振器４は、位相差検出回路３から制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）を受けると、その制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路２及び外部に出力する。
スイッチ２２は、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を選択して、その制御電圧Ｖｔ２を電圧制御発振器４に出力する。
電圧制御発振器４は、位相差検出回路３から制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）を受けると、その制御電圧Ｖｔ（Ｖｔ１またはＶｔ２）に応じた周波数の高周波信号を生成し、その高周波信号を同期信号出力回路２及び外部に出力する。
以上の説明の通り、この実施の形態1の周波数シンセサイザでは、位相同期の状態によって、Ｄ型フリップフロップ１３の出力である位相差信号Ｄ，Ｕから生成される制御電圧Ｖｔ１又はＥＸ−ＯＲ回路１９の出力である位相差信号ＯＵＴ，ＯＵＴＢから生成される制御電圧Ｖｔ２が選択されて、高周波信号が生成される。
ここで、図２は基準信号ＲＥＦの周期Ｔが“４．２５”、同期信号ＤＩＶの周期Ｔが“４”、“４”、“４”、“５”の繰り返しである場合のＤ型フリップフロップ１３とチャージポンプ１４の各部の波形を示す説明図である。
なお、基準信号ＲＥＦのデューティ比は５０％、周期Ｔが“４”の同期信号ＤＩＶのデューティ比は２５％、周期Ｔが“５”の同期信号ＤＩＶのデューティ比は２０％である。
なお、基準信号ＲＥＦのデューティ比は５０％、周期Ｔが“４”の同期信号ＤＩＶのデューティ比は２５％、周期Ｔが“５”の同期信号ＤＩＶのデューティ比は２０％である。
Ｄ型フリップフロップ１３では、基準信号ＲＥＦと同期信号ＤＩＶにおける立ち上がりエッジ間の時間差を位相差として検出するため、周期Ｔに応じて変動する同期信号ＤＩＶのデューティ比の影響を受けない。
位相同期が確立すると、時間変化する分周数パターンの一周期分のチャージポンプ電流Ｉｉの積算結果が理想的にはゼロとなり、制御電圧Ｖｔ１は所定の電圧に維持される。
以上で説明した動作は、非特許文献１や非特許文献２に開示されている従来の周波数シンセサイザの位相比較器の動作と同一である。
位相同期が確立すると、時間変化する分周数パターンの一周期分のチャージポンプ電流Ｉｉの積算結果が理想的にはゼロとなり、制御電圧Ｖｔ１は所定の電圧に維持される。
以上で説明した動作は、非特許文献１や非特許文献２に開示されている従来の周波数シンセサイザの位相比較器の動作と同一である。
図３は基準信号ＲＥＦの周期Ｔが“４．２５”、同期信号ＤＩＶの周期Ｔが“４”、“４”、“４”、“５”の繰り返しである場合のＴ型フリップフロップ１６，１８とＥＸ−ＯＲ回路１９の各部の波形を示す説明図である。
なお、基準信号ＲＥＦのデューティ比は５０％、周期Ｔが“４”の同期信号ＤＩＶのデューティ比は２５％、周期Ｔが“５”の同期信号ＤＩＶのデューティ比は２０％である。
なお、基準信号ＲＥＦのデューティ比は５０％、周期Ｔが“４”の同期信号ＤＩＶのデューティ比は２５％、周期Ｔが“５”の同期信号ＤＩＶのデューティ比は２０％である。
Ｔ型フリップフロップ１６，１８を用いることで、基準信号ＲＥＦと同期信号ＤＩＶの一周期分の時間、ステートがロジックハイ又はロジックローになる信号（Ｒ１，Ｄ１）が生成される。
ＥＸ−ＯＲ回路１９では、周期の時間を表す信号Ｒ１，Ｄ１のステートの時間差を位相差として検出することで、周期に応じて変動する同期信号ＤＩＶのデューティ比の影響をなくすことができる。
位相同期が確立すると、時間変化パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果が理想的にはゼロとなり、制御電圧Ｖｔ２は所定の電圧に維持される。
ＥＸ−ＯＲ回路１９では、周期の時間を表す信号Ｒ１，Ｄ１のステートの時間差を位相差として検出することで、周期に応じて変動する同期信号ＤＩＶのデューティ比の影響をなくすことができる。
位相同期が確立すると、時間変化パターンの一周期分の差信号（ＯＵＴＢ−ＯＵＴ）の積算結果が理想的にはゼロとなり、制御電圧Ｖｔ２は所定の電圧に維持される。
以上で明らかなように、この実施の形態１によれば、位相差検出回路３が、基準信号ＲＥＦ及び同期信号ＤＩＶにおける信号エッジの検出タイミングから位相差信号Ｄ，Ｕを生成するＤ型フリップフロップ１３と、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕに応じた制御電圧Ｖｔ１を生成する電流出力対応ループフィルタ１５と、同期信号ＤＩＶの信号エッジを検出する毎に、出力信号の振幅を反転するＴ型フリップフロップ１６と、基準信号ＲＥＦの振幅を反転するインバータ１７と、インバータ１７による振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転するＴ型フリップフロップ１８と、Ｔ型フリップフロップ１６，１８の出力信号の排他的論理和を演算し、その演算結果を示す位相差信号ＯＵＴ，ＯＵＴＢを出力するＥＸ−ＯＲ回路１９と、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢに応じた制御電圧Ｖｔ２を生成する電圧出力対応ループフィルタ２０と、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕから位相同期の確立を検出する同期検出回路２１と、同期検出回路２１により位相同期の確立が検出されなければ、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を電圧制御発振器４に出力し、同期検出回路２１により位相同期の確立が検出されれば、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を電圧制御発振器４に出力するスイッチ２２とから構成されているので、低スプリアス特性を実現することができる効果を奏する。
即ち、この実施の形態１によれば、周波数シンセサイザの位相比較器として、Ｄ型フリップフロップ又はＥＸ−ＯＲ回路を単体で使用する従来例の問題点を解決することができる。
第１に、位相同期確立後に、Ｄ型フリップフロップ１３の出力を用いずに、ＥＸ−ＯＲ回路１９の出力を用いることで、Ｄ型フリップフロップ１３内の回路間のばらつきを要因とするスプリアスが発生しない。
第２に、ＥＸ−ＯＲ回路１９の入力を、基準信号ＲＥＦと同期信号ＤＩＶの周期を表す信号（Ｒ１，Ｄ１）とすることで、同期信号ＤＩＶのデューティ比の変動によるスプリアスが発生しない。
第３に、位相同期を確立するためにＥＸ−ＯＲ回路１９の出力を用いずに、Ｄ型フリップフロップ１３の出力を用いることで、間違った周波数に制御されることがない。
第１に、位相同期確立後に、Ｄ型フリップフロップ１３の出力を用いずに、ＥＸ−ＯＲ回路１９の出力を用いることで、Ｄ型フリップフロップ１３内の回路間のばらつきを要因とするスプリアスが発生しない。
第２に、ＥＸ−ＯＲ回路１９の入力を、基準信号ＲＥＦと同期信号ＤＩＶの周期を表す信号（Ｒ１，Ｄ１）とすることで、同期信号ＤＩＶのデューティ比の変動によるスプリアスが発生しない。
第３に、位相同期を確立するためにＥＸ−ＯＲ回路１９の出力を用いずに、Ｄ型フリップフロップ１３の出力を用いることで、間違った周波数に制御されることがない。
また、図２及び図３に示す位相同期確立後の基準信号ＲＥＦと同期信号ＤＩＶの時間関係が同じであることから、位相同期の確立後にスイッチ２２で制御電圧ＶｔをＶｔ１からＶｔ２に切り換える際の制御電圧Ｖｔの不連続性が理想的には存在しない。即ち、スイッチ２２の切り換えに伴う出力周波数の変動がない。
なお、この実施の形態１では、基準信号ＲＥＦのデューティ比が５０％であるものを示したが、基準信号ＲＥＦのデューティ比が５０％でない場合、位相同期の確立後にスイッチ２２で制御電圧ＶｔをＶｔ１からＶｔ２に切り換えると、制御電圧Ｖｔの不連続性が発生する（デューティ比が５０％に近いほど、Ｖｔ１とＶｔ２の電圧差は小さい）。
基準信号ＲＥＦのデューティ比を５０％に変換するには、２逓倍に２分周する方式や狭帯域フィルタを用いるなどの公知技術を適用すればよい。
基準信号ＲＥＦのデューティ比を５０％に変換するには、２逓倍に２分周する方式や狭帯域フィルタを用いるなどの公知技術を適用すればよい。
この実施の形態１では、制御電圧Ｖｔ１を生成するために、Ｄ型フリップフロップ１３の後段に、チャージポンプ１４と電流出力対応ループフィルタ１５を実装しているものを示したが、図４に示すように、チャージポンプ１４と電流出力対応ループフィルタ１５の代わりに、Ｄ型フリップフロップ用の電圧出力対応ループフィルタ２３（図４では、「ＤＶ−ＬＦ」と表記している）を設けて、制御電圧Ｖｔ１を生成するようにしても、同様の効果を奏することができる。
また、この実施の形態１では、各信号の立ち上がりエッジを検出して動作することを前提にしているが、各信号の立下りエッジを検出して動作するようにしても同様の効果を奏することができる。
実施の形態２．
図５はこの発明の実施の形態２による周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
スイッチ３１は電流出力対応ループフィルタ１５の出力側に配置され、同期検出回路２１により位相同期の確立が検出されない場合に閉状態になり、同期検出回路２１により位相同期の確立が検出された場合に開状態になる開閉器である。
スイッチ３２は電圧出力対応ループフィルタ２０の出力側に配置され、同期検出回路２１により位相同期の確立が検出された場合に閉状態になり、同期検出回路２１により位相同期の確立が検出されない場合に開状態になる開閉器である。
図５はこの発明の実施の形態２による周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
スイッチ３１は電流出力対応ループフィルタ１５の出力側に配置され、同期検出回路２１により位相同期の確立が検出されない場合に閉状態になり、同期検出回路２１により位相同期の確立が検出された場合に開状態になる開閉器である。
スイッチ３２は電圧出力対応ループフィルタ２０の出力側に配置され、同期検出回路２１により位相同期の確立が検出された場合に閉状態になり、同期検出回路２１により位相同期の確立が検出されない場合に開状態になる開閉器である。
加算回路３３はＤ型フリップフロップ１３からスイッチ３１に至る第１の信号経路の出力である制御電圧Ｖｔ１（スイッチ３１が開状態である場合には零の制御電圧）と、ＥＸ−ＯＲ回路１９からスイッチ３２に至る第２の信号経路の出力である制御電圧Ｖｔ２（スイッチ３２が開状態である場合には零の制御電圧）とを加算し、加算後の制御電圧Ｖｔを電圧制御発振器４に出力する回路である。
なお、スイッチ３１，３２及び加算回路３３から制御電圧選択手段が構成されている。
なお、スイッチ３１，３２及び加算回路３３から制御電圧選択手段が構成されている。
上記実施の形態１では、位相差検出回路３が１個のスイッチ２２を実装しているものを示したが、位相差検出回路３が２個のスイッチ３１，３２を実装している構成であってもよく、上記実施の形態１と同様の効果を奏することができる。
スイッチ３１，３２及び加算回路３３以外は、上記実施の形態１と同様であるため、以下、スイッチ３１，３２及び加算回路３３の動作についてのみ説明する。
スイッチ３１，３２及び加算回路３３以外は、上記実施の形態１と同様であるため、以下、スイッチ３１，３２及び加算回路３３の動作についてのみ説明する。
スイッチ３１は、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると閉状態になり、電流出力対応ループフィルタ１５により生成された制御電圧Ｖｔ１を加算回路３３に出力する。
一方、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると開状態になり、零の制御電圧Ｖｔ１（無信号）を加算回路３３に出力する。
一方、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると開状態になり、零の制御電圧Ｖｔ１（無信号）を加算回路３３に出力する。
スイッチ３２は、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると閉状態になり、電圧出力対応ループフィルタ２０により生成された制御電圧Ｖｔ２を加算回路３３に出力する。
一方、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると開状態になり、零の制御電圧Ｖｔ２（無信号）を加算回路３３に出力する。
一方、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると開状態になり、零の制御電圧Ｖｔ２（無信号）を加算回路３３に出力する。
加算回路３３は、スイッチ３１から出力された制御電圧Ｖｔ１と、スイッチ３２から出力された制御電圧Ｖｔ２とを加算し、下記の式（１）に示すように、加算後の制御電圧Ｖｔを電圧制御発振器４に出力する。
Ｖｔ＝α・Ｖｔ１＋β・Ｖｔ２ （１）
式（１）において、α，βは任意の係数であり、基準信号ＲＥＦのデューティ比が５０％でない場合、αとβを適切な値に設定することで、制御電圧Ｖｔ１と制御電圧Ｖｔ２の電圧差を補償することができる。
Ｖｔ＝α・Ｖｔ１＋β・Ｖｔ２ （１）
式（１）において、α，βは任意の係数であり、基準信号ＲＥＦのデューティ比が５０％でない場合、αとβを適切な値に設定することで、制御電圧Ｖｔ１と制御電圧Ｖｔ２の電圧差を補償することができる。
この実施の形態２では、制御電圧Ｖｔ１を生成するために、Ｄ型フリップフロップ１３の後段に、チャージポンプ１４と電流出力対応ループフィルタ１５を実装しているものを示したが、図６に示すように、チャージポンプ１４と電流出力対応ループフィルタ１５の代わりに、Ｄ型フリップフロップ用の電圧出力対応ループフィルタ２３を設けて、制御電圧Ｖｔ１を生成するようにしても、同様の効果を奏することができる。
この実施の形態２では、Ｄ型フリップフロップ１３から電流出力対応ループフィルタ１５の出力側に至る第１の信号経路のうち、電流出力対応ループフィルタ１５の出力側にスイッチ３１が配置されているものを示したが、図７に示すように、チャージポンプ１４と電流出力対応ループフィルタ１５の間にスイッチ３１が配置されていてもよい。
また、図８に示すように、Ｄ型フリップフロップ１３とチャージポンプ１４の間にスイッチ３１が配置されていてもよい。
また、図９に示すように、Ｄ型フリップフロップ１３とＤ型フリップフロップ用の電圧出力対応ループフィルタ２３の間にスイッチ３１が配置されていてもよい。
また、図８に示すように、Ｄ型フリップフロップ１３とチャージポンプ１４の間にスイッチ３１が配置されていてもよい。
また、図９に示すように、Ｄ型フリップフロップ１３とＤ型フリップフロップ用の電圧出力対応ループフィルタ２３の間にスイッチ３１が配置されていてもよい。
この実施の形態２では、ＥＸ−ＯＲ回路１９から電圧出力対応ループフィルタ２０の出力側に至る第２の信号経路のうち、電圧出力対応ループフィルタ２０の出力側にスイッチ３２が配置されているものを示したが、図１０に示すように、ＥＸ−ＯＲ回路１９と電圧出力対応ループフィルタ２０の間にスイッチ３２が配置されていてもよい。
実施の形態３．
図１１はこの発明の実施の形態３による周波数シンセサイザを示す構成図であり、図において、図５と同一符号は同一または相当部分を示すので説明を省略する。
第１の位相比較器であるデッドゾーン付き位相比較器４１（図１１では、「ＤＺ−ＰＤ」と表記している）は、Ｄ型フリップフロップ１３と同様に、基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力する処理を実施するが、基準信号ＲＥＦ及び同期信号ＤＩＶにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している点でＤ型フリップフロップ１３と相違している。
図１１はこの発明の実施の形態３による周波数シンセサイザを示す構成図であり、図において、図５と同一符号は同一または相当部分を示すので説明を省略する。
第１の位相比較器であるデッドゾーン付き位相比較器４１（図１１では、「ＤＺ−ＰＤ」と表記している）は、Ｄ型フリップフロップ１３と同様に、基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力する処理を実施するが、基準信号ＲＥＦ及び同期信号ＤＩＶにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している点でＤ型フリップフロップ１３と相違している。
この実施の形態３では、Ｄ型フリップフロップ１３の代わりに、デッドゾーン付き位相比較器４１が設けられており、スイッチ３１が実装されていない点で上記実施の形態２と相違している。
以下、デッドゾーン付き位相比較器４１の動作について説明する。
以下、デッドゾーン付き位相比較器４１の動作について説明する。
図１２はデッドゾーン付き位相比較器４１を用いる場合の位相差に対する検波特性を示す説明図である。
デッドゾーン付き位相比較器４１は、Ｄ型フリップフロップ１３と同様に、基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力するが、図１２に示すように、基準信号ＲＥＦ及び同期信号ＤＩＶにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している。
即ち、デッドゾーン付き位相比較器４１は、図１２に示すように、位相差がゼロ近傍では検波出力がゼロとなる。
デッドゾーン付き位相比較器４１は、Ｄ型フリップフロップ１３と同様に、基準信号源１から出力された基準信号ＲＥＦと可変分周器１１から出力された同期信号ＤＩＶの位相差に応じた位相差信号Ｄ，Ｕをチャージポンプ１４に出力するが、図１２に示すように、基準信号ＲＥＦ及び同期信号ＤＩＶにおける信号エッジの検出タイミングの時間差が所定値より小さい場合には、零の位相差信号を生成する特性を有している。
即ち、デッドゾーン付き位相比較器４１は、図１２に示すように、位相差がゼロ近傍では検波出力がゼロとなる。
非特許文献２に開示されている従来の周波数シンセサイザでは、図１２に示すような検波特性によってスプリアスが発生する。
しかし、この実施の形態３の周波数シンセサイザでは、位相同期の確立後は、デッドゾーン付き位相比較器４１の出力である位相差信号Ｄ，Ｕに基づく制御電圧Ｖｔ１を用いないため、スプリアスの発生要因とはならない。
デッドゾーン付き位相比較器４１を用いる場合、位相同期確立後の検波出力がゼロとなるため、制御電圧Ｖｔ１もゼロとなる。
このため、位相差検出回路３では、スイッチ３１を実装する必要がなくなり、回路の簡素化を図ることができる。
しかし、この実施の形態３の周波数シンセサイザでは、位相同期の確立後は、デッドゾーン付き位相比較器４１の出力である位相差信号Ｄ，Ｕに基づく制御電圧Ｖｔ１を用いないため、スプリアスの発生要因とはならない。
デッドゾーン付き位相比較器４１を用いる場合、位相同期確立後の検波出力がゼロとなるため、制御電圧Ｖｔ１もゼロとなる。
このため、位相差検出回路３では、スイッチ３１を実装する必要がなくなり、回路の簡素化を図ることができる。
この実施の形態３では、ＥＸ−ＯＲ回路１９から電圧出力対応ループフィルタ２０の出力側に至る第２の信号経路のうち、電圧出力対応ループフィルタ２０の出力側にスイッチ３２が配置されているものを示したが、図１３に示すように、ＥＸ−ＯＲ回路１９と電圧出力対応ループフィルタ２０の間にスイッチ３２が配置されていてもよい。
また、この実施の形態３では、位相差検出回路３がチャージポンプ１４と電流出力対応ループフィルタ１５を実装しているものを示したが、図１４及び図１５に示すように、位相差検出回路３がＤ型フリップフロップ用の電圧出力対応ループフィルタ２３を実装するようにしてもよい。
また、この実施の形態３では、位相差検出回路３がチャージポンプ１４と電流出力対応ループフィルタ１５を実装しているものを示したが、図１４及び図１５に示すように、位相差検出回路３がＤ型フリップフロップ用の電圧出力対応ループフィルタ２３を実装するようにしてもよい。
実施の形態４．
図１６はこの発明の実施の形態４による周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
制御電圧選択手段であるスイッチ５１は同期検出回路２１により位相同期の確立が検出されなければ、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕを選択して、その位相差信号Ｄ，Ｕを電圧出力対応ループフィルタ５２に出力し、同期検出回路２１により位相同期の確立が検出されれば、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを選択して、その位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ５２に出力する処理を実施する。
制御電圧生成回路である電圧出力対応ループフィルタ５２（図１６では、「Ｖ−ＬＦ」と表記している）はスイッチ５１から出力された位相差信号Ｄ，Ｕ又は位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器４に出力する処理を実施する。
図１６はこの発明の実施の形態４による周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
制御電圧選択手段であるスイッチ５１は同期検出回路２１により位相同期の確立が検出されなければ、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕを選択して、その位相差信号Ｄ，Ｕを電圧出力対応ループフィルタ５２に出力し、同期検出回路２１により位相同期の確立が検出されれば、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを選択して、その位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ５２に出力する処理を実施する。
制御電圧生成回路である電圧出力対応ループフィルタ５２（図１６では、「Ｖ−ＬＦ」と表記している）はスイッチ５１から出力された位相差信号Ｄ，Ｕ又は位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器４に出力する処理を実施する。
次に動作について説明する。
スイッチ５１及び電圧出力対応ループフィルタ５２以外は、上記実施の形態１と同様であるため説明を省略する。
スイッチ５１は、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕを選択して、その位相差信号Ｄ，Ｕを電圧出力対応ループフィルタ５２に出力する。
一方、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを選択して、その位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ５２に出力する。
スイッチ５１及び電圧出力対応ループフィルタ５２以外は、上記実施の形態１と同様であるため説明を省略する。
スイッチ５１は、同期検出回路２１から位相同期が確立していない旨を示すロジックローの同期信号ＬＤを受けると、Ｄ型フリップフロップ１３により生成された位相差信号Ｄ，Ｕを選択して、その位相差信号Ｄ，Ｕを電圧出力対応ループフィルタ５２に出力する。
一方、同期検出回路２１から位相同期が確立している旨を示すロジックハイの同期信号ＬＤを受けると、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを選択して、その位相差信号ＯＵＴ，ＯＵＴＢを電圧出力対応ループフィルタ５２に出力する。
電圧出力対応ループフィルタ５２は、スイッチ５１から位相差信号Ｄ，Ｕ又は位相差信号ＯＵＴ，ＯＵＴＢを受けると、その位相差信号Ｄ，Ｕ又は位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔとして、電圧制御発振器４に出力する。
この実施の形態４によれば、上記実施の形態１〜３と同様に、低スプリアス特性を実現することができるほか、ループフィルタの数を一つにすることができ、回路の簡素化を図ることができる効果を奏する。
この実施の形態４によれば、上記実施の形態１〜３と同様に、低スプリアス特性を実現することができるほか、ループフィルタの数を一つにすることができ、回路の簡素化を図ることができる効果を奏する。
この実施の形態４では、位相差検出回路３がＤ型フリップフロップ１３を実装しているものを示したが、図１７に示すように、位相差検出回路３がデッドゾーン付き位相比較器４１を実装するようにしてもよい。
実施の形態５．
上記実施の形態１〜４では、電圧出力対応ループフィルタ２０がＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として出力するものを示したが、電圧出力対応ループフィルタ２０の具体的な構成として、例えば、図１８に示すような構成が考えられる。
図１８の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６５，６６及びコンデンサ６４，６７から構成されている。
電圧出力対応ループフィルタ２０では、位相差信号ＯＵＴが演算増幅器６１の反転入力端子に入力され、その位相差信号ＯＵＴの差動信号対である位相差信号ＯＵＴＢが演算増幅器６１の非反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された差信号（ＯＵＴＢ−ＯＵＴ）が制御電圧Ｖｔ２として出力される。
上記実施の形態１〜４では、電圧出力対応ループフィルタ２０がＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢを平滑化した電圧を制御電圧Ｖｔ２として出力するものを示したが、電圧出力対応ループフィルタ２０の具体的な構成として、例えば、図１８に示すような構成が考えられる。
図１８の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６５，６６及びコンデンサ６４，６７から構成されている。
電圧出力対応ループフィルタ２０では、位相差信号ＯＵＴが演算増幅器６１の反転入力端子に入力され、その位相差信号ＯＵＴの差動信号対である位相差信号ＯＵＴＢが演算増幅器６１の非反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された差信号（ＯＵＴＢ−ＯＵＴ）が制御電圧Ｖｔ２として出力される。
また、電圧出力対応ループフィルタ２０の具体的な構成として、図１９に示すような構成も考えられる。
図１９の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６９、コンデンサ６４及びオフセット用ＤＣ電源６８から構成されている。
図１９の例では、差動信号対である位相差信号ＯＵＴ，ＯＵＴＢのいずれかが演算増幅器６１の反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された電圧が制御電圧Ｖｔ２として出力される。
理想的な動作が行われた場合、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢのＤＣオフセット電圧が、ＥＸ−ＯＲ回路１９の電源電圧Ｖｃｃの半分となる。
そこで、図１９の電圧出力対応ループフィルタ２０では、オフセット用ＤＣ電源６８を用いて、位相差信号ＯＵＴ又は位相差信号ＯＵＴＢに含まれているＤＣオフセットを補正している。
図１９の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６９、コンデンサ６４及びオフセット用ＤＣ電源６８から構成されている。
図１９の例では、差動信号対である位相差信号ＯＵＴ，ＯＵＴＢのいずれかが演算増幅器６１の反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された電圧が制御電圧Ｖｔ２として出力される。
理想的な動作が行われた場合、ＥＸ−ＯＲ回路１９から出力された位相差信号ＯＵＴ，ＯＵＴＢのＤＣオフセット電圧が、ＥＸ−ＯＲ回路１９の電源電圧Ｖｃｃの半分となる。
そこで、図１９の電圧出力対応ループフィルタ２０では、オフセット用ＤＣ電源６８を用いて、位相差信号ＯＵＴ又は位相差信号ＯＵＴＢに含まれているＤＣオフセットを補正している。
また、電圧出力対応ループフィルタ２０の具体的な構成として、図２０に示すような構成も考えられる。
図２０の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６９，７０、コンデンサ６４及びオフセット用ＤＣ電源６８から構成されている。
図２０の例では、差動信号対である位相差信号ＯＵＴ，ＯＵＴＢのいずれかが演算増幅器６１の反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された電圧が制御電圧Ｖｔ２として出力される。
図２０の電圧出力対応ループフィルタ２０では、図１９の電圧出力対応ループフィルタ２０と同様に、オフセット用ＤＣ電源６８を用いて、位相差信号ＯＵＴ又は位相差信号ＯＵＴＢに含まれているＤＣオフセットを補正している。
図２０の例では、電圧出力対応ループフィルタ２０が、演算増幅器６１、抵抗６２，６３，６９，７０、コンデンサ６４及びオフセット用ＤＣ電源６８から構成されている。
図２０の例では、差動信号対である位相差信号ＯＵＴ，ＯＵＴＢのいずれかが演算増幅器６１の反転入力端子に入力されることで、演算増幅器６１の出力端子から平滑化された電圧が制御電圧Ｖｔ２として出力される。
図２０の電圧出力対応ループフィルタ２０では、図１９の電圧出力対応ループフィルタ２０と同様に、オフセット用ＤＣ電源６８を用いて、位相差信号ＯＵＴ又は位相差信号ＯＵＴＢに含まれているＤＣオフセットを補正している。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係る周波数シンセサイザは、例えば、無線通信装置などに適用されるものであり、特に、低スプリアス特性を必要とする無線通信装置などに適している。
１ 基準信号源、２ 同期信号出力回路、３ 位相差検出回路、４ 電圧制御発振器、１１ 可変分周器、１２ 変調回路、１３ Ｄ型フリップフロップ（第１の位相比較器）、１４ チャージポンプ（第１の制御電圧生成回路）、１５ 電流出力対応ループフィルタ（第１の制御電圧生成回路）、１６ Ｔ型フリップフロップ（第１のフリップフロップ）、１７ インバータ、１８ Ｔ型フリップフロップ（第２のフリップフロップ）、１９ ＥＸ−ＯＲ回路（第２の位相比較器）、２０ 電圧出力対応ループフィルタ（第２の制御電圧生成回路）、２１ 同期検出回路、２２ スイッチ（制御電圧選択手段）、２３ Ｄ型フリップフロップ用の電圧出力対応ループフィルタ、３１，３２ スイッチ（制御電圧選択手段）、３３ 加算回路（制御電圧選択手段）、４１ デッドゾーン付き位相比較器（第１の位相比較器）、５１ スイッチ（制御電圧選択手段）、５２ 電圧出力対応ループフィルタ（制御電圧生成回路）、６１ 演算増幅器、６２，６３，６５，６６，６９ ，７０ 抵抗、６４，６７ コンデンサ、６８ オフセット用ＤＣ電源、１０１ 基準信号源、１０２ 可変分周器、１０３ 変調回路、１０４ 位相比較器、１０５ チャージポンプ、１０６ 電流出力対応ループフィルタ、１０７ 電圧制御発振器、１１１，１１２ Ｄ型フリップフロップ、１１３ ＡＮＤ回路、１１４ 電源回路、１１５ 定電流源、１１６，１１７ スイッチ、１１８ 定電流源、１１９ 接地端子。
Claims (8)
- 基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、上記基準信号源により生成された基準信号と上記同期信号出力回路から出力された同期信号の位相差を検出し、上記位相差に応じた制御電圧を出力する位相差検出回路と、上記位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、上記高周波信号を上記同期信号出力回路及び外部に出力する電圧制御発振器とを備えた周波数シンセサイザにおいて、
上記位相差検出回路は、上記基準信号及び上記同期信号における信号エッジの検出タイミングから位相差信号を生成する第１の位相比較器と、上記第１の位相比較器により生成された位相差信号に応じた制御電圧を生成する第１の制御電圧生成回路と、上記同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第１のフリップフロップと、上記基準信号の振幅を反転するインバータと、上記インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第２のフリップフロップと、上記第１及び第２のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第２の位相比較器と、上記第２の位相比較器から出力された位相差信号に応じた制御電圧を生成する第２の制御電圧生成回路と、上記第１の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、上記同期検出回路により位相同期の確立が検出されなければ、上記第１の制御電圧生成回路により生成された制御電圧を上記電圧制御発振器に出力し、上記同期検出回路により位相同期の確立が検出されれば、上記第２の制御電圧生成回路により生成された制御電圧を上記電圧制御発振器に出力する制御電圧選択手段とから構成されていることを特徴とする周波数シンセサイザ。 - 制御電圧選択手段は、第１の制御電圧生成回路により生成された制御電圧又は第２の制御電圧生成回路により生成された制御電圧を選択するスイッチから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。
- 制御電圧選択手段は、第１の位相比較器から第１の制御電圧生成回路の出力側に至る第１の信号経路のいずれかに配置され、同期検出回路により位相同期の確立が検出されない場合に閉状態になる第１のスイッチと、第２の位相比較器から第２の制御電圧生成回路の出力側に至る第２の信号経路のいずれかに配置され、上記同期検出回路により位相同期の確立が検出された場合に閉状態になる第２のスイッチと、上記第１の信号経路から出力される制御電圧と上記第２の信号経路から出力される制御電圧を加算し、加算後の制御電圧を電圧制御発振器に出力する加算回路とから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。
- 第１の位相比較器は、基準信号及び同期信号における信号エッジの検出タイミングの時間差が所定値より小さい場合、零の位相差信号を生成する特性を有しており、
制御電圧選択手段は、第２の位相比較器から第２の制御電圧生成回路の出力側に至る信号経路のいずれかに配置され、同期検出回路により位相同期の確立が検出された場合に閉状態になるスイッチと、第１の制御電圧生成回路により生成された制御電圧と上記信号経路から出力される制御電圧を加算し、加算後の制御電圧を電圧制御発振器に出力する加算回路とから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。 - 第１の制御電圧生成回路は、第１の位相比較器により生成された位相差信号に応じたチャージポンプ電流を出力するチャージポンプと、上記チャージポンプから出力されたチャージポンプ電流を平滑化した電圧を制御電圧として出力する電流出力対応ループフィルタとから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。
- 第１の制御電圧生成回路は、第１の位相比較器により生成された位相差信号を平滑化した電圧を制御電圧として出力する電圧出力対応ループフィルタとから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。
- 同期信号出力回路は、電圧制御発振器から出力された高周波信号を分周し、分周後の高周波信号を同期信号として出力する可変分周器と、基準信号源により生成された基準信号又は上記可変分周器から出力された同期信号のいずれかに同期して動作し、上記可変分周器の分周数を制御する変調回路とから構成されていることを特徴とする請求項１記載の周波数シンセサイザ。
- 基準信号を生成する基準信号源と、高周波信号を分周して、分周後の高周波信号を同期信号として出力する同期信号出力回路と、上記基準信号源により生成された基準信号と上記同期信号出力回路から出力された同期信号の位相差を検出し、上記位相差に応じた制御電圧を出力する位相差検出回路と、上記位相差検出回路から出力された制御電圧に応じた周波数の高周波信号を生成し、上記高周波信号を上記同期信号出力回路及び外部に出力する電圧制御発振器とを備えた周波数シンセサイザにおいて、
上記位相差検出回路は、上記基準信号及び上記同期信号における信号エッジの検出タイミングから位相差信号を生成する第１の位相比較器と、上記同期信号の信号エッジを検出する毎に、出力信号の振幅を反転する第１のフリップフロップと、上記基準信号の振幅を反転するインバータと、上記インバータによる振幅反転後の基準信号の信号エッジを検出する毎に、出力信号の振幅を反転する第２のフリップフロップと、上記第１及び第２のフリップフロップの出力信号の排他的論理和を演算し、その演算結果を示す位相差信号を出力する第２の位相比較器と、上記第１の位相比較器により生成された位相差信号から位相同期の確立を検出する同期検出回路と、上記同期検出回路により位相同期の確立が検出されなければ、上記第１の位相比較器により生成された位相差信号を選択し、上記同期検出回路により位相同期の確立が検出されれば、上記第２の位相比較器から出力された位相差信号を選択する位相差信号選択手段と、上記位相差信号選択手段により選択された位相差信号に応じた制御電圧を生成し、上記制御電圧を上記電圧制御発振器に出力する制御電圧生成回路とから構成されていることを特徴とする周波数シンセサイザ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2011/002283 WO2012143970A1 (ja) | 2011-04-19 | 2011-04-19 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2012143970A1 true JPWO2012143970A1 (ja) | 2014-07-28 |
Family
ID=47041128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013510735A Pending JPWO2012143970A1 (ja) | 2011-04-19 | 2011-04-19 | 周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20130214836A1 (ja) |
| EP (1) | EP2629424A1 (ja) |
| JP (1) | JPWO2012143970A1 (ja) |
| WO (1) | WO2012143970A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015062663A1 (fr) * | 2013-10-31 | 2015-05-07 | Ecole Polytechnique Federale De Lausanne (Epfl) | Boucle a verrouillage de phase duale et pilotee |
| JP6615418B2 (ja) * | 2017-07-04 | 2019-12-04 | 三菱電機株式会社 | Ｐｌｌ回路 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2011
- 2011-04-19 JP JP2013510735A patent/JPWO2012143970A1/ja active Pending
- 2011-04-19 WO PCT/JP2011/002283 patent/WO2012143970A1/ja active Application Filing
- 2011-04-19 EP EP11864036.6A patent/EP2629424A1/en not_active Withdrawn
- 2011-04-19 US US13/882,827 patent/US20130214836A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| EP2629424A1 (en) | 2013-08-21 |
| WO2012143970A1 (ja) | 2012-10-26 |
| US20130214836A1 (en) | 2013-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140107 |