JPH11308097A - 周波数比較器およびこれを用いたｐｌｌ回路 - Google Patents

周波数比較器およびこれを用いたｐｌｌ回路

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JPH11308097A
JPH11308097A JP10114491A JP11449198A JPH11308097A JP H11308097 A JPH11308097 A JP H11308097A JP 10114491 A JP10114491 A JP 10114491A JP 11449198 A JP11449198 A JP 11449198A JP H11308097 A JPH11308097 A JP H11308097A
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Tatsuya Kubo
達哉 久保
Akira Tamaki
亮 玉木
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Sony Corp
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Abstract

(57)【要約】 【課題】 ＮＲＺデータの変化が連続的でないときでも
比較を行うと、ＵＰ／ＤＯＷＮの判定を誤ってしまう可
能性があり、この誤りが偶然続くと、例えば本当はＵＰ
信号を出力しなければならないところでＤＯＷＮ信号を
出力し続け、ハーモニックロックを起こす危険性があ
る。 【解決手段】 ＮＲＺ信号のデータ変化を検出する手段
(11,12) と、クロックＣＬＫおよびこれよりも位相が９
０°遅れたクロックＳＣＫの論理状態を、ＮＲＺ信号の
データ変化があったときに取り込むことにより、クロッ
クＣＬＫの一周期内におけるＮＲＺ信号のデータ変化位
置を検出する手段(13,14) と、ＮＲＺ信号の周期を検出
するための基準点を設定する手段(15,18) と、この基準
点をもとにクロックＣＬＫの次の一周期の中でのＮＲＺ
信号の位相を検出し、ずれがあるときＵＰ／ＤＯＷＮ信
号を出力する手段(16,19/17,20) とを有する構成とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数比較器およ
びこれを用いたＰＬＬ(phase locked loop) 回路に関
し、特にＮＲＺ(non return to zero)信号と同期をとる
ＰＬＬ回路とこれに用いて好適な周波数比較器に関す
る。
【０００２】
【従来の技術】ＮＲＺ信号と同期をとるＰＬＬ回路で
は、従来、周波数を比較する場合に、電圧制御発振器
（ＶＣＯ）の発振クロックと、ＮＲＺ信号に同期した外
部からの参照クロックの周波数を比較する構成が採られ
ていた。このＰＬＬ回路の回路例を図５に示す。
【０００３】図５において、電圧制御発振器１０１の発
振クロックは、位相比較器（ＰＤ）１０２の一方の入力
になるとともに、分周器１０３で１／ｎ（ｎは自然数）
に分周されて周波数位相比較器（ＰＦＤ）１０４の一方
の入力となる。位相比較器１０２は、ＮＲＺ信号を他方
の入力とし、電圧制御発振器１０１の発振クロックとＮ
ＲＺ信号の位相を比較し、その位相差に基づいて位相を
進めるためのＵＰ信号または位相を遅らせるためのＤＯ
ＷＮ信号を出力する。
【０００４】一方、周波数位相比較器１０４は、ＮＲＺ
信号に同期した参照クロックを他方の入力とし、１／ｎ
分周された電圧制御発振器１０１の発振クロックと参照
クロックの周波数を比較し、その周波数差に基づいて周
波数を高くするためのＵＰ信号または周波数を低くする
ためのＤＯＷＮ信号を出力する。
【０００５】位相比較器１０２および周波数位相比較器
１０４の各比較出力は、セレクタ１０５の２入力とな
る。セレクタ１０５は、外部の回路（図示せず）から与
えられる切替信号に基づいて位相比較器１０２および周
波数位相比較器１０４の各比較出力の一方を選択する。
このセレクタ１０５で選択された比較出力は、チャージ
ポンプ回路１０６およびループフィルタ１０７を経て電
圧制御発振器１０１にその制御電圧として供給される。
【０００６】上記構成のＰＬＬ回路においては、先ず、
セレクタ１０５を周波数位相比較器１０４側に切り替え
て、周波数位相比較器１０４の比較出力に基づいて、電
圧制御発振器１０１の発振クロックの１／ｎクロックの
周波数を参照クロックの周波数近傍に引き込む処理が行
われる。この引き込み処理が終わり、外部の回路から切
替信号を与えることにより、セレクタ１０５を位相比較
器１０２側に切り替える。すると、位相比較器１０２の
比較出力に基づいて、電圧制御発振器１０１の発振クロ
ックをＮＲＺ信号に位相同期させる処理が行われる。
【０００７】この従来のＰＬＬ回路では、ＮＲＺ信号に
同期した参照クロックを生成する回路が必要であるとと
もに、ＶＣＯクロックの１／ｎクロックの周波数が参照
クロックの周波数近傍に引き込まれたことを検知し、切
替信号を発生してセレクタ１０５を切り替えるための外
部回路が必要となるため、その分だけ回路構成が複雑に
なる。また、位相比較器１０２のループゲインを大きく
する必要があるため、ＰＬＬトランスファ特性が悪くな
るという問題点があった。
【０００８】これらの問題を改善するために、ＮＲＺ信
号に同期した参照クロックを必要とせず、ＮＲＺ信号の
みで位相を比較する構成のＰＬＬ回路がある。このＰＬ
Ｌ回路の回路例を図６に示す。同図において、電圧制御
発振器（ＶＣＯ）１１１の発振クロックは、位相比較器
（ＰＤ）１１２および周波数比較器（ＦＤ）１１３の各
一方の入力となる。位相比較器１１２および周波数比較
器１１３は、ＮＲＺ信号を各他方の入力としている。
【０００９】位相比較器１１２は、電圧制御発振器１１
１の発振クロックとＮＲＺ信号の位相を比較し、その位
相差に基づいて位相を進めるためのＵＰ信号または位相
を遅らせるためのＤＯＷＮ信号を出力する。この位相比
較器１１２の比較出力は、チャージポンプ回路１１４お
よびループフィルタ１１５を経て電圧制御発振器１１１
にその位相を制御するための制御電圧として供給され
る。
【００１０】一方、周波数比較器１１３は、電圧制御発
振器１１１の発振クロックとＮＲＺ信号の周波数を比較
し、その周波数差に基づいて周波数を高くするためのＵ
Ｐ信号または周波数を低くするためのＤＯＷＮ信号を出
力する。この周波数比較器１１３の比較出力は、チャー
ジポンプ回路１１６およびループフィルタ１１７を経て
電圧制御発振器１１１にその周波数を制御するための制
御電圧として供給される。
【００１１】図７に、周波数比較器１１３の回路構成の
従来例を示す。この従来回路には、ＮＲＺ信号、図６の
電圧制御発振器１１１の発振クロック、即ちＶＣＯクロ
ックＣＬＫ、このＶＣＯクロックＣＬＫと同相のクロッ
クＩＣＬＫおよびこのクロックＩＣＬＫより位相が９０
°遅れたクロックＱＣＬＫがそれぞれ入力されるように
なっている。
【００１２】図７において、ＮＲＺ信号はＤ‐フリップ
フロップ（以下、Ｄ‐ＦＦと記す）１２１のＤ（デー
タ）入力となるとともに、エクシクルーシブＯＲ（以
下、ＥＸ‐ＯＲと記す）ゲート１２２の一方の入力とな
る。Ｄ‐ＦＦ１２１は、ＶＣＯクロックＣＬＫをＣＫ
（クロック）入力としている。このＤ‐ＦＦ１２１の正
相出力Ｑは、ＥＸ‐ＯＲゲート１２２の他方の入力とな
る。
【００１３】クロックＩＣＬＫ，ＱＣＬＫは、ＡＮＤゲ
ート１２３，１２４の各２入力となる。なお、ＡＮＤゲ
ート１２４のクロックＩＣＬＫ側の入力は、負論理入力
となっている。これらＡＮＤゲート１２３，１２４の各
出力は、Ｄ‐ＦＦ１２５，１２６の各Ｄ入力となる。Ｄ
‐ＦＦ１２５，１２６は、ＥＸ‐ＯＲゲート１２２の出
力をＣＫ入力とする。
【００１４】Ｄ‐ＦＦ１２５，１２６の各正相出力Ｑは
次段のＤ‐ＦＦ１２７，１２８の各Ｄ入力となり、Ｄ‐
ＦＦ１２７，１２８の各正相出力Ｑはさらに次段のＤ‐
ＦＦ１２９，１３０の各Ｄ入力となるとともに、ＡＮＤ
ゲート１３２，１３１の各一方の入力となる。これらＤ
‐ＦＦ１２７，１２８，１２９，１３０は、ＶＣＯクロ
ックＣＬＫをＣＫ入力としている。
【００１５】Ｄ‐ＦＦ１２９，１３０の各正相出力Ｑ
は、ＡＮＤゲート１３１，１３２の各他方の入力とな
る。そして、ＡＮＤゲート１３１の出力が周波数を低く
するためのＤＯＷＮ信号として、ＡＮＤゲート１３２の
出力が周波数を高くするためのＵＰ信号としてそれぞれ
出力されることになる。
【００１６】次に、上記構成の周波数比較器の回路動作
について、図８のタイミングチャートに基づいて説明す
る。なお、図８のタイミングチャートにおいて、ＡＮＤ
ゲート１２３の出力を（ａ）、ＡＮＤゲート１２４の出
力を（ｂ）、ＥＸ‐ＯＲゲート１２２の出力を（ｃ）と
それぞれ示し、図７の対応する部分には同一符号を付す
ものとする。
【００１７】ＡＮＤゲート１２３の出力（ａ）は、クロ
ックＩＣＬＫ，ＱＣＬＫが共に高レベル（以下、“Ｈ”
レベルと記す）のときに“Ｈ”レベルとなり、ＡＮＤゲ
ート１２４の出力（ｂ）は、クロックＩＣＬＫが低レベ
ル（以下、“Ｌ”レベルと記す）、クロックＱＣＬＫが
“Ｈ”レベルのときに“Ｈ”レベルとなる。ここで、Ａ
ＮＤゲート１２３の出力（ａ）が“Ｈ”レベルの期間を
Ｘ、ＡＮＤゲート１２４の出力（ｂ）が“Ｈ”レベルの
期間をＹとする。
【００１８】ＶＣＯクロックＣＬＫのある周期におい
て、図８のタイミングチャートに示すように、ＮＲＺ信
号のデータ変化が期間Ｘに入ると、そのデータ変化がＤ
‐ＦＦ１２１およびＥＸ‐ＯＲゲート１２２にて検知さ
れ、ＥＸ‐ＯＲゲート１２２の出力（ｃ）が“Ｈ”レベ
ルとなる。
【００１９】このとき、ＡＮＤゲート１２３の出力
（ａ）が“Ｈ”レベルであることから、この出力（ａ）
はＥＸ‐ＯＲゲート１２２の出力（ｃ）の遷移タイミン
グでＤ‐ＦＦ１２５にラッチされる。これにより、Ｄ‐
ＦＦ１２５の正相出力Ｑが“Ｈ”レベルとなる。そし
て、ＶＣＯクロックＣＬＫの次の周期の立上がりのタイ
ミングでＤ‐ＦＦ１２５の正相出力ＱがＤ‐ＦＦ１２７
に取り込まれる。
【００２０】このＶＣＯクロックＣＬＫの次の周期にお
いて、図８のタイミングチャートに示すように、ＮＲＺ
信号の次のデータ変化が期間Ｙに入ると、そのデータ変
化がＤ‐ＦＦ１２１およびＥＸ‐ＯＲゲート１２２にて
検知され、ＥＸ‐ＯＲゲート１２２の出力（ｃ）が再び
“Ｈ”レベルとなる。
【００２１】このとき、ＡＮＤゲート１２４の出力
（ｂ）が“Ｈ”レベルであることから、この出力（ｂ）
はＥＸ‐ＯＲゲート１２２の出力（ｃ）の遷移タイミン
グでＤ‐ＦＦ１２６に取り込まれる。これにより、Ｄ‐
ＦＦ１２６の正相出力Ｑが“Ｈ”レベルとなる。そし
て、ＶＣＯクロックＣＬＫの次の周期の立上がりのタイ
ミングでＤ‐ＦＦ１２６の正相出力ＱがＤ‐ＦＦ１２８
に取り込まれる。
【００２２】このとき同時に、Ｄ‐ＦＦ１２７の正相出
力ＱがＤ‐ＦＦ１２９に取り込まれる。これにより、Ｄ
‐ＦＦ１２８，１２９の各正相出力Ｑが共に“Ｈ”レベ
ルとなり、ＡＮＤゲート１３１の２入力が共に“Ｈ”レ
ベルとなるため、ＡＮＤゲート１３１の出力、即ちＵＰ
信号が“Ｈ”レベルとなる。
【００２３】すなわち、ある周期でＮＲＺ信号のデータ
変化が期間Ｘに入り、次の周期でＮＲＺ信号の次のデー
タ変化が期間Ｙに入る場合には、ＮＲＺ信号の周期に対
してＶＣＯクロックＣＬＫの周期が短い、即ちＶＣＯク
ロックＣＬＫの周波数が高い訳であるから、ＶＣＯクロ
ックＣＬＫの周波数を低くするためのＤＯＷＮ信号を出
力することになる。
【００２４】一方、図８のタイミングチャートには示さ
ないが、ある周期でＮＲＺ信号のデータ変化が期間Ｙに
入り、次の周期でＮＲＺ信号の次のデータ変化が期間Ｘ
に入る場合には、ＮＲＺ信号の周期に対してＶＣＯクロ
ックＣＬＫの周期が長い、即ちＶＣＯクロックＣＬＫの
周波数が低い訳であるから、ＶＣＯクロックＣＬＫの周
波数を高くするためのＵＰ信号を出力することになる。
【００２５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の周波数比較器では、ＮＲＺデータが１０００１
のように変化が連続的でないときでも比較を行う構成と
なっているため、実際には数％の位相のズレが、ＮＲＺ
データの変化の間が空くことによって数十％のズレとな
り、ＵＰ／ＤＯＷＮの判定を誤ってしまう可能性があ
る。この誤りが偶然続くと、例えば本当はＵＰ信号を出
力しなければならないところでＤＯＷＮ信号を出力し続
け、ＮＲＺ信号の丁度倍の周期のところでロックする等
の、いわゆるハーモニックロックを起こす危険性があ
る。
【００２６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、参照クロックを必要
とせず、ＮＲＺ信号のみで周波数比較を行うことができ
る周波数比較器およびハーモニックロックを起こす心配
の無いＰＬＬ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明による周波数比較
器は、ＮＲＺ信号のクロック周波数に対して所定のクロ
ック信号の周波数を比較する周波数比較器であって、ク
ロック信号の一周期の期間内にＮＲＺ信号のデータ変化
があるか否かを検出する検出手段と、この検出手段によ
ってデータ変化があると検出されたときだけ比較結果を
出力する比較手段とを備えた構成となっている。
【００２８】また、本発明によるＰＬＬ回路は、ＮＲＺ
信号のクロックと電圧制御発振器の発振クロックの周波
数を比較する周波数比較器として、上記構成の周波数比
較器を用いた構成となっている。
【００２９】上記構成の周波数比較器およびこれを用い
たＰＬＬ回路において、ＮＲＺ信号のみを用いて周波数
比較を行う際に、先ず、所定のクロック信号（電圧制御
発振器の発振クロック）の一周期の期間内でのＮＲＺ信
号のデータ変化の有無を検出する。そして、当該クロッ
クの一周期の期間内にデータ変化があるときだけ比較結
果を出力する。すなわち、ＮＲＺ信号のデータ変化が連
続した場合に限り、周波数比較を行ってその比較結果を
出力するようにする。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
【００３１】図１は、本発明の一実施形態を示すブロッ
ク図である。本実施形態に係る周波数比較器１０には、
ＮＲＺ信号、このＮＲＺ信号のクロック周波数と同じ周
波数のクロックＣＬＫおよびこのクロックＣＬＫよりも
位相が９０°遅れたクロック（補助クロック）ＳＣＫが
それぞれ入力される。
【００３２】図１において、ＮＲＺ信号はＤ‐ＦＦ１１
のＤ入力となるとともに、ＥＸ‐ＯＲゲート１２の一方
の入力となる。Ｄ‐ＦＦ１１は、クロックＣＬＫをＣＫ
入力としている。このＤ‐ＦＦ１１の正相出力Ｑは、Ｅ
Ｘ‐ＯＲゲート１２の他方の入力となる。
【００３３】ここで、ＮＲＺデータが変化すると、その
変化タイミングのデータがＤ‐ＦＦ１１で１クロック分
遅延されて次のクロックタイミングのデータと共にＥＸ
‐ＯＲゲート１２に入力されることから、ＥＸ‐ＯＲゲ
ート１２の出力は“Ｌ”レベルから“Ｈ”レベルに遷移
する。そして、クロックＣＬＫの立上がりで“Ｌ”レベ
ルに戻る。すなわち、Ｄ‐ＦＦ１１およびＥＸ‐ＯＲゲ
ート１２は、ＮＲＺ信号のデータ変化を検出する手段を
構成している。
【００３４】ＥＸ‐ＯＲゲート１２の出力は、Ｄ‐ＦＦ
１３，１４の各ＣＫ入力となるとともに、３入力ＯＲゲ
ート１５の一入力となる。Ｄ‐ＦＦ１３は、クロックＣ
ＬＫをＤ入力とし、ＮＲＺデータが変化したときに、Ｃ
Ｋ入力として与えられるＥＸ‐ＯＲゲート１２の出力に
応答してクロックＣＬＫの論理状態を取り込む。Ｄ‐Ｆ
Ｆ１３の正相出力Ｑは、ＯＲゲート１５の他の一入力と
なるとともに、３入力ＯＲゲート１６，１７の各一入力
となる。
【００３５】Ｄ‐ＦＦ１４は、クロックＳＣＫをＤ入力
とし、ＮＲＺデータが変化したときに、ＣＫ入力として
与えられるＥＸ‐ＯＲゲート１２の出力に応答してクロ
ックＳＣＫの論理状態を取り込む。Ｄ‐ＦＦ１４の正相
出力Ｑは、ＯＲゲート１５の残りの一入力となるととも
に、ＯＲゲート１６，１７の各他の一入力となる。これ
らＤ‐ＦＦ１３，１４は、クロックＣＬＫの一周期内に
おけるＮＲＺデータの変化位置を検出する手段を構成し
ている。
【００３６】３入力ＯＲゲート１５の２つの入力、即ち
ＥＸ‐ＯＲゲート１２の出力が与えられる入力およびＤ
‐ＦＦ１４の正相出力Ｑが与えれる入力は、負論理入力
となっている。ＯＲゲート１５の出力は、Ｄ‐ＦＦ１８
のＤ入力となる。Ｄ‐ＦＦ１８は、クロックＣＬＫをＣ
Ｋ入力とし、その立上がりのタイミングでＯＲゲート１
５の出力の論理状態を取り込む。ＯＲゲート１５および
Ｄ‐ＦＦ１８は、ＮＲＺ信号の周期を検出するための基
準点を設定する手段を構成している。
【００３７】Ｄ‐ＦＦ１８の正相出力ＱはＯＲゲート１
６，１７の各残りの一入力となる。３入力ＯＲゲート１
６の２つの入力、即ちＤ‐ＦＦ１３の正相出力Ｑが与え
れる入力およびＤ‐ＦＦ１４の正相出力Ｑが与えれる入
力は、負論理入力となっている。ＯＲゲート１６，１７
の各出力は、Ｄ‐ＦＦ１９，２０の各Ｄ入力となる。Ｄ
‐ＦＦ１９，２０は、クロックＣＬＫをＣＫ入力とし、
その立上がりのタイミングでＯＲゲート１６，１７の各
出力の論理状態を取り込む。
【００３８】そして、Ｄ‐ＦＦ１９の逆相出力Ｑｘが周
波数を高くするためのＵＰ信号として、Ｄ‐ＦＦ２０の
逆相出力Ｑｘが周波数を低くするためのＤＯＷＮ信号と
してそれぞれ出力されることになる。すなわち、ＯＲゲ
ート１６およびＤ‐ＦＦ１９は、クロックＣＬＫの次の
一周期の中でのＮＲＺ信号の位相を検出し、ずれていと
きＵＰ信号を出力する手段を、ＯＲゲート１７およびＤ
‐ＦＦ２０は、クロックＣＬＫの次の一周期の中でのＮ
ＲＺ信号の位相を検出し、ずれていときＤＯＷＮ信号を
出力する手段をそれぞれ構成している。
【００３９】次に、上記構成の本実施形態に係る周波数
比較器の回路動作について、図２および図３のタイミン
グチャートを用いて説明する。
【００４０】なお、図２および図３のタイミングチャー
トにおいて、（ａ）はＥＸ‐ＯＲゲート１１の出力を、
（ｂ）はＤ‐ＦＦ１３の正相出力Ｑを、（ｃ）はＤ‐Ｆ
Ｆ１４の正相出力Ｑを、（ｄ）はＯＲゲート１５の出力
を、（ｅ）はＯＲゲート１６の出力を、（ｆ）はＯＲゲ
ート１７の出力を、（ｇ）はＤ‐ＦＦ１８の正相出力Ｑ
をそれぞれ示し、図１の対応する部分には同一符号を付
すものとする。
【００４１】先ず、図２および図３のタイミングチャー
トにおいて、ＮＲＺデータが時刻ｔ３と時刻ｔ４の期間
で変化したとすると、ＥＸ‐ＯＲゲート１２の出力
（ａ）が“Ｌ”レベルから“Ｈ”レベルに遷移する。こ
のとき、クロックＣＬＫが“Ｌ”レベル、クロックＳＣ
Ｋが“Ｈ”レベルの論理状態にあり、その論理状態がＤ
‐ＦＦ１３，１４にそれぞれ取り込まれる。これによ
り、Ｄ‐ＦＦ１３の正相出力Ｑ（ｂ）が“Ｌ”レベル、
Ｄ‐ＦＦ１４の正相出力（ｃ）が“Ｈ”レベルとなるた
め、ＯＲゲート１５の出力（ｄ）が“Ｌ”レベルとな
り、ＯＲゲート１６，１７の各出力（ｅ），（ｆ）が共
に“Ｈ”レベルとなる。
【００４２】そして、時刻ｔ５でクロックＣＬＫが立ち
上がることにより、これに同期してＥＸ‐ＯＲゲート１
２の出力（ａ）が“Ｌ”レベルに、ＯＲゲート１５の出
力（ｄ）が“Ｈ”レベルにそれぞれ戻り、またＤ‐ＦＦ
１８がそれまでのＯＲゲート１５の出力（ｄ）の“Ｈ”
レベルの論理状態を取り込むことにより、その正相出力
Ｑ（ｇ）が“Ｌ”レベルとなる。この時点が、ＮＲＺ信
号の周期を検出するための基準点となる。このとき同時
に、Ｄ‐ＦＦ１９，２０がＯＲゲート１６，１７の各出
力（ｅ），（ｆ）の“Ｈ”レベルの論理状態を取り込
み、それらの逆相出力ＱｘであるＵＰ信号およびＤＯＷ
Ｎ信号が共に“Ｌ”レベル状態にある。
【００４３】そして、図２のタイミングチャートに示す
ように、ＮＲＺ信号の次のデータ変化が時刻ｔ６と時刻
ｔ７の期間で起こると、ＥＸ‐ＯＲゲート１２の出力
（ａ）が再び“Ｌ”レベルから“Ｈ”レベルに遷移す
る。このとき、クロックＣＬＫ，ＳＣＫが共に“Ｈ”レ
ベルの論理状態にあり、その論理状態がＤ‐ＦＦ１３，
１４にそれぞれ取り込まれる。これにより、Ｄ‐ＦＦ１
３の正相出力Ｑ（ｂ）が“Ｈ”レベルとなり、Ｄ‐ＦＦ
１４の正相出力Ｑ（ｃ）が引き続き“Ｈ”レベルの状態
を維持する。
【００４４】これに伴って、ＯＲゲート１６の出力
（ｅ）が“Ｌ”レベルとなり、ＯＲゲート１７の出力
（ｆ）が引き続き“Ｈ”レベルの状態を維持する。そし
て、時刻ｔ９でクロックＣＬＫが立ち上がることによ
り、これに同期してＥＸ‐ＯＲゲート１２の出力（ａ）
が“Ｌ”レベルに戻り、またＤ‐ＦＦ１８がＯＲゲート
１５の“Ｈ”レベルの論理状態を取り込むことにより、
その正相出力Ｑ（ｇ）が“Ｈ”レベルとなる。
【００４５】このとき同時に、Ｄ‐ＦＦ１９がＯＲゲー
ト１６の出力（ｅ）の“Ｌ”レベルの論理状態を取り込
み、Ｄ‐ＦＦ２０がＯＲゲート１７の出力（ｆ）の
“Ｈ”レベルの論理状態を取り込むことになるため、Ｄ
‐ＦＦ１９の逆相出力ＱｘであるＵＰ信号のみが“Ｈ”
レベルとなる。このとき、Ｄ‐ＦＦ１８の正相出力Ｑ
（ｇ）が“Ｈ”レベルに遷移することに伴って、ＯＲゲ
ート１６の出力（ｅ）も“Ｈ”レベルに遷移する。
【００４６】そして、時刻ｔ13でクロックＣＬＫが立ち
上がることにより、Ｄ‐ＦＦ１９がＯＲゲート１６の出
力（ｅ）の“Ｈ”レベルの論理状態を取り込むため、Ｕ
Ｐ信号が“Ｌ”レベルとなる。すなわち、ＮＲＺ信号の
クロック周波数とクロックＣＬＫの周波数とを比較した
結果、クロックＣＬＫの方の周波数が低い（周期が長
い）ことから、クロックＣＬＫの周波数を高くするため
のＵＰ信号が、クロックＣＬＫの１周期分の期間だけ出
力されることになる。
【００４７】なお、ＮＲＺ信号の次のデータ変化が時刻
ｔ７と時刻ｔ８の期間で起こった場合には、この期間で
はクロックＣＬＫが“Ｌ”レベル、クロックＳＣＫが
“Ｈ”レベルの論理状態にあり、ＮＲＺデータが最初に
変化したとき、即ち時刻ｔ３と時刻ｔ４の期間と同じで
あるため、状態は変わらない。したがって、この場合に
は、クロックＣＬＫの次の一周期である時刻ｔ９から時
刻ｔ13の期間においてＮＲＺ信号のデータ変化を見る。
【００４８】次に、図３のタイミングチャートに示すよ
うに、ＮＲＺ信号の次のデータ変化が時刻ｔ８と時刻ｔ
９の期間で起こると、先の場合と同様に、ＥＸ‐ＯＲゲ
ート１２の出力（ａ）が再び“Ｌ”レベルから“Ｈ”レ
ベルに遷移する。このとき、クロックＣＬＫ，ＳＣＫが
共に“Ｌ”レベルの論理状態にあることから、その論理
状態を取り込むＤ‐ＦＦ１３の正相出力（ｂ）はそのま
ま“Ｌ”レベルの状態にあり、Ｄ‐ＦＦ１４の正相出力
（ｃ）は“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００４９】これにより、ＯＲゲート１７の３入力が全
て“Ｌ”レベルとなるため、その出力（ｆ）も“Ｌ”レ
ベルとなる。そして、時刻ｔ９でクロックＣＬＫが立ち
上がることにより、これに同期してＥＸ‐ＯＲゲート１
２の出力（ａ）が“Ｌ”レベルに戻り、またＤ‐ＦＦ１
８がＯＲゲート１５の“Ｈ”レベルの論理状態を取り込
むことにより、その正相出力Ｑ（ｇ）が“Ｈ”レベルと
なる。
【００５０】このとき同時に、Ｄ‐ＦＦ１９がＯＲゲー
ト１６の出力（ｅ）の“Ｈ”レベルの論理状態を取り込
み、Ｄ‐ＦＦ２０がＯＲゲート１７の出力（ｆ）の
“Ｌ”レベルの論理状態を取り込むため、Ｄ‐ＦＦ２０
の逆相出力ＱｘであるＤＯＷＮ信号のみが“Ｈ”レベル
となる。このとき、Ｄ‐ＦＦ１８の正相出力Ｑ（ｇ）が
“Ｈ”レベルに遷移することに伴って、ＯＲゲート１７
の出力（ｆ）も“Ｈ”レベルに遷移する。
【００５１】そして、時刻ｔ13でクロックＣＬＫが立ち
上がることにより、Ｄ‐ＦＦ２０がＯＲゲート１７の出
力（ｆ）の“Ｈ”レベルの論理状態を取り込むため、Ｄ
ＯＷＮ信号が“Ｌ”レベルとなる。すなわち、ＮＲＺ信
号のクロック周波数とクロックＣＬＫの周波数とを比較
した結果、クロックＣＬＫの方の周波数が高い（周期が
短い）ことから、クロックＣＬＫの周波数を低くするた
めのＤＯＷＮ信号が、クロックＣＬＫの１周期分の期間
だけ出力されることになる。
【００５２】なお、ＮＲＺ信号が時刻ｔ５と時刻ｔ６の
期間でデータ変化したときには、この期間ではクロック
ＣＬＫが“Ｈ”レベル、クロックＳＣＫが“Ｌ”レベル
の論理状態にあり、Ｄ‐ＦＦ１３の出力（ｂ）が“Ｈ”
レベル、Ｄ‐ＦＦ１４の出力（ｃ）が“Ｌ”レベルとな
り、ＯＲゲート１６，１７の各出力（ｅ），（ｆ）が共
に“Ｈ”レベルとなるため、ＵＰ信号およびＤＯＷＮ信
号は共に“Ｌ”レベルのままである。
【００５３】また、時刻ｔ５から時刻ｔ９の期間でデー
タ変化がなかったときには、クロックデータが最初に変
化したときの状態、即ちＤ‐ＦＦ１３の出力（ｂ）が
“Ｌ”レベル、Ｄ‐ＦＦ１４の出力（ｃ）が“Ｈ”レベ
ルの状態が維持され、ＯＲゲート１６，１７の各出力
（ｅ），（ｆ）が共に“Ｈ”レベルとなるため、ＵＰ信
号およびＤＯＷＮ信号は共に“Ｌ”レベルのままであ
る。
【００５４】さらに、クロックＣＬＫの立上がりの時刻
ｔ５の前にデータ変化があった場合には、その期間では
Ｄ‐ＦＦ１８の正相出力Ｑ（ｇ）が“Ｈ”レベルの状態
にあり、ＯＲゲート１６，１７の各出力（ｅ），（ｆ）
が共に“Ｈ”レベルとなるため、ＵＰ信号およびＤＯＷ
Ｎ信号は共に“Ｌ”レベルのままである。
【００５５】以上の説明から明かなように、本実施形態
に係る周波数比較器１０によれば、参照クロックを用い
なくても、ＮＲＺ信号のみで周波数比較を行うことがで
きるとともに、ＮＲＺ信号の連続したデータ変化に限り
周波数比較を行うため、ＵＰ／ＤＯＷＮの判定を誤るこ
ともない。
【００５６】図４は、本発明に係るＰＬＬ回路の構成の
一例を示すブロック図である。図４から明かなように、
本発明に係るＰＬＬ回路３０は、電圧制御発振器（ＶＣ
Ｏ）３１、位相比較器（ＰＤ）３２、周波数比較器（Ｆ
Ｄ）３３、チャージポンプ回路３４，３５およびループ
フィルタ３５，３６を有し、周波数比較器３３として、
図１に示した構成の周波数比較器１０を用いている。
【００５７】上記構成のＰＬＬ回路３０において、電圧
制御発振器３１の発振クロック（ＶＣＯクロック）は、
位相比較器３２および周波数比較器３３の各一方の入力
となる。位相比較器３２および周波数比較器３３は、Ｎ
ＲＺ信号を各他方の入力としている。
【００５８】位相比較器３２は、ＶＣＯクロックとＮＲ
Ｚ信号の位相を比較し、その位相差に基づいて位相を進
めるためのＵＰ信号または位相を遅らせるためのＤＯＷ
Ｎ信号を出力する。この位相比較器３２の比較出力は、
チャージポンプ回路３４およびループフィルタ３５を経
て電圧制御発振器３１にその位相を制御するための制御
電圧として供給される。
【００５９】一方、周波数比較器３３は、ＶＣＯクロッ
クとＮＲＺ信号の周波数を比較し、その周波数差に基づ
いて周波数を高くするためのＵＰ信号または周波数を低
くするためのＤＯＷＮ信号を出力する。この周波数比較
器３３の比較出力は、チャージポンプ回路３６およびＣ
Ｒループフィルタ３７を経て電圧制御発振器３１にその
周波数を制御するための制御電圧として供給される。
【００６０】このように、図１に示した本実施形態に係
る周波数比較器１０を用いてＰＬＬ回路３０を構成する
ことにより、当該周波数比較器１０は、ＮＲＺ信号の連
続したデータ変化に限り周波数比較を行うことから、誤
ったＵＰ信号／ＤＯＷＮ信号を出力することがないた
め、ＮＲＺ信号の丁度倍の周期のところでロックするハ
ーモニックロックを起こす心配の無いＰＬＬ回路を作る
ことができる。
【００６１】なお、上記実施形態で示した回路構成は一
例に過ぎず、これに限定されるものではない。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
ＮＲＺ信号のみを用いて周波数比較を行う際に、クロッ
ク信号の一周期の期間内でのＮＲＺ信号のデータ変化の
有無を検出し、クロック信号の一周期の期間内にデータ
変化があるときだけ比較結果を出力するようにしたこと
により、誤ったＵＰ信号／ＤＯＷＮ信号を出力すること
がなく、またＮＲＺ信号の丁度倍の周期のところでロッ
クするハーモニックロックを起こす心配の無いＰＬＬ回
路を作ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る周波数比較器を示す
ブロック図である。
【図２】本実施形態に係る周波数比較器の回路動作を説
明するためのタイミングチャート（その１）である。
【図３】本実施形態に係る周波数比較器の回路動作を説
明するめのタイミングチャート（その２）である。
【図４】本発明の係るＰＬＬ回路の構成の一例を示すブ
ロック図である。
【図５】ＰＬＬ回路の一従来例を示すブロック図であ
る。
【図６】ＰＬＬ回路の他の従来例を示すブロック図であ
る。
【図７】従来例に係る周波数比較器の構成を示すブロッ
ク図である。
【図８】従来例に係る周波数比較器の回路動作を説明す
るためのタイミングチャートである。
【符号の説明】
１０，３３…周波数比較器、１１，１３，１４，１８，
１９，２０…Ｄ‐フリップフロップ、１２…ＥＸ（エク
シクルーシブ）‐ＯＲゲート、１５，１６，１７…３入
力ＯＲゲート、３０…ＰＬＬ回路、３１…電圧制御発振
器（ＶＣＯ）、３２…位相比較器、３４，３５…チャー
ジポンプ回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＮＲＺ信号のクロック周波数に対して所
    定のクロック信号の周波数を比較する周波数比較器であ
    って、 前記クロック信号の一周期の期間内に前記ＮＲＺ信号の
    データ変化があるか否かを検出する検出手段と、 前記検出手段によってデータ変化があると検出されたと
    きだけ比較結果を出力する比較手段とを備えたことを特
    徴とする周波数比較器。
  2. 【請求項２】 前記検出手段は、前記ＮＲＺ信号のデー
    タ変化を検出するデータ変化検出手段と、前記クロック
    信号およびこれよりも位相が９０°遅れた補助クロック
    信号の論理状態を、前記データ検出手段の検出出力に応
    答して取り込むことにより、前記クロック信号の一周期
    内における前記ＮＲＺ信号のデータ変化位置を検出する
    変化位置検出手段とを有することを特徴とする請求項１
    記載の周波数比較器。
  3. 【請求項３】 前記比較手段は、前記ＮＲＺ信号の周期
    を検出するための基準点を設定する設定手段と、前記設
    定手段によって設定された前記基準点をもとに前記クロ
    ック信号の次の一周期の中での前記ＮＲＺ信号の位相を
    検出して前記比較結果を出力する位相検出手段とを有す
    ることを特徴とする請求項１記載の周波数比較器。
  4. 【請求項４】 電圧制御発振器と、ＮＲＺ信号のクロッ
    ク周波数と前記電圧制御発振器の発振クロックの周波数
    とを比較する周波数比較器とを有し、前記周波数比較器
    の比較出力に基づいて前記電圧発振器の発振クロックの
    周波数を制御するＰＬＬ回路であって、 前記周波数比較器は、 前記クロック信号の一周期の期間内に前記ＮＲＺ信号の
    データ変化があるか否かを検出する検出手段と、 前記検出手段によってデータ変化があると検出されたと
    きだけ比較結果を出力する比較手段とを備えたことを特
    徴とするＰＬＬ回路。
  5. 【請求項５】 前記検出手段は、前記ＮＲＺ信号のデー
    タ変化を検出するデータ変化検出手段と、前記クロック
    信号およびこれよりも位相が９０°遅れた補助クロック
    信号の論理状態を、前記データ検出手段の検出出力に応
    答して取り込むことにより、前記クロック信号の一周期
    内における前記ＮＲＺ信号のデータ変化位置を検出する
    変化位置検出手段とを有することを特徴とする請求項４
    記載のＰＬＬ回路。
  6. 【請求項６】 前記比較手段は、前記ＮＲＺ信号の周期
    を検出するための基準点を設定する設定手段と、前記設
    定手段によって設定された前記基準点をもとに前記クロ
    ック信号の次の一周期の中での前記ＮＲＺ信号の位相を
    検出して前記比較結果を出力する位相検出手段とを有す
    ることを特徴とする請求項４記載のＰＬＬ回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198806A (ja) * 2000-12-22 2002-07-12 Asahi Kasei Microsystems Kk Ｐｌｌ回路
US6960960B2 (en) 2002-12-27 2005-11-01 Renesas Technology Corp. Frequency detector detecting variation in frequency difference between data signal and clock signal
JP2006505986A (ja) * 2002-11-05 2006-02-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 平衡型４相相関器を備えたｐｌｌ
JP2006505985A (ja) * 2002-11-05 2006-02-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 非平衡型４相相関器を用いたｐｌｌ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10301694B4 (de) * 2003-01-17 2006-03-23 Siemens Ag Verfahren zur Ermittlung einer fehlerhaften Abtastung eines digitalen Datensignals
US7873130B2 (en) * 2005-08-10 2011-01-18 Ludwig Lester F Frequency comparator utilizing enveloping-event detection via symbolic dynamics of fixed or modulated waveforms
US7587015B2 (en) * 2006-02-15 2009-09-08 Verigy (Singapore) Pte. Ltd. Asynchronous digital data capture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4371975A (en) 1981-02-25 1983-02-01 Rockwell International Corporation Sampling NRZ data phase detector
US5276712A (en) * 1989-11-16 1994-01-04 Digital Equipment Corporation Method and apparatus for clock recovery in digital communication systems
US5164966A (en) 1991-03-07 1992-11-17 The Grass Valley Group, Inc. Nrz clock and data recovery system employing phase lock loop

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198806A (ja) * 2000-12-22 2002-07-12 Asahi Kasei Microsystems Kk Ｐｌｌ回路
JP2006505986A (ja) * 2002-11-05 2006-02-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 平衡型４相相関器を備えたｐｌｌ
JP2006505985A (ja) * 2002-11-05 2006-02-16 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 非平衡型４相相関器を用いたｐｌｌ
US7804926B2 (en) 2002-11-05 2010-09-28 Nxp B.V. PLL using unbalanced quadricorrelator
US6960960B2 (en) 2002-12-27 2005-11-01 Renesas Technology Corp. Frequency detector detecting variation in frequency difference between data signal and clock signal

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