KR100510523B1 - 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 - Google Patents

데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 Download PDF

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Abstract

데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을 차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그 위상/주파수 검출 방법이 개시된다. 상기 위상/주파수 검출기는, 입력 클럭 신호들의 변동을 반영시켜 리셋 신호를 발생시키는 부분과 데드 존을 없애기 위해 차지 펌프의 스위치 턴온 시간을 보장하는 딜레이 회로 부분이 독립적으로 분리 구성된다. 따라서, 딜레이 회로 부분에서의 액티브 신호의 지연 구간 동안에도 새로운 입력 클럭 신호들의 변동을 반영할 수 있고, 데드 존을 없애기 위한 차지 펌프의 스위치 턴온 시간도 보장하며, 이에 따라 록킹 타임을 최소화함으로써, 안정된 VCO 제어 신호를 발생시킬 수 있는 효과가 있다.

Description

데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을 차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그 위상/주파수 검출 방법{Phase-frequency detector providing for reflecting clock transitions at an added delay for a zero dead zone in charge pump control and phase/frequency detection method thereof}
본 발명은 PLL(phase-locked loop) 회로에 관한 것으로, 특히 PLL 회로의 위상/주파수 검출기에 관한 것이다.
비디오/오디오 신호 처리 분야 또는 통신 분야 등의 많은 시스템 내에는, 동기 신호를 만들어 주는 PLL 회로가 대부분 채용되어 있다. 즉, PLL 회로는 입력 신호로부터, 그 입력 신호에 동기 된 새로운 출력 동기 신호를 생성한다. 여기서 생성된 출력 동기 신호는, 입력 신호에 동기되어 있으나, 입력 신호와 듀티비(duty ratio)가 다르거나 주파수는 다를 수 있고, 시스템 내에서 필요로 하는 회로에 공급된다. 특히, PLL 회로의 일부로 사용되는 위상/주파수 검출기는, 입력 신호와 출력 동기 신호간의 위상이나 주파수 차이를 비교하여 그 차이만큼 변동하는 전압 또는 전류를 발생시키는 역할을 한다. 이때 발생되는 전압 또는 전류의 제어를 받는 차지 펌프, 루프 필터, 및 VCO(voltage controlled oscillator)의 동작에 의하여 입력 신호와 위상차가 없는 출력 동기 신호가 생성된다.
도 1은 종래의 위상/주파수 검출기와 차지 펌프를 나타내는 회로도이다.
도 1을 참조하면, 위상/주파수 검출기(110~140)의 D-플립플롭들(110,120) 각각이 입력 클럭 신호들(CKREF, CKVCO)의 라이징 에지(rising edge)를 감지해서, UP/DN 신호를 발생시키면, 차지 펌프(150~180)의 스위치들(160,170)은 UP/DN 신호의 제어를 받아 전류원들(150,180)에서 발생되는 전류에 의하여 출력 전압(VCP)을 증가시키거나 감소시킨다. 이때, UP/DN 신호가 동시에 제2 논리 상태, 즉, '1' 상태가 되면, AND 게이트(130)와 딜레이 회로(140)에 의해 UP/DN 신호는 τ 시간 지연 후, 제1 논리 상태, 즉, '0' 상태로 된다. 여기서 지연 시간(τ)은 차지 펌프(150~180)의 스위치들(160,170)이 완전히 턴온(turn on) 되는 시간을 보장하여 데드 존(dead-zone), 즉, 입력 클럭 신호들(CKREF, CKVCO)의 라이징 에지가 반영되지 않는 구간이 발생하지 않도록 한다. 이와 같은 위상/주파수 검출기의 좀더 구체적인 동작에 대해서는 미국 특허, "US6,285,219"에 잘 나타나 있다.
도 2는 도 1의 회로에서 입출력되는 신호들의 타이밍도이다.
도 2를 참조하면, CKREF의 라이징 에지에서 액티브 되는 UP 신호 및 CKVCO의 라이징 에지에서 액티브 되는 DN 신호에 의하여, 두 신호가 공통적으로 액티브 되기 시작하는 시간부터 지연 시간(τ) 후에는 UP/DN 신호가 모두 리셋된다. 이때, 도 2의 A에 나타낸 바와 같이, 지연 시간(τ)의 구간 동안에는 새로운 CKREF의 라이징 에지가 입력되어도 UP/DN 신호에 반영되지 않는다. 이와 같은 현상은, 지연 시간(τ)의 구간이 지난 후 그 다음, τ시간 동안에도 발생된다. 즉, 도 2의 B, 및 C에 나타낸 바와 같이, B에서 새로운 CKREF의 라이징 에지가 발생되었다고 가정한 경우에, UP 신호는 C에서 트랜지션하지 않는다. 왜냐하면, 플립플롭들(110,120)은 지연 시간(τ)의 구간이 지난 후 그 다음, τ시간까지 실질적으로 리셋된 상태를 유지하기 때문이다.
이와 같은 오동작 현상은, VCO(voltage controlled oscillator) 출력 주파수는 수 GHz로 동작하고 위상/주파수 검출기는 수십 MHz로 동작하는 통신 시스템에 적용되는 RF(radio frequency) PLL의 경우에, 심각한 문제를 발생시킨다. 예를 들어, 20MHz로 동작하는 위상/주파수 검출기를 사용하고, 지연 시간(τ)이 5nsec인 경우에, 전체 구간의 20%정도가 오동작 하는 구간이 되고, 더 빠른 주파수로 동작하는 위상/주파수 검출기에서는 오동작 구간이 더욱 증가하는 문제점이 있다.
또한, 도 1의 회로에 입력되는 클럭 신호들의 위상차에 대한 차지 펌프 출력 전압의 특성을 나타내는 도 3과 같이, 종래의 위상/주파수 검출기는 지연 시간(τ)을 가지는 딜레이 회로(140)의 사용으로 데드 존(dead-zone) 발생은 없지만, 위상차가 0인 지점에서의 옵셋(offset)과 위상차가 2π인 지점에서의 게인 역전 현상(D)을 보인다. 이러한 게인 역전 현상(D)을 보이는 영역에서는, 두개의 입력 클럭 신호들의 위상차가 더 커지는 방향으로 출력 값을 만들어 내므로 록킹 타임(locking time)을 증가시키는 문제점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 입력 클럭 신호들의 변동을 반영시키는 부분과 데드 존을 없애기 위해 차지 펌프의 스위치 턴온 시간을 보장하는 딜레이 회로 부분을 독립적으로 분리 구성하여, 상기 딜레이 회로 부분에서의 액티브 신호의 지연 구간 동안에도 새로운 입력 클럭 신호들의 변동을 반영할 수 있고, 데드 존을 없애기 위한 차지 펌프의 스위치 턴온 시간도 보장하며, 이에 따라 록킹 타임(locking time)을 최소화함으로써, 안정된 VCO(voltage controlled oscillator) 제어 신호를 발생시키는 위상/주파수 검출기를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 입력 클럭 신호들의 변동을 반영시키는 부분과 데드 존을 없애기 위해 차지 펌프의 스위치 턴온 시간을 보장하는 딜레이 회로 부분을 독립적으로 분리 구성하여, 상기 딜레이 회로 부분에서의 액티브 신호의 지연 구간 동안에도 새로운 입력 클럭 신호들의 변동을 반영할 수 있고, 데드 존을 없애기 위한 차지 펌프의 스위치 턴온 시간도 보장하며, 이에 따라 록킹 타임(locking time)을 최소화함으로써, 안정된 VCO(voltage controlled oscillator) 제어 신호를 발생시키는 위상/주파수 검출기의 위상/주파수 검출 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 위상/주파수 검출기는, 플립플롭부, 리셋부, 지연부, 및 푸시풀 전압 출력부를 구비한다.
상기 플립플롭부는 제1 플립플롭 및 제2 플립플롭을 구비하고, 상기 플립플롭들 각각은 리셋 신호(RST)가 액티브 될 때 제1 논리 상태의 신호를 출력하고, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 기준 클럭 신호 및 비교 클럭 신호 각각이 상기 제1 논리 상태에서 제2 논리 상태로 전환될 때, 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태의 신호를 출력한다.
상기 리셋부는 상기 제1 플립플롭 및 상기 제2 플립플롭이 모두 상기 제2 논리 상태의 신호를 출력하는 동안에 상기 리셋 신호(RST)를 액티브시켜 출력한다.
상기 지연부는 상기 리셋 신호(RST)가 액티브 될 때 상기 제1 논리 상태로 반전되고, 상기 리셋 신호(RST)가 액티브 된 시점부터 소정 지연 시간(τ) 지연 후에 다시 상기 제2 논리 상태로 반전된 상태를 유지하는 리셋 정보 신호(RIS)를 출력한다.
상기 푸시풀 전압 출력부는 상기 제1 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 푸시업 신호(UP), 및 상기 제2 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 풀다운 신호(DN) 각각을 출력한다.
상기 푸시풀 전압 출력부에서는, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭 또는 상기 제2 플립플롭 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호(RST)가 비활성화 상태로 되어도 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN)는 상기 소정 지연 시간(τ) 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 상기 기준 클럭 신호 및 상기 비교 클럭 신호 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태를 유지하는 것을 특징으로 한다.
상기 플립플롭부에서는, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각이 D-플립플롭인 것을 특징으로 한다. 상기 리셋부는, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 출력 신호를 반전시켜 NOR 논리 조합한 신호를 상기 리셋 신호(RST)로 하는 것을 특징으로 한다. 상기 지연부는, 상기 리셋 정보 신호(RIS)를 출력하는 제1 인버터의 출력이 제2 인버터의 입력으로 되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력으로 되는 래치회로를 구비하고, 상기 제1 인버터의 출력은 상기 리셋 신호(RST)의 제어를 받는 제1 스위치에 의하여 방전하고, 상기 제2 인버터의 출력은 상기 리셋 신호(RST)를 상기 소정 지연 시간(τ) 지연시킨 신호의 제어를 받는 제2 스위치에 의하여 방전하는 것을 특징으로 한다.
상기 푸시풀 전압 출력부는, 상기 제1 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호(RIS)를 NAND 논리 조합하여 상기 푸시업 신호(UP)로 하고, 상기 제2 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호(RIS)를 NAND 논리 조합하여 상기 풀다운 신호(DN)로 하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 위상/주파수 검출기의 위상 검출 방법은, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 위상/주파수 검출기의 위상 검출 방법은, 제1 플립플롭 및 제2 플립플롭을 구비하는 위상/주파수 검출기에 의하여, 먼저, 상기 플립플롭들에서, 상기 플립플롭들 각각은 리셋 신호(RST)가 액티브 될 때 제1 논리 상태의 신호를 출력하고, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 기준 클럭 신호 및 비교 클럭 신호 각각이 상기 제1 논리 상태에서 제2 논리 상태로 전환될 때, 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태의 신호를 출력한다.
다음에, 상기 위상/주파수 검출기는, 상기 제1 플립플롭 및 상기 제2 플립플롭이 모두 상기 제2 논리 상태의 신호를 출력하는 동안에 상기 리셋 신호(RST)를 액티브시켜 출력한다. 이어서, 상기 위상/주파수 검출기는, 상기 리셋 신호(RST)가 액티브 될 때 상기 제1 논리 상태로 반전되고, 상기 리셋 신호(RST)가 액티브 된 시점부터 소정 지연 시간(τ) 지연 후에 다시 상기 제2 논리 상태로 반전된 상태를 유지하는 리셋 정보 신호(RIS)를 출력한다. 이에 따라, 상기 위상/주파수 검출기는, 상기 제1 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 푸시업 신호(UP), 및 상기 제2 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 풀다운 신호(DN) 각각을 출력한다.
상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN)는, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭 또는 상기 제2 플립플롭 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호(RST)가 비활성화 상태로 되어도 상기 소정 지연 시간(τ) 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 상기 기준 클럭 신호 및 상기 비교 클럭 신호 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태를 유지하는 것을 특징으로 한다.
상기 제1 플립플롭 및 상기 제2 플립플롭 각각은, D-플립플롭이고, 상기 리셋 신호(RST)는, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 출력 신호를 반전시켜 NOR 논리 조합한 신호인 것을 특징으로 한다. 상기 리셋 정보 신호(RIS)는, 제1 인버터의 출력은 제2 인버터의 입력으로 되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력으로 되는 래치회로를 구비하는 상기 위상/주파수 검출기에 의하여, 상기 제1 인버터의 출력은 상기 리셋 신호(RST)의 제어를 받는 제1 스위치에 의하여 방전하고, 상기 제2 인버터의 출력은 상기 리셋 신호(RST)를 상기 소정 지연 시간(τ) 지연시킨 신호의 제어를 받는 제2 스위치에 의하여 방전할 때, 상기 제1 인버터의 출력인 것을 특징으로 한다. 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은, 상기 제1 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호(RIS)를 NAND 논리 조합한 신호, 및 상기 제2 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호(RIS)를 NAND 논리 조합한 신호인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 위상/주파수 검출기와 차지 펌프를 나타내는 회로도이다. 도 5는 도 4의 회로에 대한 개념적 회로도이다. 즉, 도 4는 도 5의 개념적 회로를 실제로 구현할 때의 회로로서, 도 4의 플립플롭들 411, 및 413 각각은 도 5의 플립플롭들 511, 및 513에 대응되고, 도 4의 인버터들 421, 423, 및 NOR 논리 게이트 425는 도 5의 AND 논리 게이트 525에 대응된다. 또한, 도 4에서 래치 회로를 구성하는 인버터들 431, 및 433 각각은 도 5의 인버터들 531, 및 533에 대응하고, 도 4의 제1 스위치 435, 제2 스위치 437, 및 딜레이 회로 439 각각은 도 5의 제1 스위치 535, 제2 스위치 537, 및 딜레이 회로 539에 대응된다. 도 4의 NAND 논리 게이트들 441, 및 443 각각은, 도 4에서의 반전 신호를 입력받는 도 5의 OR 논리 게이트들 541, 및 543에 대응하고, 도 4의 차지 펌프를 구성하는 451~457은 도 5의 차지 펌프를 구성하는 551~557에 대응한다. 도 5는 도 4와 동일한 회로이고, 실제 반도체 장치에 구현 시에는 도 4와 같은 회로로 설계되므로, 이하 도 4를 참조하여 설명한다.
도 4를 참조하면, 본 발명의 일실시예에 따른 위상/주파수 검출기는 플립플롭부(410), 리셋부(420), 지연부(430), 및 푸시풀 전압 출력부(440)를 구비한다. 이외에도 상기 위상/주파수 검출기와의 관계를 설명하기 위하여, 도 4에는 차지 펌프(450)가 도시되어 있다. 차지 펌프(450)는 상기 푸시풀 전압 출력부(440)에서 출력되는 푸시업 신호(UP) 및 풀다운 신호(DN) 각각의 제어를 받는 스위치들(453,455)의 온/오프에 의하여 후속 단(루프 필터 등)에 전류를 공급하거나 후속 단(루프 필터 등)의 전하를 방전시키는 차지 펌프 신호(VCP)를 발생시킨다. 즉, 차지 펌프 신호(VCP)는 제1 전류원(451)으로부터 후속 단(루프 필터 등)으로 전류를 공급하거나 제2 전류원(457)에 의하여 후속 단(루프 필터 등)에 충전된 전하를 방전시킬 때의 신호이다.
상기 플립플롭부(410)는 제1 플립플롭(411) 및 제2 플립플롭(413)을 구비하고, 상기 플립플롭들(411,413) 각각은 리셋 신호(RST)가 액티브 될 때 제1 논리 상태의 신호를 출력하고, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각에 입력되는 기준 클럭 신호(CKREF) 및 비교 클럭 신호(CKVCO) 각각이 상기 제1 논리 상태에서 제2 논리 상태로 전환될 때, 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태의 신호를 출력한다. 상기 플립플롭부(410)에서는, 도 4에 도시된 바와 같이, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각은 D-플립플롭이다.
상기 리셋부(420)는 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413)이 모두 상기 제2 논리 상태의 신호를 출력하는 동안에 상기 리셋 신호(RST)를 제2 논리 상태로 액티브시켜 출력한다. 상기 리셋부(420)는, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각의 출력 신호를 반전시키는 인버터들(421,423)의 출력(QB1,QB2)을 NOR 논리 게이트(425)에 의하여 NOR 논리 조합한 신호를 상기 리셋 신호(RST)로 한다.
상기 지연부(430)는 상기 리셋 신호(RST)가 액티브 될 때 상기 제1 논리 상태로 반전되고, 상기 리셋 신호(RST)가 액티브 된 시점부터 소정 지연 시간(τ) 지연 후에 다시 상기 제2 논리 상태로 반전된 상태를 유지하는 리셋 정보 신호(RIS)를 출력한다. 상기 지연부(430)는, 상기 리셋 정보 신호(RIS)를 출력하는 제1 인버터(431)의 출력이 제2 인버터(433)의 입력으로 되고, 상기 제2 인버터(433)의 출력은 상기 제1 인버터(431)의 입력으로 되는 래치회로를 구비하고, 상기 제1 인버터(431)의 출력은 상기 리셋 신호(RST)의 제어를 받는 제1 스위치(435)에 의하여 방전하고, 상기 제2 인버터(433)의 출력은 소정 딜레이 회로(439)에 의하여 상기 리셋 신호(RST)를 상기 소정 지연 시간(τ) 지연시킨 신호의 제어를 받는 제2 스위치(437)에 의하여 방전한다.
상기 푸시풀 전압 출력부(440)는 상기 제1 플립플롭(411) 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 푸시업 신호(UP), 및 상기 제2 플립플롭(413) 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호(RIS)의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 풀다운 신호(DN) 각각을 출력한다. 상기 푸시풀 전압 출력부(440)는, 상기 제1 플립플롭(411) 출력 신호의 반전 신호(QB1)와 상기 리셋 정보 신호(RIS)를 NAND 논리 게이트(441)에 의하여 NAND 논리 조합하여 상기 푸시업 신호(UP)로 하고, 상기 제2 플립플롭(413) 출력 신호의 반전 신호(QB2)와 상기 리셋 정보 신호(RIS)를 다른 NAND 논리 게이트(443)에 의하여 NAND 논리 조합하여 상기 풀다운 신호(DN)로 한다.
즉, 도 4와 같은 새로운 구조의 위상/주파수 검출기는 QB1 신호, 및 QB2 신호가 동시에 제1 논리 상태일 때 곧바로 리셋 신호(RST)를 발생시키는 부분과 리셋 신호(RST)가 발생하고 난 뒤 데드 존(dead-zone)을 제거하기 위해 상기 소정 지연 시간(τ)을 주는 부분이 독립적으로 나뉘어져 있다. 따라서, 상기 푸시풀 전압 출력부(440)에서는, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭(411) 또는 상기 제2 플립플롭(413) 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호(RST)가 비활성화 상태로 되어도 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN)는 상기 소정 지연 시간(τ) 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각에 입력되는 상기 기준 클럭 신호(CKREF) 및 상기 비교 클럭 신호(CKVCO) 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 상기 클럭들(CKREF, CKVCO) 각각의 주기 동안 상기 제2 논리 상태를 유지한다.
상기한 바와 같은, 본 발명의 일실시예에 따른 위상/주파수 검출기의 동작을 좀더 상세하게 설명한다.
도 6은 도 4의 회로에서 입출력되는 신호들의 타이밍도이다.
도 6을 참조하면, 상기 기준 클럭 신호(CKREF) 및 상기 비교 클럭 신호(CKVCO) 각각이 제1 논리 상태에서 제2 논리 상태로 되는 라이징 에지에서 QB1 및 QB2는 제1 논리 상태로 되고, 이에 따라 푸시업 신호(UP) 및 풀다운 신호(DN) 각각은 제2 논리 상태로 된다. 여기서, QB1 및 QB2 모두가 제1 논리 상태로 되는 때에는 리셋부(420)에서 리셋 신호(RST)를 제2 논리 상태로 액티브 시킨다. 그러나, 리셋 신호(RST)가 제2 논리 상태로 액티브 된다하더라도, 상기 지연부(430)에서 상기 리셋 정보 신호(RIS)를 제2 논리 상태로 만들기 전까지, 즉, 상기 소정 지연 시간(τ) 동안은 푸시업 신호(UP) 및 풀다운 신호(DN)는 제2 논리 상태를 유지한다.
이때, 상기 소정 지연 시간(τ) 내에, 이미 리셋 상태로 된 D-플립플롭들(411,413)은 새로운 입력을 받아들일 수 있는 상태가 되어, D-플립플롭들(411,413)에 입력된 정보는 그대로 D-플립플롭들(411,413)의 출력에 반영된다. 즉, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각에 입력되는 상기 기준 클럭 신호(CKREF) 및 상기 비교 클럭 신호(CKVCO) 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 상기 클럭들(CKREF, CKVCO) 각각의 주기 동안 상기 제2 논리 상태를 유지한다. 따라서, 상기 소정 지연 시간(τ) 후에 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 다시 D-플립플롭들(411,413)의 출력을 받아들이므로, 만약 상기 소정 지연 시간(τ) 동안 상기 기준 클럭 신호(CKREF) 및 상기 비교 클럭 신호(CKVCO) 각각이 새로이 라이징 에지로 변할 때(도 6의 E 또는 F), D-플립플롭들(411,413)의 출력 값은 이 정보를 받아들이고 있다가, 상기 소정 지연 시간(τ) 후에 최종 출력, 즉, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN)에 반영시킨다. 이렇게 함으로써 잘못된 정보가 전달되는 것을 방지 할 수 있다.
도 7은 도 4의 회로에 입력되는 클럭 신호들의 위상차와 차지 펌프 출력 전압간의 특성에 대한 시뮬레이션 결과이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 위상/주파수 검출기는 위상차가 2π 정도인 부근에서 게인 역전현상이 발생하지 않아 록킹 타임(locking time)이 빠르다. 종래의 위상/주파수 검출기에서는 도 3과 같이 위상차가 2π 정도인 부근에서 게인 역전현상이 발생하여 오동작을 야기하고 록킹 타임(locking time)을 증가시키는 원인이 되었다. 도 7에서, 평평한 구간이 나타나는 것은, 차지 펌프 신호(VCP)가 상기 소정 지연 시간(τ) 동안에 입력되는 두 클럭신호들(CKREF, CKVCO)의 위상차와 무관하게 일정한 신호로 출력되기 때문이다. 또한, 이러한 소정 지연 시간(τ) 구간 동안에 두 클럭신호들(CKREF, CKVCO) 중 어느 하나가 제1 논리 상태에서 제2 논리 상태로 반전되는 라이징 에지를 가질 때에도, UP, DN 신호 중 어느 하나는 다시 제1 논리 상태로 떨어지지 않고, 다음 단의 차지 펌프(450)가 계속 전류를 공급하는 상태에 있으므로(UP 신호가 액티브된 경우), 차지 펌프(450)의 턴온(turn on) 시간이 필요하지 않아 큰 값의 VCO(voltage controlled oscillator) 제어 전압을 가진다.
도 8은 도 1 및 도 4 각각의 회로의 어퀴지션 모드 특성에 대한 시뮬레이션 결과이다. 차지 펌프(450) 출력단에는 차지의 증감만을 확인하기 위해 저역 통과 필터(LPF : Low Pass Filter) 대신 커패시터(capacitor)만 달고 실험하였다.
도 8을 참조하면, 위의 곡선이 도 4의 회로의 어퀴지션 모드(acquisition mode) 특성을 나타내고, 아래 곡선이 도 1과 같은 종래의 위상/주파수 검출기의 어퀴지션 모드(acquisition mode) 특성을 나타낸다. 시간에 따른 차지 펌프(450) 출력 노드의 전압 값을 나타내는 도 8에서, 도 4의 회로의 어퀴지션 모드(acquisition mode) 특성을 나타내는 위 곡선에서는, 아래 곡선에 비하여 훨씬 빨리 상승하고 중간에 출력 값이 작아지는 오동작 구간이 없는 것으로 나타난다. 종래의 위상/주파수 검출기의 어퀴지션 모드(acquisition mode) 특성을 나타내는 아래 곡선에서는 출력 값이 역전되는 오동작 구간이 나타난다.
도 9는 도 4 회로 및 도 1 회로 각각의 록킹 특성에 대한 시뮬레이션 결과이다. 이때 차지 펌프(450) 출력단에는 저역 통과 필터(LPF)를 달고 실험하였다.
도 9를 참조하면, 위의 곡선이 도 4의 회로의 록킹 특성을 나타내고, 아래 곡선이 도 1과 같은 종래의 위상/주파수 검출기의 록킹 특성을 나타낸다. 시간에 따른 차지 펌프(450) 출력 노드의 록킹 특성을 나타내는 도 9에서, 도 4의 회로의 록킹 특성을 나타내는 위 곡선에서는, 아래 곡선에 비하여 록킹 시간이 훨씬 짧은 것으로 나타난다. 종래의 위상/주파수 검출기의 록킹 특성을 나타내는 아래 곡선에서는 록킹 시간이 훨씬 긴 것으로 나타난다.
이상에서와 같이 본 발명의 일실시예에 따른 위상/주파수 검출기는, 리셋 신호(RST)를 발생시키는 부분과 리셋 신호(RST)가 발생하고 난 뒤 데드 존(dead-zone)을 제거하기 위해 상기 소정 지연 시간(τ)을 주는 부분이 독립적으로 나뉘어져 있다. 따라서, 상기 위상/주파수 검출기는 위와 같은 역할을 하는 상기 리셋부(420)와 상기 지연부(430)를 구비하여, 결국 상기 푸시풀 전압 출력부(440)에서는, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭(411) 또는 상기 제2 플립플롭(413) 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호(RST)가 비활성화 상태로 되어도 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN)는 상기 소정 지연 시간(τ) 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간(τ) 내에, 상기 제1 플립플롭(411) 및 상기 제2 플립플롭(413) 각각에 입력되는 상기 기준 클럭 신호(CKREF) 및 상기 비교 클럭 신호(CKVCO) 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호(UP) 및 상기 풀다운 신호(DN) 각각은 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태를 유지한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 위상/주파수 검출기는, 입력 클럭 신호들의 변동을 반영시켜 리셋 신호(RST)를 발생시키는 부분과 데드 존을 없애기 위해 차지 펌프의 스위치 턴온 시간을 보장하는 딜레이 회로 부분이 독립적으로 분리 구성된다. 따라서, 딜레이 회로 부분에서의 액티브 신호의 지연 구간 동안에도 새로운 입력 클럭 신호들의 변동을 반영할 수 있고, 데드 존을 없애기 위한 차지 펌프의 스위치 턴온 시간도 보장하며, 이에 따라 록킹 타임(locking time)을 최소화함으로써, 안정된 VCO(voltage controlled oscillator) 제어 신호를 발생시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 위상/주파수 검출기와 차지 펌프를 나타내는 회로도이다.
도 2는 도 1의 회로에서 입출력되는 신호들의 타이밍도이다.
도 3은 도 1의 회로에 입력되는 클럭 신호들의 위상차에 대한 차지 펌프 출력 전압의 특성을 나타내는 그래프이다.
도 4는 본 발명의 일실시예에 따른 위상/주파수 검출기와 차지 펌프를 나타내는 회로도이다.
도 5는 도 4의 회로에 대한 개념적 회로도이다.
도 6은 도 4의 회로에서 입출력되는 신호들의 타이밍도이다.
도 7은 도 4의 회로에 입력되는 클럭 신호들의 위상차와 차지 펌프 출력 전압간의 특성에 대한 시뮬레이션 결과이다.
도 8은 도 1 및 도 4 각각의 회로의 어퀴지션 모드 특성에 대한 시뮬레이션 결과이다.
도 9는 도 4 회로 및 도 1 회로 각각의 록킹 특성에 대한 시뮬레이션 결과이다.

Claims (12)

  1. 제1 플립플롭 및 제2 플립플롭을 구비하고, 상기 플립플롭들 각각은 리셋 신호가 액티브 될 때 제1 논리 상태의 신호를 출력하고, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 기준 클럭 신호 및 비교 클럭 신호 각각이 상기 제1 논리 상태에서 제2 논리 상태로 전환될 때, 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태의 신호를 출력하는 플립플롭부;
    상기 제1 플립플롭 및 상기 제2 플립플롭이 모두 상기 제2 논리 상태의 신호를 출력하는 동안에 상기 리셋 신호를 액티브시켜 출력하는 리셋부;
    상기 리셋 신호가 액티브 될 때 상기 제1 논리 상태로 반전되고, 상기 리셋 신호가 액티브 된 시점부터 소정 지연 시간 지연 후에 다시 상기 제2 논리 상태로 반전된 상태를 유지하는 리셋 정보 신호를 출력하는 지연부; 및
    상기 제1 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 푸시업 신호, 및 상기 제2 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 풀다운 신호 각각을 출력하는 푸시풀 전압 출력부를 구비하는 것을 특징으로 하는 위상/주파수 검출기.
  2. 제 1항에 있어서, 상기 푸시풀 전압 출력부에서,
    상기 소정 지연 시간 내에, 상기 제1 플립플롭 또는 상기 제2 플립플롭 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호가 비활성화 상태로 되어도 상기 푸시업 신호 및 상기 풀다운 신호는 상기 소정 지연 시간 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간 내에, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 상기 기준 클럭 신호 및 상기 비교 클럭 신호 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호 및 상기 풀다운 신호 각각은 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태를 유지하는 것을 특징으로 하는 위상/주파수 검출기.
  3. 제 1항에 있어서, 상기 플립플롭부에서,
    상기 제1 플립플롭 및 상기 제2 플립플롭 각각은 D-플립플롭인 것을 특징으로 하는 위상/주파수 검출기.
  4. 제 1항에 있어서, 상기 리셋부는,
    상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 출력 신호를 반전시켜 NOR 논리 조합한 신호를 상기 리셋 신호로 하는 것을 특징으로 하는 위상/주파수 검출기.
  5. 제 1항에 있어서, 상기 지연부는,
    상기 리셋 정보 신호를 출력하는 제1 인버터의 출력이 제2 인버터의 입력으로 되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력으로 되는 래치회로를 구비하고, 상기 제1 인버터의 출력은 상기 리셋 신호의 제어를 받는 제1 스위치에 의하여 방전하고, 상기 제2 인버터의 출력은 상기 리셋 신호를 상기 소정 지연 시간 지연시킨 신호의 제어를 받는 제2 스위치에 의하여 방전하는 것을 특징으로 하는 위상/주파수 검출기.
  6. 제 1항에 있어서, 상기 푸시풀 전압 출력부는,
    상기 제1 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호를 NAND 논리 조합하여 상기 푸시업 신호로 하고, 상기 제2 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호를 NAND 논리 조합하여 상기 풀다운 신호로 하는 것을 특징으로 하는 위상/주파수 검출기.
  7. 제1 플립플롭 및 제2 플립플롭을 구비하는 위상/주파수 검출기에 의하여, 상기 플립플롭들에서, 상기 플립플롭들 각각은 리셋 신호가 액티브 될 때 제1 논리 상태의 신호를 출력하고, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 기준 클럭 신호 및 비교 클럭 신호 각각이 상기 제1 논리 상태에서 제2 논리 상태로 전환될 때, 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태의 신호를 출력하는 단계;
    상기 위상/주파수 검출기에 의하여, 상기 제1 플립플롭 및 상기 제2 플립플롭이 모두 상기 제2 논리 상태의 신호를 출력하는 동안에 상기 리셋 신호를 액티브시켜 출력하는 단계;
    상기 위상/주파수 검출기에 의하여, 상기 리셋 신호가 액티브 될 때 상기 제1 논리 상태로 반전되고, 상기 리셋 신호가 액티브 된 시점부터 소정 지연 시간 지연 후에 다시 상기 제2 논리 상태로 반전된 상태를 유지하는 리셋 정보 신호를 출력하는 단계; 및
    상기 위상/주파수 검출기에 의하여, 상기 제1 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 푸시업 신호, 및 상기 제2 플립플롭 출력 신호의 상기 제2 논리 상태 또는 상기 리셋 정보 신호의 상기 제1 논리 상태에서 상기 제2 논리 상태를 유지하는 풀다운 신호 각각을 출력하는 단계를 구비하는 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
  8. 제 7항에 있어서, 상기 푸시업 신호 및 상기 풀다운 신호는,
    상기 소정 지연 시간 내에, 상기 제1 플립플롭 또는 상기 제2 플립플롭 출력이 상기 제1 논리 상태로 되어 상기 리셋 신호가 비활성화 상태로 되어도 상기 소정 지연 시간 동안 상기 제2 논리 상태를 유지하며, 상기 소정 지연 시간 내에, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각에 입력되는 상기 기준 클럭 신호 및 상기 비교 클럭 신호 각각이 상기 제1 논리 상태에서 상기 제2 논리 상태로 전환될 때, 상기 푸시업 신호 및 상기 풀다운 신호 각각은 상기 클럭들 각각의 주기 동안 상기 제2 논리 상태를 유지하는 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
  9. 제 7항에 있어서, 상기 제1 플립플롭 및 상기 제2 플립플롭 각각은,
    D-플립플롭인 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
  10. 제 7항에 있어서, 상기 리셋 신호는,
    상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 출력 신호를 반전시켜 NOR 논리 조합한 신호인 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
  11. 제 7항에 있어서, 상기 리셋 정보 신호는,
    제1 인버터의 출력은 제2 인버터의 입력으로 되고, 상기 제2 인버터의 출력은 상기 제1 인버터의 입력으로 되는 래치회로를 구비하는 상기 위상/주파수 검출기에 의하여, 상기 제1 인버터의 출력은 상기 리셋 신호의 제어를 받는 제1 스위치에 의하여 방전하고, 상기 제2 인버터의 출력은 상기 리셋 신호를 상기 소정 지연 시간 지연시킨 신호의 제어를 받는 제2 스위치에 의하여 방전할 때, 상기 제1 인버터의 출력인 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
  12. 제 7항에 있어서, 상기 푸시업 신호 및 상기 풀다운 신호 각각은,
    상기 제1 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호를 NAND 논리 조합한 신호, 및 상기 제2 플립플롭 출력 신호의 반전 신호와 상기 리셋 정보 신호를 NAND 논리 조합한 신호인 것을 특징으로 하는 위상/주파수 검출기의 위상 주파수 검출 방법.
KR10-2003-0015864A 2003-03-13 2003-03-13 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 KR100510523B1 (ko)

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US10/640,075 US6924677B2 (en) 2003-03-13 2003-08-13 Phase-locked loop integrated circuits that support clock signal updates during dead zone compensation time intervals
CNB2003101243515A CN100530969C (zh) 2003-03-13 2003-12-30 在死区补偿时间间隔支持时钟信号更新的锁相环集成电路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010059032A3 (en) * 2008-11-21 2010-08-26 Mimos Bhd. A phase frequency detector

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20030485A1 (it) * 2003-03-14 2004-09-15 St Microelectronics Srl Rilevatore di sfasamento perfezionato, particolarmente
TWI261225B (en) * 2003-04-10 2006-09-01 Via Optical Solution Inc Method and related apparatus for evaluating beta-parameter according to results of read data sliced with different slicing levels while performing optimal power control of optical disk drive
KR100652390B1 (ko) * 2004-12-11 2006-12-01 삼성전자주식회사 데드락 방지회로를 구비하는 위상동기 루프 회로 및 이의데드락 방지방법
US7847641B2 (en) * 2005-12-15 2010-12-07 International Business Machines Corporation Digital phase and frequency detector
US7848719B2 (en) * 2006-05-12 2010-12-07 University Of Southern California Ultra-wideband variable-phase ring-oscillator arrays, architectures, and related methods
US7840199B2 (en) * 2006-05-12 2010-11-23 University Of Southern California Variable-phase ring-oscillator arrays, architectures, and related methods
US7940088B1 (en) * 2009-03-31 2011-05-10 Pmc-Sierra, Inc. High speed phase frequency detector
US20110018602A1 (en) * 2009-07-24 2011-01-27 Texas Instruments Incorporated Edge-sensitive feedback-controlled pulse generator
KR101750414B1 (ko) * 2011-01-13 2017-06-23 삼성전자주식회사 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법
US8461890B1 (en) 2011-07-20 2013-06-11 United Microelectronics Corp. Phase and/or frequency detector, phase-locked loop and operation method for the phase-locked loop
US9094025B1 (en) 2013-03-15 2015-07-28 Gsi Technology, Inc. Systems and methods of phase frequency detection involving features such as improved clock edge handling circuitry/aspects
CN107634758A (zh) * 2017-09-15 2018-01-26 北京华大九天软件有限公司 一种锁相环低噪声源端开关电荷泵

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322643A (en) 1980-04-28 1982-03-30 Rca Corporation Digital phase comparator with improved sensitivity for small phase differences
FR2717019A1 (fr) * 1994-03-02 1995-09-08 Philips Composants Dispositif oscillateur verrouillé en phase.
KR100224577B1 (ko) 1996-10-07 1999-10-15 윤종용 위상동기루프의 록 검출장치
US5828255A (en) 1996-11-15 1998-10-27 International Business Machines Corporation Phase locked loop having adaptive jitter reduction
US5821817A (en) 1997-06-16 1998-10-13 The United States Of America As Represented By The Secretary Of The Army Fast-locking low-noise phase-locked loop
US5977801A (en) * 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
JPH11127076A (ja) 1997-10-21 1999-05-11 Matsushita Electric Ind Co Ltd フェイズロックループ回路
KR100269316B1 (ko) 1997-12-02 2000-10-16 윤종용 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
KR100282124B1 (ko) 1998-04-03 2001-02-15 윤종용 디지탈 위상 동기 루프 회로
KR100284780B1 (ko) 1998-04-20 2001-03-15 윤종용 위상 동기 루프 회로의 위상 락 검출 회로
US6308055B1 (en) 1998-05-29 2001-10-23 Silicon Laboratories, Inc. Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
KR20000018820A (ko) 1998-09-04 2000-04-06 윤종용 락-인 시간을 줄이기 위한 위상 동기 루프 회로
KR100313498B1 (ko) 1998-12-17 2001-12-12 김영환 동기검출회로를사용한피엘엘
DE19859515C1 (de) 1998-12-22 2000-04-20 Siemens Ag Digitaler Phasen-Frequenz-Detektor
US6124741A (en) 1999-03-08 2000-09-26 Pericom Semiconductor Corp. Accurate PLL charge pump with matched up/down currents from Vds-compensated common-gate switches
JP2000295097A (ja) 1999-04-09 2000-10-20 Sharp Corp 位相比較回路
US6147561A (en) 1999-07-29 2000-11-14 Conexant Systems, Inc. Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain
US6594330B1 (en) 1999-10-26 2003-07-15 Agere Systems Inc. Phase-locked loop with digitally controlled, frequency-multiplying oscillator
US6366144B2 (en) 1999-11-30 2002-04-02 Samsung Electronics Co., Ltd. Loop filtering apparatus for reducing frequency lock-up time and phase noise of a phase locked loop for use in a mobile terminal
KR100652356B1 (ko) 2000-02-07 2006-11-30 삼성전자주식회사 광대역 채널 클럭 복원 시 안정된 클럭 재생을 위한 위상동기 루프 및 그의 동작 방법
US6356158B1 (en) 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
KR100358118B1 (ko) 2000-06-08 2002-10-25 한국전자통신연구원 고속 동기를 갖는 위상동기루프
US6362670B1 (en) 2000-08-04 2002-03-26 Marconi Communications, Inc. Controlled slew reference switch for a phase locked loop
KR100385232B1 (ko) 2000-08-07 2003-05-27 삼성전자주식회사 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
US6545547B2 (en) 2000-08-18 2003-04-08 Texas Instruments Incorporated Method for tuning a VCO using a phase lock loop
JP3414382B2 (ja) 2001-01-09 2003-06-09 日本電気株式会社 Ｐｌｌ回路及びその制御方法
CA2344787A1 (en) * 2001-04-19 2002-10-19 Pmc-Sierra Ltd. A phase detector customized for clock synthesis unit
US6566088B1 (en) 2001-10-04 2003-05-20 Board Of Regents, The University Of Texas System Prolyl-4-hydroxylases
US6583657B1 (en) 2002-06-20 2003-06-24 International Business Machines Corporation Single-edge clock adjustment circuits for PLL-compatible, dynamic duty-cycle correction circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010059032A3 (en) * 2008-11-21 2010-08-26 Mimos Bhd. A phase frequency detector
US8786315B2 (en) 2008-11-21 2014-07-22 Mimos Berhad Phase frequency detector

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US20040178834A1 (en) 2004-09-16
US6924677B2 (en) 2005-08-02
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