KR100336760B1 - 위상 주파수 검출기 - Google Patents

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Abstract

본 발명은 위상 주파수 검출기에 관한 것으로, 종래의 기술에 있어서는 리셋의 크리티컬 패스(Critical Path)가 도1에 도시된 바와 같이 모두 6개의 게이트(①∼⑥)를 거치므로 리셋 신호의 전달 시간과 리셋 되는 시간이 많이 소요되는 문제점이 있으며, 또한 도2에 도시된 바와 같이 두 신호(Vext, Vint)의 락킹 포인트 근처의 미세한 위상차를 검출하지 못하는 데드-존이 발생하게 되며 이것이 디지털 피엘엘에서는 지터로 나타나게 되어 상기 디지털 피엘엘을 사용하는 시스템의 성능을 저하시키게 되는 문제점이 있었다. 따라서, 본 발명은 종래의 정적 게이트를 사용한 위상 주파수 검출기가 60개의 소자로 구성되었는데 비해 단지 18개의 소자로 구성할 수 있으므로 그만큼 전력 소모를 감소시킬 수 있는 효과가 있고, 또한 리셋신호 전달시간 및 리셋 시간이 대폭 감소되어 고속 동작을 하므로 데드-존이 나타나지 않게 됨으로써, 이를 이용한 디지털 피엘엘에 지터를 발생시키지 않게 하는 효과가 있다.

Description

위상 주파수 검출기{PHASE FREQUENCY DETECTOR}
본 발명은 위상 주파수 검출기에 관한 것으로, 특히 데드-존(Dead-Zone)을 가지지 않고 고속으로 동작함으로써, 지터 특성이 좋고 고속 특성을 가지는 디지털 피엘엘을 설계할 수 있도록 하는 위상 주파수 검출기에 관한 것이다.
현재는 시스템의 클럭 주파수가 수백 MHz로 빨라짐에 따라 디지털 피엘엘(DPLL : Digital Phase-Locked Loop)을 사용한 클럭의 생성 및 분배는 플립플롭의 셋업-타임을 만족시키고, 클럭 스큐를 최소로 줄이기 위해 필수적으로 사용되고 있는 실정이다.
도1은 종래의 위상 주파수 검출기(Phase Frequency Detector : PFD)의 일실시예의 구성을 보인 회로도로서, 이에 도시된 바와 같이 내부 클럭신호(Vint)와 외부 클럭신호(Vext)를 입력받아 RS-래치를 사용한 두 개의 정적(Static) D-플립플롭(1,2)을 통해 업/다운 신호(Up/Dn)를 만들도록 구성되어 있고, 또한 상기 RS-래치에서 출력되는 신호를 낸드 조합하는 4-입력 낸드 게이트(NAND1)를 통해 상기 두 개의 D-플립플롭(1,2)을 리셋시키도록 구성된 것으로 이의 동작 및 작용을 설명하면 다음과 같다.
일단, 입력신호(Vext, Vint)가 인버터(INV1, INV2)를 통해 반전되어 들어가므로 클럭의 상승에지에서 동작이 시작 된다.
먼저, 외부 클럭신호(Vext)신호가 내부 클럭신호(Vint)신호에 비하여 위상이 앞서는경우 업(Up)쪽의 D-플립플롭(1)이 먼저 셋트되어 '하이'로 되고, 내부 클럭신호(Vint)의 상승에지에서 리셋된다.
다음, 외부 클럭신호(Vext)가 내부 클럭신호(Vint)에 비해 위상이 뒤쳐질 경우 다운(Dn)쪽의 D-플립플롭(2)이 먼저 셋트되어 '하이'로 되고, 마찬가지로 외부 클럭신호(Vext)의 상승에지에서 리셋된다.
즉, 내부 클럭신호(Vint)가 외부 클럭신호(Vext)를 추종하여 내부 클럭신호(Vint)의 위상이 외부 클럭신호(Vext)에 비해 늦을 경우는 업(Up)신호에 의해 위상을 빠르게 할 수 있도록 하고, 외부 클럭신호(Vext)에 비해 빠를 경우는 다운(Dn)신호에 의해 위상을 느리게 할 수 있도록 한다.
다시 말해, 내부 클럭신호(Vint)에 비하여 외부 클럭신호(Vext)의 위상이 빠를 경우 업(Up)신호가 먼저 '하이'로 되어 업(Up)펄스의 폭이 다운(Dn)펄스의 폭보다 길게 되고, 이것이 도4의 디지털 피엘엘(DPLL)의 구조에서 보듯이 챠지 펌프(20)의 전류소스(충전전류)의 전류량이 전류싱크(방전전류)의 전류량보다 크게 되어 루프필터를 충전시키므로 제어전압(Vcnt1)을 상승시키게 된다.
이에 따라 전압제어 발진기(Voltage Controlled Oscillator : VCO)는 제어전압(Vcntl)이 증가함에 따라 주파수를 증가시키게 되므로 디지털 피엘엘(DPLL)은 두 신호(Vext, Vint)가 락킹(Locking) 될 때까지 궤환(Feedback)이 일어난다.
반대로, 내부 클럭신호(Vint)에 비하여 외부 클럭신호(Vext) 위상이 뒤지는 경우도 마찬가지로 해석할 수 있다.
그러나, 상기 종래의 기술에 있어서는 리셋의 크리티컬 패스(Critical Path)가 도1에 도시된 바와 같이 모두 6개의 게이트(①∼⑥)를 거치므로 리셋 신호의 전달 시간과 리셋 되는 시간이 많이 소요되는 문제점이 있으며, 또한 도2에 도시된 바와 같이 두 신호(Vext, Vint)의 락킹 포인트 근처의 미세한 위상차를 검출하지 못하는 데드-존이 발생하게 되며 이것이 디지털 피엘엘에서는 지터로 나타나게 되어 상기 디지털 피엘엘을 사용하는 시스템의 성능을 저하시키게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, TSPC(True Single Phase Clocking) 다이나믹(Dynamic) 게이트에 의해 D-플립플롭을 구성하고, 리셋 경로를 단순화 하여 리셋 신호 전달시간 및 리셋 처리시간을 빠르게 하여 데드-존이 발생하지 않도록 함으로써, 이를 이용한 디지털 피엘엘에 지터 발생을 방지할 수 있도록 하는 위상 주파수 검출기를 제공함에 그 목적이 있다.
도 1은 종래의 위상 주파수 검출기의 일실시예의 구성을 보인 회로도.
도 2는 상기 도1에서 발생되는 데드-존을 보인 예시도.
도 3은 본 발명에 의한 위상 주파수 검출기의 일실시예의 구성을 보인 회로도.
도 4는 상기 도3을 이용한 디지털 피엘엘의 구성을 보인 블록도.
도 5는 상기 도1과 도3에 의한 리셋 시간을 비교한 파형도.
***도면의 주요 부분에 대한 부호의 설명***
10a,10b : 제1 래치부 10c,10d : 제2 래치부
이와 같은 목적을 달성하기 위한 본 발명은 내부 클럭신호(Vint) 및 외부 클럭신호(Vext)를 각각 입력받는 제1 래치부(10a,10b)와; 상기 내부 클럭신호(Vint) 또는 외부 클럭신호(Vext)를 직접 및 상기 제1 래치부(10a,10b)에서 출력된 신호를 입력받는 제2 래치부(10c,10d)로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 위상 주파수 검출기의 일실시예를 보인 구성도로서, 이에 도시한 바와 같이 위상 주파수 검출기(PFD)를 구성하는 두 개의 D-플립플롭은 TSPC(True Single Phase Clocking) 다이나믹(Dynamic) 게이트에 의해 구성한다.
또한, 상기 각 D-플립플롭은 내부 클럭신호(Vint) 및 외부 클럭신호(Vext)를 각각 입력받는 제1 래치부(10a,10b)와; 상기 내부 클럭신호(Vint) 또는 외부 클럭신호(Vext)를 직접 및 상기 제1 래치부(10a,10b)에서 출력된 신호를 입력받는 제2 래치부(10c,10d)로 구성하며, 리셋회로는 기존의 리셋경로를 단순화 하여 제1 래치부(10a, 10b)의 게이트 속에 ANL(All-NMOS Logic, 11)로 구성한다.
상기 제1 래치부(10a)는 소오스에 전원전압을 입력받고, 게이트에 클럭신호(Vext)를 입력받는 피모스 트랜지스터(M1)와; 상기 피모스 트랜지스터(M1)의 드레인에 3개의 엔모스 트랜지스터(M2∼M4)를 직렬 연결하고, 각 게이트는 다운 신호(Dn), 업 신호(Up) 및 클럭신호(Vext)를 직접 인가받도록 구성한다.
상기 제2 래치부(10c)는 소오스에 전원전압을 입력받고, 게이트에 제1 래치부(10a)의 출력신호를 입력받는 피모스 트랜지스터(M5)와; 상기 피모스 트랜지스터(M5)의 드레인에 2개의 엔모스 트랜지스터(M6,M7)를 직렬 연결하고, 각 게이트는 클럭신호(Vext) 및 제1 래치부(10a)의 출력신호를 인가받도록 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예를 첨부한 도 4를 참조하여 설명하면 다음과 같다.
일단, 그 동작에 있어서는 종래의 위상 주파수 검출기와 동일하게 동작한다.
즉, 내부 클럭신호(Vint)의 위상이 외부 클럭신호(Vext)의 위상보다 뒤지는 경우 외부 클럭신호(Vext)의 상승에지에서 업(Up)이 먼저 '하이'로 되고, 다운(Dn)은 아직'로우'상태고 있게 된다.
이어서, 뒤쳐져서 들어온 내부 클럭신호(Vint)의 상승에지에서 다운(Dn)이 '하이'로 천이한다.
이때 제1 래치부(10a,10b)의 다이나믹(Dynamic) 게이트 안의 ANL로직(11)이 업(Up)과 다운(Dn)쪽 플립플롭을 모두 리셋시키므로 업/다운은 모두 '로우'가 된다.
여기서, 상기 리셋신호 전달시간 및 리셋시간은 도5에 도시된 바와 같이 종래에 비해서 3배 이상 향상된 것을 알 수 있다.
또한, 내부 클럭신호(Vint)의 위상이 외부 클럭신호(Vext)의 위상보다 앞서는 경우도 상기와 같이 해석할 수 있다.
한편, 내부 클럭신호(Vint)와 외부 클럭신호(Vext)의 위상차가 '0'일 때 즉, 상기 두 신호가 락킹 되었을 경우에는 업펄스의 폭과 다운펄스의 폭이 같게 되므로 매우 짧은 시간동안 업(Up)과 다운(Dn)이 '하이'로 되어 데드-존을 없애주게 된다.
다음, 도4는 본 발명에 의한 위상 주차수 검출기를 디지털 피엘엘에 적용한 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와 같이 위상 주파수 검출기(10)는 외부 클럭신호(Vext)와 내부 클럭신호(Vint)의 위상이 같아질 때 까지 두 신호의 위상차를 검출하여 챠지 펌프(20)의 두 전류원(전류소스, 전류싱크)의 스위치(S/W1, S/W2)를 제어하는 업(Up), 다운(Dn) 펄스를 만들어 준다.
즉, 내부 클럭신호(Vint)가 외부 클럭신호(Vext)에 뒤져 업(Up) 펄스가 발생하게 되면 전류소스의 스위치(S/W1)를 턴온시키게 되어 루프 필터(20a)에 충전되는 제어전압(Vcntl)이 커지게 되어 이를 제어전압으로 입력받는 전압제어 발진기(VCO,30)에서출력되는 주파수가 높아지게 된다.
반대로, 내부 클럭신호(Vint)가 외부 클럭신호(Vext)에 앞서게 되어 다운(Dn) 펄스가 발생하게 되면 전류싱크의 스위치(S/W2)를 턴온시키게 되어 루프 필터(20a)에 충전되는 제어전압(Vcntl)이 작아지게 되어 이를 제어전압으로 입력받는 전압제어 발진기에서 출력되는 주파수가 낮아지게 된다.
즉, 업/다운 신호가 모두 '하이'일 경우에는 위상 주파수 검출기(10)가 리셋되므로 먼저 출력되는 펄스의 영향을 받게 된다.
이상에서 설명한 바와 같이 본 발명 위상 주파수 검출기는 종래의 정적 게이트를 사용한 위상 주파수 검출기가 60개의 소자로 구성되었는데 비해 단지 18개의 소자로 구성할 수 있으므로 그만큼 전력 소모를 감소시킬 수 있는 효과가 있고, 또한 리셋신호 전달시간 및 리셋 시간이 대폭 감소되어 고속 동작을 하므로 데드-존이 나타나지 않게 됨으로써, 이를 이용한 디지털 피엘엘에 지터를 발생시키지 않게 하는 효과가 있다.

Claims (4)

  1. 소오스에 전원전압을 입력받고, 게이트에 내부 또는 외부의 클럭신호를 입력받는 피모스 트랜지스터와, 상기 피모스 트랜지스터의 드레인에 3개의 엔모스 트랜지스터를 직렬 연결하고, 각 게이트는 순차로 다운신호(Dn), 업 신호(Up) 및 내부(Vint) 또는 외부클럭신호(Vext)를 각각 인가받도록 구성한 제1래치부(10a, 10b)와; 소오스에 전원전압을 입력받고, 게이트에 제1래치부의 출력신호를 입력받는 피모스 트랜지스터와, 상기 피모스 트랜지스터의 드레인에 2개의 엔모스 트랜지스터를 직렬 연결하고, 각 게이트는 순차로 내부(Vint) 또는 외부 클럭신호(Vext) 및 제1래치부의 출력신호를 인가받도록 구성한 제2래치부(10c, 10d)로 구성한 것을 특징으로 하는 위상 주파수 검출기.
  2. 제1항에 있어서, 상기 제 1,2래치부는 TSPC(True Single Phase Clocking) 다이나믹 게이트에 의해 구성한 것을 특징으로 하는 위상 주파수 검출기.
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