KR100301241B1 - 위상동기루프 - Google Patents

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Abstract

본 발명은 위상 동기 루프에 관해 개시한다. 본 발명은 위상 동기 루프로 입력되는 입력 클럭 신호와 상기 위상 동기 루프로부터 출력되는 출력 클럭 신호의 위상 차이를 검출하여 제1 및 제2 위상 검출 신호들을 발생하는 위상 주파수 검출기와, 상기 위상 주파수 검출기에 연결되며 상기 제1 및 제2 위상 검출 신호들에 응답하여 소정의 전류를 출력하는 충전 펌프와, 상기 충전 펌프에 연결되며 상기 소정의 전류에 포함된 고주파 잡음을 제거하여 전압 신호를 발생하는 루프 필터와, 상기 루프 필터에 연결되며 상기 전압 신호를 입력하여 소정의 주파수를 갖는 신호를 발생하는 전압 제어 발진기와, 상기 전압 제어 발진기로부터 발생되는 신호의 듀티 사이클 특성을 향상시켜서 상기 출력 클럭 신호로서 발생하는 듀티 사이클 조정 버퍼, 및 상기 전압 제어 발진기의 입력단에 연결되어서 상기 동기 위상 루프의 초기 동작 시간을 빠르게하는 파워업 회로를 구비함으로써 안정된 클럭 신호를 제공한다.

Description

위상 동기 루프{PHASE LOCKED LOOP}
본 발명은 위상 동기 루프에 관한 것으로서, 특히 고주파 디지털 시스템을 위한 위상 동기 루프에 관한 것이다.
최근에 생산되는 집적회로들 중 많은 집적회로들이 동기식 회로를 사용하고 있다. 동기식 회로는 집적회로의 내부에 사용되는 신호들을 동기시켜서 제어하기 위한 클럭 신호를 발생하여 집적회로들에 제공한다. 그런데 클럭 신호를 사용하는 과정에서 클럭 신호들의 지연 시간에 의한 클럭 스큐(Clock Skew)가 발생하게 되고, 이와 같은 클럭 스큐를 해결하기 위하여 위상 동기 루프를 이용한다. 위상 동기 루프를 이용하는 데 있어서, 고려되어야 할 가장 중요한 요소는 클럭 신호를 안정되게 공급해주어야 한다는 것이다. 그래야만 클럭 신호를 사용하는 집적회로들이 내부 신호들을 정확하게 제어할 수가 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명의 목적은 안정된 클럭 신호를 공급할 수 있는 위상 동기 루프를 제공하는 데 있다.
도 1은 본 발명에 따른 위상 동기 루프(Phase Locked Loop)의 블록도.
도 2는 도 1에 도시된 위상 주파수 검출기의 회로도.
도 3은 도 1에 도시된 충전 펌프(pump)의 회로도.
도 4a 및 도 4b는 각각 도 1에 도시된 루프 필터(Loop Filter)의 제1 및 제2 실시예들을 도시한 회로도들.
도 5는 도 1에 도시된 파워업(Power-Up) 회로의 회로도.
도 6은 도 1에 도시된 전압 제어 발진기(Voltage Controlled Oscillator)의 회로도.
도 7은 도 1에 도시된 듀티 사이클 조정 버퍼(Duty Cycle Adjust Buffer)의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 위상 주파수 검출기 111 : 충전 펌프
121 : 루프 필터 131 : 전압 제어 발진기
141 : 듀티 사이클 조정 버퍼 151 : 파워업 회로
상기한 기술적 과제를 이루기 위하여 본 발명은,
위상 동기 루프로 입력되는 입력 클럭 신호와 상기 위상 동기 루프로부터 출력되는 출력 클럭 신호의 위상 차이를 검출하여 제1 및 제2 위상 검출 신호들을 발생하는 위상 주파수 검출기와, 상기 위상 주파수 검출기에 연결되며 상기 제1 및 제2 위상 검출 신호들에 응답하여 소정의 전류를 출력하는 충전 펌프와, 상기 충전 펌프에 연결되며 상기 소정의 전류에 포함된 고주파 잡음을 제거하여 전압 신호를 발생하는 루프 필터와, 상기 루프 필터에 연결되며 상기 전압 신호를 입력하여 소정의 주파수를 갖는 신호를 발생하는 전압 제어 발진기와, 상기 전압 제어 발진기로부터 발생되는 신호의 듀티 사이클 특성을 향상시켜서 상기 출력 클럭 신호로서 발생하는 듀티 사이클 조정 버퍼를 포함하여 이루어진 위상 동기 루프에 있어서, 상기 전압 제어 발진기의 입력단에 연결되어서 상기 동기 위상 루프의 초기 동작 시간을 빠르게하는 파워업 회로를 더 구비하는 것을 특징으로 하는 동기 위상 루프를 제공한다.
바람직하기는, 상기 위상 주파수 검출기는 상기 입력 클럭 신호를 입력하는 제1 낸드 게이트(NAND Gate)와, 상기 제1 낸드 게이트의 출력을 입력하는 제2 낸드 게이트와, 상기 제2 낸드 게이트의 출력을 입력하고 그 출력의 일부는 상기 제2 낸드 게이트로 입력되는 제3 낸드 게이트와, 제4 낸드 게이트와, 상기 제4 낸드 게이트의 출력을 입력하고 그 출력의 일부는 상기 제4 낸드 게이트로 입력되는 제5 낸드 게이트와, 상기 제5 낸드 게이트의 출력과 상기 출력 클럭 신호를 입력하는 제6 낸드 게이트와, 상기 제1 및 제2 낸드 게이트들의 출력들과 상기 제5 및 제6 낸드 게이트들의 출력들을 입력하고 그 출력의 일부는 상기 제3 및 제4 낸드 게이트들로입력되는 제7 낸드 게이트와, 상기 제1 및 제2 낸드 게이트들의 출력들과 상기 제7 낸드 게이트의 출력을 입력하고 그 출력의 일부는 상기 제1 낸드 게이트로 입력되며 상기 위상 검출 신호로서 출력하는 제8 낸드 게이트, 및 상기 제5 및 제6 낸드 게이트들의 출력들과 상기 제7 낸드 게이트의 출력을 입력하고 그 출력의 일부는 상기 제6 낸드 게이트로 입력되며 상기 위상 검출 신호로서 출력하는 제9 낸드 게이트를 구비한다.
바람직하기는 상기 충전 펌프는 상기 제1 및 제2 위상 검출 신호들과 각각 상기 제1 및 제2 위상 검출 신호들의 반전 신호들인 제1 및 제2 상보 위상 반전 신호들을 입력하고 상기 제1 위상 검출 신호가 하이 레벨이고 상기 제2 위상 검출 신호는 로우 레벨이면 상기 소정의 전류를 출력하고, 상기 제1 위상 검출 신호가 로우 레벨이고 상기 제2 위상 검출 신호는 하이 레벨이면 상기 소정의 전류는 중단되는 차동 증폭부, 및 상기 차동 증폭부에 연결되며 상기 차동 증폭부에 일정한 전류를 제공하는 제1 및 제2 전류원들을 구비한다.
바람직하기는, 상기 루프 필터는 상기 충전 펌프의 출력이 일단에 인가되고 타단은 접지되는 캐패시터와, 상기 캐패시터의 일단에 일단이 연결되는 저항, 및 상기 저항의 타단에 일단이 연결되고 타단은 접지되는 다른 캐패시터를 구비한다.
바람직하기는, 상기 파워업 회로는 전원 전압에 연결된 제1 캐패시터와, 상기 제1 캐패시터에 입력단이 연결되는 제1 인버터와, 상기 제1 인버터의 출력단에 입력단이 연결되고 상기 제1 캐패시터에 출력단이 연결되는 제2 인버터와, 상기 제1 인버터의 출력단과 전원 전압 사이에 연결되는 제2 캐패시터와, 상기 제1 인버터의 출력단에 입력단이 연결되는 제3 인버터와, 상기 제3 인버터의 출력단과 접지단 사이에 연결되는 저항과, 상기 제3 인버터의 출력단과 접지단 사이에 연결되는 제3 캐패시터와, 상기 제3 인버터의 출력단에 입력단이 연결되는 제4 인버터와, 상기 제4 인버터의 출력단과 전원 전압 사이에 연결되는 제4 캐패시터와, 상기 제4 인버터의 출력단에 입력단이 연결되는 제5 인버터와, 상기 제5 인버터와 접지단 사이에 연결되는 제5 캐패시터와, 상기 제2 인버터의 출력단에 드레인이 연결되고 상기 제5 인버터의 출력단에 게이트가 연결되며 소오스는 접지되는 NMOS 트랜지스터와, 상기 제5 인버터의 출력단에 직렬로 연결된 제6 및 제7 인버터들과, 상기 제7 인버터의 출력단에 직렬로 연결된 인버터 체인과, 상기 제7 인버터의 출력단에 입력단이 연결되는 제8 인버터와, 상기 제8 인버터의 출력단과 상기 인버터 체인의 출력단에 입력단이 연결되고 출력단으로부터 상기 파워업 회로의 출력을 발생하는 제9 인버터를 구비한다.
바람직하기는, 상기 전압 제어 발진기는 다수개의 인버터들을 포함하는 링 카운터를 구비한다.
바람직하기는, 상기 듀티 사이클 조정 버퍼는 상기 전압 제어 발진기의 출력이 NMOS 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되는 제1 및 제2 전송 게이트들과, 상기 전압 제어 발진기의 출력이 PMOS 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되는 제3 및 제4 전송 게이트들과, 상기 제1 및 제2 전송 게이트들의 출력들을 반전시켜서 상기 제2 전송게이트의 입력단에 인가하는 제1 인버터와, 상기 제1 인버터의 출력을 반전시켜서 상기 제1 전송 게이트의 입력단에 인가하는 제2 인버터와, 상기 제4 전송 게이트의 출력을 반전시키는 제3 인버터 및 상기 제3 인버터의 출력을 반전시켜서 상기 제3 및 제4 전송 게이트들의 입력단들로 인가하는 제4 인버터를 구비한다.
상기 본 발명에 의한 위상 동기 루프는 입력되는 클럭 신호를 안정한 상태로 만들어서 출력한다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 위상 동기 루프(Phase Locked Loop)의 블록도이다. 도 1을 참조하면, 본 발명에 따른 위상 동기 루프는 위상 주파수 검출기(101), 충전 펌프(111), 루프 필터(121), 전압 제어 발진기(131), 및 듀티 사이클 조정 버퍼(141)를 구비하고 있으며, 여기에 본 발명의 특징부인 파워업 회로(151)가 더 구비되어 있다.
상기 위상 주파수 검출기(101)는 상기 위상 동기 루프로 입력되는 입력 클럭 신호(ICLK)와 상기 위상 동기 루프로부터 출력되는 출력 클럭 신호(OCLK)의 위상 차이를 검출하여 제1 및 제2 위상 검출 신호들(Down,Up)을 발생한다. 상기 제1 위상 검출 신호는 상기 출력 클럭 신호(OCLK)의 위상이 상기 입력 클럭 신호보다 빠른 경우에 로우 레벨로 되는 다운(Down) 신호이고, 상기 제2 위상 검출 신호는 상기 출력 클럭 신호(OCLK)의 위상이 상기 입력 클럭 신호보다 늦는 경우에 하이 레벨로 되는 업(Up) 신호이다.
상기 충전 펌프(111)는 상기 위상 주파수 검출기(101)에 연결되며 상기 제1및 제2 위상 검출 신호들(Down,Up)에 응답하여 소정의 전류(Ic)를 출력한다.
상기 루프 필터(121)는 상기 충전 펌프(111)에 연결되며 상기 소정의 전류(Ic)에 포함된 고주파 잡음을 제거하며 상기 충전 펌프(111)로부터 출력되는 전압의 진동폭을 감소시킨 전압 신호(Vc)를 발생한다.
상기 전압 제어 발진기(131)는 상기 루프 필터(121)에 연결되며 상기 전압 신호(Vc)를 입력하여 소정의 주파수를 갖는 신호(Vv)를 발생한다.
상기 듀티 사이클 조정 버퍼(141)는 상기 전압 제어 발진기(131)로부터 발생되는 신호(Vv)의 듀티 사이클 특성을 향상시켜서 출력 클럭 신호(OCLK)를 발생시킨다.
상기 파워업 회로(151)는 상기 전압 제어 발진기(131)의 입력단에 연결되어서 상기 동기 위상 루프의 초기 동작 시간을 빠르게한다.
도 1에 도시된 위상 동기 루프에 의하여 상기 루프 필터(121)로부터 출력되는 신호는 안정된 신호이다.
도 2는 상기 도 1에 도시된 위상 주파수 검출기(101)의 회로도이다. 도 2를 참조하면, 위상 주파수 검출기(101)는 상기 입력 클럭 신호(ICLK)를 입력하는 제1 낸드 게이트(201)와, 상기 제1 낸드 게이트(201)의 출력을 입력하는 제2 낸드 게이트(202)와, 상기 제2 낸드 게이트(202)의 출력을 입력하고 그 출력의 일부는 상기 제2 낸드 게이트(202)로 입력되는 제3 낸드 게이트(203)와, 제4 낸드 게이트(204)와, 상기 제4 낸드 게이트(204)의 출력을 입력하고 그 출력의 일부는 상기 제4 낸드 게이트(204)로 입력되는 제5 낸드 게이트(205)와, 상기 제5 낸드 게이트(205)의출력과 상기 출력 클럭 신호(OCLK)를 입력하는 제6 낸드 게이트(206)와, 상기 제1 및 제2 낸드 게이트들(201,202)의 출력들과 상기 제5 및 제6 낸드 게이트들(205,206)의 출력들을 입력하고 그 출력의 일부는 상기 제3 및 제4 낸드 게이트들(203,204)로 입력되는 제7 낸드 게이트(207)와, 상기 제1 및 제2 낸드 게이트들(201,202)의 출력들과 상기 제7 낸드 게이트(207)의 출력을 입력하고 그 출력의 일부는 상기 제1 낸드 게이트(201)로 입력되며 상기 위상 검출 신호로서 출력하는 제8 낸드 게이트(208), 및 상기 제5 및 제6 낸드 게이트들(205,206)의 출력들과 상기 제7 낸드 게이트(207)의 출력을 입력하고 그 출력의 일부는 상기 제6 낸드 게이트(206)로 입력되며 상기 위상 검출 신호로서 출력하는 제9 낸드 게이트(209)로 구성한다.
상기 제2 및 제3 낸드 게이트들(202,203)과, 상기 제4 및 제5 낸드 게이트들(204,205)은 각각 RS 래취(latch)를 형성한다. 상기 제1 및 제2 낸드 게이트들(201,202)의 출력들과 상기 제7 낸드 게이트(207)의 출력에 의해 상기 업 신호(Up)가 결정되고, 상기 제5 및 제6 낸드 게이트들(205,206)의 출력들과 상기 제7 낸드 게이트(207)의 출력에 의해 상기 다운 신호(Down)의 전압 레벨이 결정된다.
상기 제8 낸드 게이트(208)의 출력을 반전시키는 인버터(211)를 통해서 상기 업 신호의 반전 신호(UpB)가 발생되고, 상기 제9 낸드 게이트(209)의 출력을 반전시키는 인버터(212)를 통해서 상기 다운 신호의 반전 신호(DownB)가 발생된다.
도 3은 상기 도 1에 도시된 충전 펌프(111)의 회로도이다. 도 3을 참조하면,상기 충전 펌프(111)는 상기 제1 및 제2 위상 검출 신호들(Down,Up)과 각각 상기 제1 및 제2 위상 검출 신호들의 반전 신호들인 제1 및 제2 상보 위상 반전 신호들(DownB,UpB)을 입력하고 상기 제1 위상 검출 신호(Down)가 하이 레벨이고 상기 제2 위상 검출 신호(Up)는 로우 레벨이면 상기 소정의 전류를 출력하고, 상기 제1 위상 검출 신호(Down)가 로우 레벨이고 상기 제2 위상 검출 신호(Up)는 하이 레벨이면 상기 소정의 전류는 중단되는 차동 증폭부(351), 및 상기 차동 증폭부(351)에 연결되며 상기 차동 증폭부(351)에 일정한 전류를 제공하는 제1 및 제2 전류원들(311,331)로 구성한다.
상기 차동 증폭부(351)와 상기 제1 및 제2 전류원들(311,321)들이 합하여 하나의 차동 증폭기를 형성한다.
상기 차동 증폭부(351)는 상기 제1 전류원(311)에 소오스가 연결되고 상기 제2 위상 검출 신호(Up)에 의해 게이팅(gating)되는 PMOS 트랜지스터(361)와, 상기 PMOS 트랜지스터(361)의 드레인에 소오스가 연결되고 상기 제1 위상 검출 신호(Down)에 의해 게이팅되며 상기 제2 전류원(331)에 드레인이 연결되는 다른 PMOS 트랜지스터(362)와, 상기 제1 전류원(311)에 드레인이 연결되고 상기 제2 상보 위상 검출 신호(UpB)에 의해 게이팅되는 NMOS 트랜지스터(363), 및 상기 NMOS 트랜지스터(363)의 소오스에 드레인이 연결되고 상기 제1 상보 위상 검출 신호(DownB)에 의해 게이팅되며 상기 제2 전류원(331)에 소오스가 연결되는 다른 NMOS 트랜지스터(364)로 구성한다.
상기 제1 전류원(311)은 전원 전압(Vcc)이 소오스에 인가되고 게이트와 드레인은 서로 연결되는 제1 PMOS 트랜지스터(321)와, 상기 전원 전압(Vcc)이 소오스에 인가되고 상기 제1 PMOS 트랜지스터(321)의 게이트에 게이트가 연결되며 드레인은 상기 차동 증폭부(351)에 연결되는 제2 PMOS 트랜지스터(322)와, 상기 제1 PMOS 트랜지스터(321)의 드레인에 소오스가 연결되며 게이트와 드레인은 서로 연결되는 제3 PMOS 트랜지스터(323)로 구성된다. 상기 제2 전류원(331)은 상기 제3 PMOS 트랜지스터(323)의 드레인과 게이트가 공통으로 연결되는 제1 NMOS 트랜지스터(341)와, 상기 제1 NMOS 트랜지스터(341)의 소오스에 드레인과 게이트가 공통으로 연결되며 소오스는 접지되는 제2 NMOS 트랜지스터(342), 및 상기 차동 증폭부(351)에 드레인이 연결되며 상기 제2 NMOS 트랜지스터(342)의 게이트에 게이트가 연결되며 소오스는 접지되는 제3 NMOS 트랜지스터(343)로 구성한다.
상기 제1 및 제2 전류원들(311,331)은 상기 차동 증폭부(351)에 일정한 전류가 흐르도록 해준다.
상기 충전 펌프(111)는 락 레인지(lock range)나 캡쳐 레인지(capture range)를 결정하는데 사용된다. 입력 주파수가 변하여도 계속 락 전압(lock voltage)을 유지하기 위한 입력 주파수의 범위를 락 레인지라 하는데 이를 위하여 충전 펌프(111)에서 공급되는 전류량은 매우 적어야 한다. 이와같은 전류량을 적게 하기 위하여 상기 제1 및 제2 전류원들(311,331)의 크기는 최소화된다. 때문에 초기에 상기 위상 동기 루프가 동작하는데 많은 시간이 요구되는데 이를 해결하기 위하여 상기 파워업 회로(151)가 사용된다.
도 4a는 상기 도 1에 도시된 루프 필터(121)의 제1 실시예의 회로도이다. 도4a를 참조하면, 상기 루프 필터(121)는 상기 충전 펌프(111)의 출력이 일단에 인가되고 타단은 접지되는 캐패시터(401)와, 상기 캐패시터(401)의 일단에 일단이 연결되는 저항(403), 및 상기 저항(403)의 타단에 일단이 연결되고 타단은 접지되는 다른 캐패시터(405)로 구성한다. 상기 저항(403)으로부터 상기 루프 필터(121)의 출력(Vc)이 발생한다.
도 4b를 참조하면, 상기 루프 필터(121)는 상기 충전 펌프(111)의 출력이 게이트에 인가되고 드레인과 소오스는 접지되는 제1 NMOS 트랜지스터(411)와, 상기 제1 NMOS 트랜지스터(411)의 게이트에 드레인이 연결되고 전원 전압(Vcc)이 게이트에 인가되는 제2 NMOS 트랜지스터(413), 및 상기 제2 NMOS 트랜지스터(413)의 소오스에 게이트가 연결되고 드레인과 소오스는 접지되는 제3 NMOS 트랜지스터(415)로 구성한다. 상기 제2 NMOS 트랜지스터(413)로부터 상기 루프 필터(121)의 출력(Vc)이 발생한다.
상기 제1 NMOS 트랜지스터(411)와 제2 NMOS 트랜지스터(415)는 캐패시터의 역할을 하고, 제2 NMOS 트랜지스터(413)는 저항 역할을 한다.
상기 루프 필터(121)는 가장 오른쪽에 폴(pole)을 하나 첨가하여 설계하였다. 폴을 고주파 영역으로 보내기 위하여 폴을 형성하는 캐패시터(411,401)의 크기를 아주 작게 설계한다.
도 5는 상기 도 1에 도시된 파워업 회로(151)의 회로도이다. 도 5를 참조하면, 파워업 회로(151)는 전원 전압(Vcc)에 연결된 제1 캐패시터(501)와, 상기 제1 캐패시터(501)에 입력단이 연결되는 제1 인버터(521)와, 상기 제1 인버터(521)의출력단에 입력단이 연결되고 상기 제1 캐패시터(501)에 출력단이 연결되는 제2 인버터(522)와, 상기 제1 인버터(521)의 출력단과 전원 전압(Vcc) 사이에 연결되는 제2 캐패시터(502)와, 상기 제1 인버터(521)의 출력단에 입력단이 연결되는 제3 인버터(523)와, 상기 제3 인버터(523)의 출력단과 접지단 사이에 연결되는 저항(551)과, 상기 제3 인버터(523)의 출력단과 접지단 사이에 연결되는 제3 캐패시터(503)와, 상기 제3 인버터(523)의 출력단에 입력단이 연결되는 제4 인버터(524)와, 상기 제4 인버터(524)의 출력단과 전원 전압(Vcc) 사이에 연결되는 제4 캐패시터(504)와, 상기 제4 인버터(524)의 출력단에 입력단이 연결되는 제5 인버터(525)와, 상기 제5 인버터(525)와 접지단 사이에 연결되는 제5 캐패시터(505)와, 상기 제2 인버터(522)의 출력단에 드레인이 연결되고 상기 제5 인버터(525)의 출력단에 게이트가 연결되며 소오스는 접지되는 NMOS 트랜지스터(561)와, 상기 제5 인버터(525)의 출력단에 직렬로 연결된 제6 및 제7 인버터들(526,527)과, 상기 제7 인버터(527)의 출력단에 직렬로 연결된 인버터 체인(541)과, 상기 제7 인버터(527)의 출력단에 입력단이 연결되는 제8 인버터(528)와, 상기 제8 인버터(528)의 출력단과 상기 인버터 체인(541)의 출력단에 입력단이 연결되고 출력단으로부터 상기 파워업 회로(151)의 출력(Vp)을 발생하는 제9 인버터(529)로 구성한다.
상기 제1 및 제4 캐패시터들(501,504)은 각각 하나의 PMOS 트랜지스터로 구성하며, 이들 PMOS 트랜지스터는 그 드레인과 소오스가 공통으로 전원 전압(Vcc)에 연결된다. 상기 제2 및 제3 캐패시터들(502,503)과 제5 캐패시터(505)은 각각 하나의 NMOS 트랜지스터로 구성하며, 이들 NMOS 트랜지스터는 그 드레인과 소오스가 공통으로 접지단(GND)에 연결된다.
상기 저항(551)은 두 개의 직렬 연결된 NMOS 트랜지스터들로 구성한다.
상기 파워업 회로(151)는 상기 충전 펌프(111)가 공급하는 전류의 양이 상당히 작기 때문에 발생하는 위상 동기 루프의 트래킹(tracking)의 어려움과 락킹(locking)하기까지의 지연되는 시간을 감소시킨다.
도 6은 상기 도 1에 도시된 전압 제어 발진기(131)의 회로도이다. 도 6을 참조하면, 전압 제어 발진기(131)는 7개의 인버터들(601∼607)과 전류원(621) 및 출력부(611)를 구비하는 링 카운터로 구성한다. 상기 전류원(621)에 상기 루프 필터(121)의 출력 신호(Vc)가 인가되고 상기 출력부(611)로부터 상기 전압 제어 발진기(131)의 출력 신호(Vv)가 발생된다.
도 7은 상기 도 1에 도시된 듀티 사이클 조정 버퍼(141)의 회로도이다. 도 7을 참조하면, 듀티 사이클 조정 버퍼(141)는 D 플립플롭을 이용하여 구성한다. 즉, 상기 듀티 사이클 조정 버퍼(141)는 상기 전압 제어 발진기(131)의 출력(Vv)이 각 NMOS 트랜지스터들의 게이트들에 인가되고 상기 전압 제어 발진기(131)의 출력의 반전 신호가 각 PMOS 트랜지스터들의 게이트들에 인가되는 제1 및 제2 전송 게이트들(701,702)과, 상기 전압 제어 발진기(131)의 출력이 각 PMOS 트랜지스터의 게이트들에 인가되고 상기 전압 제어 발진기(131)의 출력의 반전 신호가 각 NMOS 트랜지스터들의 게이트들에 인가되는 제3 및 제4 전송 게이트들(703,704)과, 상기 제1 및 제2 전송 게이트들(701,702)의 출력들을 반전시켜서 상기 제2 전송 게이트(702)의 입력단에 인가하는 제1 인버터(711)와, 상기 제1 인버터(711)의 출력을 반전시켜서 상기 제1 전송 게이트(701)의 입력단에 인가하는 제2 인버터(712)와, 상기 제4 전송 게이트(704)의 출력을 반전시키는 제3 인버터(713), 및 상기 제3 인버터(713)의 출력을 반전시켜서 상기 제3 및 제4 전송 게이트들(703,704)의 입력단들로 인가하는 제4 인버터(714)로 구성한다. 상기 제3 인버터(713)로부터 상기 듀티 사이클 조정 버퍼(141)의 출력(OCLK)이 발생한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 위상 동기 루프는 입력되는 클럭 신호를 안정하게 만들어서 출력한다.

Claims (10)

  1. 위상 동기 루프로 입력되는 입력 클럭 신호(ICLK)와 상기 위상 동기 루프로부터 출력되는 출력 클럭 신호의 위상 차이를 검출하여 제1 및 제2 위상 검출 신호들을 발생하는 위상 주파수 검출기와;
    상기 위상 주파수 검출기에 연결되며 상기 제1 및 제2 위상 검출 신호들에 응답하여 소정의 전류를 출력하는 충전 펌프와;
    상기 충전 펌프에 연결되며 상기 소정의 전류에 포함된 고주파 잡음을 제거하여 전압 신호를 발생하는 루프 필터와;
    상기 루프 필터에 연결되며 상기 전압 신호를 입력하여 소정의 주파수를 갖는 신호를 발생하는 전압 제어 발진기와;
    상기 전압 제어 발진기로부터 발생되는 신호의 듀티 사이클 특성을 향상시켜서 상기 출력 클럭 신호로서 발생하는 듀티 사이클 조정 버퍼를 포함하여 이루어진 위상 동기 루프에 있어서,
    상기 전압 제어 발진기의 입력단에 연결되어서 상기 동기 위상 루프의 초기 동작 시간을 빠르게하는 파워업 회로를 더 포함하는 것을 특징으로 하는 동기 위상 루프.
  2. 제1 항에 있어서, 상기 제1 위상 검출 신호는 상기 출력 클럭 신호의 위상이상기 입력 클럭 신호보다 빠른 경우에 로우 레벨로 되는 다운 신호이고, 상기 제2 위상 검출 신호는 상기 출력 클럭 신호의 위상이 상기 입력 클럭 신호보다 늦는 경우에 하이 레벨로 되는 업 신호인 것을 특징으로 하는 위상 동기 루프.
  3. 제1 항에 있어서, 상기 충전 펌프는
    상기 제1 및 제2 위상 검출 신호들과 각각 상기 제1 및 제2 위상 검출 신호들의 반전 신호들인 제1 및 제2 상보 위상 반전 신호들을 입력하고 상기 제1 위상 검출 신호가 하이 레벨이고 상기 제2 위상 검출 신호는 로우 레벨이면 상기 소정의 전류를 출력하고, 상기 제1 위상 검출 신호가 로우 레벨이고 상기 제2 위상 검출 신호는 하이 레벨이면 상기 소정의 전류는 중단되는 차동 증폭부와; 및
    상기 차동 증폭부에 연결되며 상기 차동 증폭부에 일정한 전류를 제공하는 제1 및 제2 전류원들을 포함하는 것을 특징으로 하는 위상 동기 루프.
  4. 제3 항에 있어서, 상기 차동 증폭부는
    상기 제1 전류원에 소오스가 연결되고 상기 제2 위상 검출 신호에 의해 게이팅되는 PMOS 트랜지스터와;
    상기 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 위상 검출 신호에 의해 게이팅되며 상기 제2 전류원에 드레인이 연결되는 다른 PMOS 트랜지스터와;
    상기 제1 전류원에 드레인이 연결되고 상기 제2 위상 검출 신호의 반전 신호에 의해 게이팅되는 NMOS 트랜지스터와; 및
    상기 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 위상 검출 신호의 반전 신호에 의해 게이팅되며 상기 제2 전류원에 소오스가 연결되는 다른 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 동기 루프.
  5. 제3 항에 있어서, 상기 제1 및 제2 전류원들은
    전원 전압이 소오스에 인가되고 게이트와 드레인은 서로 연결되는 제1 PMOS 트랜지스터와;
    상기 전원 전압이 소오스에 인가되고 상기 제1 PMOS 트랜지스터의 게이트에 게이트가 연결되며 드레인은 상기 차동 증폭부에 연결되는 제2 PMOS 트랜지스터와;
    상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되며 게이트와 드레인은 서로 연결되는 제3 PMOS 트랜지스터와;
    상기 제3 PMOS 트랜지스터의 드레인과 게이트가 공통으로 연결되는 제1 NMOS 트랜지스터와;
    상기 제1 NMOS 트랜지스터의 소오스에 드레인과 게이트가 공통으로 연결되며 소오스는 접지되는 제2 NMOS 트랜지스터와; 및
    상기 차동 증폭부에 드레인이 연결되며 상기 제2 NMOS 트랜지스터의 게이트에 게이트가 연결되며 소오스는 접지되는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 동기 루프.
  6. 제1 항에 있어서, 상기 파워업 회로는
    전원 전압에 연결된 제1 캐패시터와;
    상기 제1 캐패시터에 입력단이 연결되는 제1 인버터와;
    상기 제1 인버터의 출력단에 입력단이 연결되고 상기 제1 캐패시터에 출력단이 연결되는 제2 인버터와;
    상기 제1 인버터의 출력단과 전원 전압 사이에 연결되는 제2 캐패시터와;
    상기 제1 인버터의 출력단에 입력단이 연결되는 제3 인버터와;
    상기 제3 인버터의 출력단과 접지단 사이에 연결되는 저항과;
    상기 제3 인버터의 출력단과 접지단 사이에 연결되는 제3 캐패시터와;
    상기 제3 인버터의 출력단에 입력단이 연결되는 제4 인버터와;
    상기 제4 인버터의 출력단과 전원 전압 사이에 연결되는 제4 캐패시터와;
    상기 제4 인버터의 출력단에 입력단이 연결되는 제5 인버터와;
    상기 제5 인버터와 접지단 사이에 연결되는 제5 캐패시터와;
    상기 제2 인버터의 출력단에 드레인이 연결되고 상기 제5 인버터의 출력단에 게이트가 연결되며 소오스는 접지되는 NMOS 트랜지스터와;
    상기 제5 인버터의 출력단에 직렬로 연결된 제6 및 제7 인버터들과;
    상기 제7 인버터의 출력단에 직렬로 연결된 인버터 체인과;
    상기 제7 인버터의 출력단에 입력단이 연결되는 제8 인버터와;
    상기 제8 인버터의 출력단과 상기 인버터 체인의 출력단에 입력단이 연결되고 출력단으로부터 상기 파워업 회로의 출력을 발생하는 제9 인버터를 포함하는 것을 특징으로 하는 위상 동기 루프.
  7. 제1 항에 있어서, 상기 전압 제어 발진기는 다수개의 인버터들을 구비하는 링 카운터인 것을 특징으로 하는 위상 동기 루프.
  8. 제7 항에 있어서, 상기 인버터들은 모두 7개인 것을 특징으로 하는 위상 동기 루프.
  9. 제1 항에 있어서, 상기 듀티 사이클 조정 버퍼는 D 플립플롭으로 구성하는 것을 특징으로 하는 위상 동기 루프.
  10. 제9 항에 있어서, 상기 듀티 사이클 조정 버퍼는
    상기 전압 제어 발진기의 출력이 NMOS 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되는 제1 및 제2 전송 게이트들과;
    상기 전압 제어 발진기의 출력이 PMOS 트랜지스터의 게이트에 인가되고 상기 전압 제어 발진기의 출력의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되는 제3 및 제4 전송 게이트들과;
    상기 제1 및 제2 전송 게이트들의 출력들을 반전시켜서 상기 제2 전송 게이트의 입력단에 인가하는 제1 인버터와;
    상기 제1 인버터의 출력을 반전시켜서 상기 제1 전송 게이트의 입력단에 인가하는 제2 인버터와;
    상기 제4 전송 게이트의 출력을 반전시키는 제3 인버터와; 및
    상기 제3 인버터의 출력을 반전시켜서 상기 제3 및 제4 전송 게이트들의 입력단들로 인가하는 제4 인버터를 포함하는 것을 특징으로 하는 위상 동기 루프.
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