JPH06303134A

JPH06303134A - Ｐｌｌ回路

Info

Publication number: JPH06303134A
Application number: JP5112267A
Authority: JP
Inventors: Kazufumi Suzukawa; 一文鈴川; Takayuki Kuchiki; 隆之朽木
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1993-04-15
Filing date: 1993-04-15
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】その低消費電力化を図りつつ、電圧制御型発
振回路を含むＰＬＬ回路の使用可能な周波数領域を拡大
する。これにより、ＰＬＬ回路を含むクロック発生回路
を備えるシングルチップ型マイクロコンピュータ等の多
機能化を推進し、その適用可能な応用分野を拡大する。【構成】シングルチップ型マイクロコンピュータ等の
クロック発生回路ＣＰＧに含まれるＰＬＬ回路（ＰＬ
Ｌ）に、それぞれ異なる出力周波数特性を有しかつその
使用可能な周波数領域が互いに連続すべく設計される複
数の電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３と、これら
の電圧制御型発振回路の出力信号Ｃ１〜Ｃ３を選択制御
信号ＣＭ１〜ＣＭ３に従って択一的に伝達する出力選択
回路ＯＳＬとを設けるとともに、電圧制御型発振回路Ｖ
ＣＯ１〜ＶＣＯ３を選択制御信号ＣＭ１〜ＣＭ３に従っ
て択一的に動作状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＰＬＬ（フェーズロ
ックループ）回路に関するもので、例えば、シングルチ
ップ型マイクロコンピュータのクロック発生回路に含ま
れるＰＬＬ回路に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】入力クロック信号と内部クロック信号の
位相差に応じた位相差信号を形成する位相比較回路と、
この位相差信号に応じた制御電圧を形成するローパスフ
ィルタと、この制御電圧に応じたパルス信号を形成する
電圧制御型発振回路とを含み、入力クロック信号に位相
同期された内部クロック信号を形成するＰＬＬ回路があ
る。また、ＰＬＬ回路を含むクロック発生回路があり、
このようなクロック発生回路を含むシングルチップ型マ
イクロコンピュータがある。

【０００３】ＰＬＬ回路ならびにその基本原理について
は、例えば、平成４年４月１日、シータスク社発行の
『ＰＬＬの設計と実用回路−実験を通して学ぶ−（第４
版）』第１頁〜第２頁等に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、そのクロック発生回路に上記ＰＬＬ回
路を用いたシングルチップ型のマイクロコンピュータを
開発した。このマイクロコンピュータにおいて、クロッ
ク発生回路ＣＰＧは、図７に示されるように、外部端子
ＸＡ及びＸＢを介して水晶発振子ＸＴＬに結合されるこ
とで水晶発振子ＸＴＬの固有振動数と同一周波数の入力
クロック信号ＣＯを形成する発振回路ＯＳＣと、位相比
較回路ＰＦＣ，ローパスフィルタＬＰＦ，電圧制御型発
振回路ＶＣＯならびに分周回路ＦＤ１及びＦＤ２を含む
ＰＬＬ回路（ＰＬＬ）と、分周回路ＦＤ１の出力信号つ
まりクロック信号ＣＤを受けるクロック整形回路ＣＴと
を含む。このうち、ＰＬＬ回路の位相比較回路ＰＦＣ
は、発振回路ＯＳＣから出力される入力クロック信号Ｃ
Ｏと分周回路ＦＤ２の出力信号として得られる内部クロ
ック信号ＣＰの位相を比較し、その位相差に応じたパル
ス幅を有する位相差信号を形成する。また、ローパスフ
ィルタＬＰＦは、位相比較回路ＰＦＣから出力される位
相差信号のパルス幅に応じた直流電位を有する制御電圧
ＶＣを形成し、電圧制御型発振回路ＶＣＯは、ローパス
フィルタＬＰＦから出力される制御電圧ＶＣに応じた所
定の周波数を有するクロック信号ＣＧを形成する。電圧
制御型発振回路ＶＣＯから出力されるクロック信号ＣＧ
は、分周回路ＦＤ１によりその周波数がｐ分の１に分周
されてクロック信号ＣＤとなり、さらに分周回路ＦＤ２
によりｑ分の１に分周されて内部クロック信号ＣＰとな
る。

【０００５】ＰＬＬ回路を構成する分周回路ＦＤ１の出
力信号つまりクロック信号ＣＤは、クロック整形回路Ｃ
Ｔによって遅延・整形され、ｎ相のシステムクロック信
号ＣＰ１〜ＣＰｎとなる。これらのシステムクロック信
号は、中央処理装置ＣＰＵを含むマイクロコンピュータ
の各部に供給され、これらを同期動作させるための基本
クロック信号となる。これにより、このマイクロコンピ
ュータでは、比較的低い固有振動数を有する水晶発振子
ＸＴＬをもとに、そのｑ倍の周波数を有するシステムク
ロック信号ＣＰ１〜ＣＰｎを形成することができる。

【０００６】ところが、マイクロコンピュータの多機能
化が進みその応用分野が拡大されるにしたがって、上記
のようなＰＬＬ回路には次のような問題点が生じること
が本願発明者等によって明らかとなった。すなわち、上
記ＰＬＬ回路は１個の電圧制御型発振回路ＶＣＯを含
み、システムクロック信号ＣＰ１〜ＣＰｎの制御可能な
周波数領域は、この電圧制御型発振回路ＶＣＯの出力周
波数特性によって左右される。周知のように、電圧制御
型発振回路ＶＣＯの出力周波数を安定かつ的確に制御で
きる周波数範囲は、水晶発振子ＸＴＬの固有振動数のバ
ラツキを補償しうる程度の比較的狭いものとされる。し
かし、マイクロコンピュータの多機能化が進みその応用
分野が拡大されると、相応してそのシステムクロック信
号として要求される周波数範囲も拡大されるため、上記
ＰＬＬ回路ではこのようなニーズに対応できなくなり、
これによってマイクロコンピュータの多機能化ならびに
その適用可能な応用分野が制約を受けるものである。

【０００７】この発明の目的は、使用可能な周波数領域
の拡大を図ったＰＬＬ回路を提供することにある。この
発明の他の目的は、ＰＬＬ回路を含むクロック発生回路
を備えるシングルチップ型マイクロコンピュータ等の多
機能化を推進し、その適用可能な応用分野を拡大するこ
とにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シングルチップ型マイクロコ
ンピュータ等のクロック発生回路に含まれるＰＬＬ回路
に、それぞれ異なる出力周波数特性を有しかつその使用
可能な周波数領域が互いに連続すべく設計される複数の
電圧制御型発振回路と、これらの電圧制御型発振回路の
出力信号を所定の選択制御信号に従って択一的に選択す
る出力選択回路とを設けるとともに、複数の電圧制御型
発振回路を上記選択制御信号に従って択一的に動作状態
とする。

【００１０】

【作用】上記手段によれば、電圧制御型発振回路の消費
電流を抑制しつつ、ＰＬＬ回路の使用可能な周波数領域
を拡大することができる。この結果、ＰＬＬ回路を含む
クロック発生回路を備えるシングルチップ型マイクロコ
ンピュータ等の多機能化を推進し、その適用可能な応用
分野を拡大することができる。

【００１１】

【実施例】図１には、この発明が適用されたＰＬＬ回路
を含むクロック発生回路ＣＰＧを備えるシングルチップ
型マイクロコンピュータの一実施例のブロック図が示さ
れている。同図により、まずこの実施例のマイクロコン
ピュータの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、水晶発振子ＸＴＬを除き、公知のＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１２】図１において、この実施例のマイクロコン
ピュータは、ストアドプログラム方式の中央処理装置Ｃ
ＰＵをその基本構成要素とする。また、外部端子ＸＡ及
びＸＢを介して水晶発振子ＸＴＬに結合されるクロック
発生回路ＣＰＧを備え、さらに内部バスＢＵＳを介して
上記中央処理装置ＣＰＵに結合されるタイマー回路ＴＩ
Ｍ，リードオンリーメモリＲＯＭ，ランダムアクセスメ
モリＲＡＭならびにシリアルコミュニケーションインタ
フェースＳＣＩを備える。

【００１３】ここで、中央処理装置ＣＰＵは、クロック
発生回路ＣＰＧから供給されるシステムクロック信号Ｃ
Ｐ１〜ＣＰｎに従って同期動作し、リードオンリーメモ
リＲＯＭに格納されるプログラムに従って所定の演算処
理を実行するとともに、マイクロコンピュータの各部を
制御・統轄する。また、リードオンリーメモリＲＯＭ
は、所定の記憶容量を有するマスクＲＯＭ等からなり、
中央処理装置ＣＰＵの制御に必要なプログラムや固定デ
ータ等を格納する。さらに、ランダムアクセスメモリＲ
ＡＭは、所定の記憶容量を有するスタティック型ＲＡＭ
等からなり、中央処理装置ＣＰＵによる演算結果や制御
データ等を一時的に格納する。

【００１４】次に、タイマー回路ＴＩＭは、クロック発
生回路ＣＰＧから供給されるシステムクロック信号ＣＰ
１〜ＣＰｎをもとに所定の時間計時を行い、中央処理装
置ＣＰＵの時間管理やカレンダー機能を実現する。ま
た、シリアルコミュニケーションインタフェースＳＣＩ
は、例えばマイクロコンピュータの外部に結合されるシ
リアル入出力装置等と中央処理装置ＣＰＵ又はランダム
アクセスメモリＲＡＭとの間の一連のデータ授受を制御
・管理する。

【００１５】一方、クロック発生回路ＣＰＧは、水晶発
振子ＸＴＬの固有振動数に対応した所定のシステムクロ
ック信号ＣＰ１〜ＣＰｎを形成し、マイクロコンピュー
タの各部に供給する。この実施例において、クロック発
生回路ＣＰＧは、後述するように、ＰＬＬ回路を含み、
このＰＬＬ回路は、その出力周波数特性がそれぞれ異な
る３個の電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３と、こ
れらの電圧制御型発振回路の出力信号を択一的に有効と
する出力選択回路ＯＳＬとを含む。電圧制御型発振回路
ＶＣＯ１〜ＶＣＯ３は、外部端子ＣＭ１〜ＣＭ３を介し
て供給される選択制御信号ＣＭ１〜ＣＭ３に従って択一
的に動作状態とされ、出力選択回路ＯＳＬは、上記選択
制御信号ＣＭ１〜ＣＭ３に従って電圧制御型発振回路Ｖ
ＣＯ１〜ＶＣＯ３の出力信号を択一的に選択する。な
お、外部端子ＣＭ１〜ＣＭ３は、必要とされるシステム
クロック信号ＣＰ１〜ＣＰｎの周波数に応じてその一つ
が択一的に回路の電源電圧に結合され、その他は開放状
態のままとされる。

【００１６】図２には、図１のマイクロコンピュータに
含まれるクロック発生回路ＣＰＧならびにこれに含まれ
るＰＬＬ回路（ＰＬＬ）の一実施例のブロック図が示さ
れている。また、図３及び図４には、図２のクロック発
生回路のＰＬＬ回路に含まれる電圧制御型発振回路ＶＣ
Ｏ１及び出力選択回路ＯＳＬの一実施例の回路図がそれ
ぞれ示され、図６には、図２のクロック発生回路ＣＰＧ
のＰＬＬ回路の一実施例の出力周波数特性図が示されて
いる。これらの図をもとに、この実施例のマイクロコン
ピュータのクロック発生回路及びＰＬＬ回路の具体的な
構成及び動作ならびにその特徴について説明する。な
お、電圧制御型発振回路に関する以下の説明は電圧制御
型発振回路ＶＣＯ１を例に進めるが、その他の電圧制御
型発振回路ＶＣＯ２及びＶＣＯ３については、この電圧
制御型発振回路ＶＣＯ１と同様な構成とされるため類推
されたい。また、図３において、そのチャンネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付されないＮチャンネルＭＯＳ
ＦＥＴと区別して示される。

【００１７】図２において、この実施例のクロック発生
回路ＣＰＧは、一対の外部端子ＸＡ及びＸＢを介して水
晶発振子ＸＴＬに結合される発振回路ＯＳＣと、位相比
較回路ＰＦＣ，ローパスフィルタＬＰＦ，３個の電圧制
御型発振回路ＶＣＯ１〜ＶＣＯ３，出力選択回路ＯＳＬ
ならびに分周回路ＦＤ１及びＦＤ２を含むＰＬＬ回路
と、ＰＬＬ回路の分周回路ＦＤ１の出力信号つまりクロ
ック信号ＣＤを受けるクロック整形回路ＣＴとを含む。
このうち、発振回路ＯＳＣは、水晶発振子ＸＴＬを励起
する帰還増幅回路を含み、水晶発振子ＸＴＬの固有振動
数と同じ周波数の入力クロック信号ＣＯを形成して、Ｐ
ＬＬ回路の位相比較回路ＰＦＣの一方の入力端子に供給
する。また、クロック整形回路ＣＴは、分周回路ＦＤ１
から出力されるクロック信号ＣＤを遅延・整形して、ｎ
相のシステムクロック信号ＣＰ１〜ＣＰｎを形成し、マ
イクロコンピュータの各部に供給する。

【００１８】ＰＬＬ回路の位相比較回路ＰＦＣの他方の
入力端子には、分周回路ＦＤ２の出力信号つまり内部ク
ロック信号ＣＰが供給される。位相比較回路ＰＦＣは、
上記入力クロック信号ＣＯと内部クロック信号ＣＰの位
相（周波数）を比較し、その位相差に応じたパルス幅を
有する位相差信号を形成する。この位相差信号は、ロー
パスフィルタＬＰＦによりそのパルス幅に応じた直流電
位を有する制御電圧ＶＣに変換され、３個の電圧制御型
発振回路ＶＣＯ１〜ＶＣＯ３に共通に供給される。この
実施例において、ローパスフィルタＬＰＦから出力され
る制御電圧ＶＣの電位は、内部クロック信号ＣＰの位相
が入力クロック信号ＣＯの位相より遅れることによって
徐々に高くされ、逆に内部クロック信号ＣＰの位相が入
力クロック信号ＣＯの位相より進むことによって徐々に
低くされる。

【００１９】電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３に
は、上記のように、ローパスフィルタＬＰＦの出力信号
つまり制御電圧ＶＣが共通に供給されるとともに、外部
端子ＣＭ１〜ＣＭ３を介して対応する選択制御信号ＣＭ
１〜ＣＭ３がそれぞれ供給される。これらの外部端子Ｃ
Ｍ１〜ＣＭ３と回路の接地電位との間には、プルダウン
抵抗Ｒ１〜Ｒ３がそれぞれ設けられる。この実施例にお
いて、外部端子ＣＭ１〜ＣＭ３は、システムクロック信
号ＣＰ１〜ＣＰｎの周波数に応じてその一つが択一的に
回路の電源電圧ＶＣＣに結合され、その他は開放状態の
ままとされる。したがって、選択制御信号ＣＭ１〜ＣＭ
３は、対応する外部端子ＣＭ１〜ＣＭ３が回路の電源電
圧ＶＣＣに結合されるときハイレベルとされ、開放状態
とされるとき回路の接地電位のようなロウレベルとされ
るものとなる。

【００２０】ここで、電圧制御型発振回路ＶＣＯ１〜Ｖ
ＣＯ３は、図３の電圧制御型発振回路ＶＣＯ１に代表し
て示されるように、それぞれ回路の電源電圧及び接地電
位間に直列形態に設けられた４個のＰチャンネルＭＯＳ
ＦＥＴＰ３及びＰ４ならびにＮチャンネルＭＯＳＦＥＴ
Ｎ４及びＮ３，ＰチャンネルＭＯＳＦＥＴＰ５及びＰ６
ならびにＮチャンネルＭＯＳＦＥＴＮ６及びＮ５，Ｐチ
ャンネルＭＯＳＦＥＴＰ７及びＰ８ならびにＮチャンネ
ルＭＯＳＦＥＴＮ８及びＮ７，ＰチャンネルＭＯＳＦＥ
ＴＰ９及びＰＡならびにＮチャンネルＭＯＳＦＥＴＮＡ
及びＮ９あるいはＰチャンネルＭＯＳＦＥＴＰＢ及びＰ
ＣならびにＮチャンネルＭＯＳＦＥＴＮＣ及びＮＢから
なる５個のインバータＶ１〜Ｖ５を含む。このうち、Ｍ
ＯＳＦＥＴＰ４及びＮ４，Ｐ６及びＮ６，Ｐ８及びＮ
８，ＰＡ及びＮＡならびにＰＣ及びＮＣは、そのゲート
及びドレインがそれぞれ共通結合されることによってＣ
ＭＯＳ（相補型ＭＯＳ）インバータ形態とされ、ＭＯＳ
ＦＥＴＰ３及びＮ３，Ｐ５及びＮ５，Ｐ７及びＮ７，Ｐ
９及びＮ９ならびにＰＢ及びＮＢは、これらのＣＭＯＳ
インバータに動作電流を供給するための電流源として作
用する。

【００２１】ＣＭＯＳインバータ形態とされるＭＯＳＦ
ＥＴＰ４及びＮ４，Ｐ６及びＮ６，Ｐ８及びＮ８，ＰＡ
及びＮＡならびにＰＣ及びＮＣの共通結合されたゲート
は、対応するインバータＶ１〜Ｖ５の入力端子となり、
これらのＭＯＳＦＥＴの共通結合されたドレインは、対
応するインバータＶ１〜Ｖ５の出力端子となる。インバ
ータＶ１〜Ｖ５の入力端子及び出力端子は、順次リング
状に結合され、これによって１個のリングオシレータが
構成される。このリングオシレータの出力端子つまりＭ
ＯＳＦＥＴＰＣ及びＮＣの共通結合されたドレインは、
電圧制御型発振回路ＶＣＯ１の出力端子Ｃ１に結合され
るとともに、ＮチャンネルＭＯＳＦＥＴＮＥを介して回
路の接地電位に結合される。

【００２２】インバータＶ１〜Ｖ５を構成するＭＯＳＦ
ＥＴＰ３，Ｐ５，Ｐ７，Ｐ９及びＰＢのゲートは共通結
合され、さらにＰチャンネルＭＯＳＦＥＴＰ１及びＰ２
のゲートに結合される。このうち、ＭＯＳＦＥＴＰ２の
ソースは回路の電源電圧に結合され、そのドレインはＮ
チャンネルＭＯＳＦＥＴＮ２及びＮＤを介して回路の接
地電位に結合される。また、ＭＯＳＦＥＴＰ１のソース
は回路の電源電圧に結合され、そのドレインは、そのゲ
ートに結合されるとともに、ＮチャンネルＭＯＳＦＥＴ
Ｎ１及び上記ＭＯＳＦＥＴＮＤを介して回路の接地電位
に結合される。ＭＯＳＦＥＴＮ２のゲートは、そのドレ
インに結合されるとともに、インバータＶ１〜Ｖ５を構
成するＭＯＳＦＥＴＮ３，Ｎ５，Ｎ７，Ｎ９及びＮＢの
ゲートに共通結合される。一方、ＭＯＳＦＥＴＮ１のゲ
ートには、前記ローパスフィルタＬＰＦの出力信号つま
り制御電圧ＶＣが供給される。また、ＭＯＳＦＥＴＮＤ
のゲートには、前記選択制御信号ＣＭ１が供給され、上
記ＭＯＳＦＥＴＮＥのゲートには、そのインバータＶ６
による反転信号が供給される。

【００２３】これらのことから、ＭＯＳＦＥＴＰ１は、
ＭＯＳＦＥＴＮ１のドレイン電流を伝達する形でＭＯＳ
ＦＥＴＰ１ならびにインバータＶ１〜Ｖ５を構成するＭ
ＯＳＦＥＴＰ３，Ｐ５，Ｐ７，Ｐ９及びＰＢと電流ミラ
ー形態とされ、ＭＯＳＦＥＴＮ２は、ＭＯＳＦＥＴＰ２
のドレイン電流を伝達する形でインバータＶ１〜Ｖ５を
構成するＭＯＳＦＥＴＮ３，Ｎ５，Ｎ７，Ｎ９及びＮＢ
と電流ミラー形態とされる。言うまでもなく、ＭＯＳＦ
ＥＴＮ１のドレイン電流は、ＭＯＳＦＥＴＮＤがオン状
態とされることを条件に選択的に得られ、その値は、制
御電圧ＶＣの電位に応じたものとなる。また、ＭＯＳＦ
ＥＴＰ３，Ｐ５，Ｐ７，Ｐ９及びＰＢならびにＮ３，Ｎ
５，Ｎ７，Ｎ９及びＮＢに伝達される電流の値は、イン
バータＶ１〜Ｖ５の動作速度を決定し、これらのインバ
ータからなるリングオシレータの発振周波数を決定す
る。したがって、電圧制御型発振回路ＶＣＯ１の出力信
号つまりクロック信号Ｃ１の周波数は、制御電圧ＶＣの
電位が高くされることで、言い換えるならば内部クロッ
ク信号ＣＰの位相が入力クロック信号ＣＯの位相より遅
れることによって徐々に高くされ、逆に制御電圧ＶＣの
電位が低くされることで、言い換えるならば内部クロッ
ク信号ＣＰの位相が入力クロック信号ＣＯの位相より進
むことによって徐々に低くされるものとなる。

【００２４】選択制御信号ＣＭ１がロウレベルとされイ
ンバータＶ６の出力信号がハイレベルとされるとき、電
圧制御型発振回路ＶＣＯ１では、ＭＯＳＦＥＴＮＤがオ
フ状態とされ、ＭＯＳＦＥＴＮＥがオン状態とされる。
このため、ＭＯＳＦＥＴＮ１は、制御電圧ＶＣに応じた
ドレイン電流を流すことが出来ず、インバータＶ１〜Ｖ
５を構成するＭＯＳＦＥＴＰ３，Ｐ５，Ｐ７，Ｐ９及び
ＰＢならびにＮ３，Ｎ５，Ｎ７，Ｎ９及びＮＢに伝達さ
れる電流の値もゼロとなる。また、ＭＯＳＦＥＴＮＥが
オン状態とされることで、電圧制御型発振回路ＶＣＯ１
の出力端子Ｃ１がこのＭＯＳＦＥＴＥ１を介して回路の
接地電位に結合される。この結果、電圧制御型発振回路
ＶＣＯ１は、その出力信号つまりクロック信号Ｃ１をロ
ウレベルに固定する形で非動作状態となり、その動作電
流も遮断される。

【００２５】一方、選択制御信号ＣＭ１がハイレベルと
されインバータＶ６の出力信号がロウレベルとされる
と、電圧制御型発振回路ＶＣＯ１では、ＭＯＳＦＥＴＮ
Ｄがオン状態とされ、ＭＯＳＦＥＴＮＥはオフ状態とさ
れる。このため、電圧制御型発振回路ＶＣＯ１の出力端
子Ｃ１が、ＭＯＳＦＥＴＮＥを介する回路の接地電位へ
の短絡から解放され、ＭＯＳＦＥＴＮ１は、制御電圧Ｖ
Ｃに応じたドレイン電流を流す。このドレイン電流は、
ＭＯＳＦＥＴＰ１を介してインバータＶ１〜Ｖ５を構成
するＭＯＳＦＥＴＰ３，Ｐ５，Ｐ７，Ｐ９及びＰＢに伝
達され、また、ＭＯＳＦＥＴＰ２及びＮ２を介してイン
バータＶ１〜Ｖ５を構成するＭＯＳＦＥＴＮ３，Ｎ５，
Ｎ７，Ｎ９及びＮＢに伝達される。これにより、インバ
ータＶ１〜Ｖ５からなるリングオシレータは動作状態と
され、その出力端子つまり電圧制御型発振回路ＶＣＯ１
の出力端子Ｃ１には、制御電圧ＶＣの電位に応じた所定
の周波数を有するクロック信号Ｃ１が得られる。

【００２６】以上の説明から明らかなように、ＰＬＬ回
路に設けられる３個の電圧制御型発振回路ＶＣＯ１〜Ｖ
ＣＯ３は、対応する選択制御信号ＣＭ１〜ＣＭ３がハイ
レベルとされることで選択的に動作状態とされる。この
動作状態において、電圧制御型発振回路ＶＣＯ１〜ＶＣ
Ｏ３は、制御電圧ＶＣの電位に応じた周波数を有するク
ロック信号Ｃ１〜Ｃ３を形成し、出力選択回路ＯＳＬに
供給する。また、それが非動作状態とされるき、電圧制
御型発振回路ＶＣＯ１〜ＶＣＯ３の動作電流は遮断さ
れ、これによってＰＬＬ回路の低消費電力化が図られ
る。

【００２７】次に、出力選択回路ＯＳＬは、図４に示さ
れるように、その一方の入力端子に対応する電圧制御型
発振回路ＶＣＯ１〜ＶＣＯ３の出力信号つまりクロック
信号Ｃ１〜Ｃ３を受ける３個のアンド（ＡＮＤ）ゲート
ＡＧ１〜ＡＧ３と、その第１ないし第３の入力端子にア
ンドゲートＡＧ１〜ＡＧ３の出力信号をそれぞれ受ける
ノア（ＮＯＲ）ゲートＮＯＧ１とを含む。アンドゲート
ＡＧ１〜ＡＧ３の他方の入力端子には、対応する選択制
御信号ＣＭ１〜ＣＭ３がそれぞれ供給される。また、ノ
アゲートＮＯＧ１の出力信号は、出力選択回路ＯＳＬの
出力信号つまりクロック信号ＣＧとして分周回路ＦＤ１
の入力端子に供給される。

【００２８】これにより、出力選択回路ＯＳＬの出力端
子ＣＧには、選択制御信号ＣＭ１がハイレベルとされる
とき、電圧制御型発振回路ＶＣＯ１の出力信号つまりク
ロック信号Ｃ１の反転信号に対応するクロック信号ＣＧ
が出力され、選択制御信号ＣＭ２又はＣＭ３がハイレベ
ルとされるとき、電圧制御型発振回路ＶＣＯ２又はＶＣ
Ｏ３の出力信号つまりクロック信号Ｃ２又はＣ３の反転
信号に対応するクロック信号ＣＧが出力されるものとな
る。

【００２９】出力選択回路ＯＳＬの出力信号つまりクロ
ック信号ＣＧは、分周回路ＦＤによってその周波数がｐ
分の１に分周され、クロック信号ＣＤとなる。また、ク
ロック信号ＣＤは、前述のように、クロック整形回路Ｃ
Ｔにより遅延・整形されてｎ相のシステムクロック信号
ＣＰ１〜ＣＰｎとなり、さらに分周回路ＦＤ２によって
その周波数がｑ分の１に分周されて、内部クロック信号
ＣＰとなる。以上のことから、この実施例のＰＬＬ回路
では、電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３つまりは
出力選択回路ＯＳＬの出力信号として、水晶発振子ＸＴ
Ｌの固有振動数のｐ×ｑ倍の周波数を有するクロック信
号ＣＧが得られ、これを分周することによってそのｑ倍
の周波数を有するクロック信号ＣＤつまりはシステムク
ロック信号ＣＰ１〜ＣＰｎが得られる。この結果、比較
的低い固有振動数の水晶発振子ＸＴＬを利用して、比較
的高い周波数のシステムクロック信号を得ることがで
き、これによってマイクロコンピュータの高速化を推進
できるものである。

【００３０】ところで、この実施例のＰＬＬ回路におい
て、電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３は、図６に
示されるように、制御電圧ＶＣに対してそれぞれ異なる
出力周波数特性を持つべく設計され、しかもその使用可
能な周波数領域は互いに連続するものとされる。すなわ
ち、電圧制御型発振回路ＶＣＯ１は、制御電圧ＶＣが電
位Ｖ１から電位Ｖ２に変化されることにより、周波数Ｆ
１〜Ｆ２に対応した使用可能な周波数領域を有する。ま
た、電圧制御型発振回路ＶＣＯ２は、制御電圧ＶＣが電
位Ｖ１から電位Ｖ２に変化されることにより、周波数Ｆ
２〜Ｆ３に対応した使用可能な周波数領域を有し、電圧
制御型発振回路ＶＣＯ３は、制御電圧ＶＣが電位Ｖ１か
ら電位Ｖ２に変化されることにより、周波数Ｆ３〜Ｆ４
に対応した使用可能な周波数領域を有する。これらのこ
とから、この実施例のマイクロコンピュータは、そのシ
ステムクロック信号として比較的大きな周波数領域に対
応しうるものとなり、これによってマイクロコンピュー
タの多機能化ならびにその適用可能な応用分野の拡大を
図ることができるものとなる。

【００３１】以上の本実施例に示されるように、この発
明をシングルチップ型マイクロコンピュータのクロック
発生回路に含まれるＰＬＬ回路に適用することで、次の
ような作用効果が得られる。すなわち、（１）シングルチップ型マイクロコンピュータ等のクロ
ック発生回路に含まれるＰＬＬ回路に、それぞれ異なる
出力周波数特性を有しかつその使用可能な周波数領域が
互いに連続すべく設計される複数の電圧制御型発振回路
と、これらの電圧制御型発振回路の出力信号を所定の選
択制御信号に従って択一的に選択する出力選択回路とを
設けることで、ＰＬＬ回路ひいてはマイクロコンピュー
タの使用可能な周波数領域を拡大することができるとい
う効果が得られる。（２）上記（１）項において、複数の電圧制御型発振回
路を上記選択制御信号に従って択一的に動作状態とする
ことで、電圧制御型発振回路の動作電流を抑制すること
ができるという効果が得られる。（３）上記（１）項及び（２）項により、その低消費電
力化を図りつつ、シングルチップ型マイクロコンピュー
タ等の多機能化を推進し、その適用可能な応用分野を拡
大することができるという効果が得られる。

【００３２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、外部端子ＸＡ及びＸＢには、寄生発
振防止用の容量を付加することができる。また、マイク
ロコンピュータは、他の各種の機能ブロックを備えるこ
とができるし、そのブロック構成は種々の実施形態を採
りうる。

【００３３】図２において、ＰＬＬ回路は、４個以上の
電圧制御型発振回路を備えることができるし、３個以上
の分周回路を備えることもできる。また、選択制御信号
ＣＭ１〜ＣＭ３の入力条件はこの実施例による制約を受
けないし、プルダウン抵抗Ｒ１〜Ｒ３も入力条件に応じ
てその結合形態が変化する。マイクロコンピュータが入
力クロック信号ＣＯの周波数を判定するための機能ブロ
ックを備える場合、選択制御信号ＣＭ１〜ＣＭ３を、例
えば内部バスＢＵＳを介して中央処理装置ＣＰＵからＰ
ＬＬ回路に与えるようにしてもよい。

【００３４】図３において、リングオシレータを構成す
るインバータの数は任意に設定できるし、電圧制御型発
振回路ＶＣＯ１〜ＶＣＯ３を選択的に動作状態とするた
めの方法も任意である。出力選択回路ＯＳＬは、図５に
示されるように、選択制御信号ＣＭ１〜ＣＭ３が択一的
にハイレベルとされることで対応する電圧制御型発振回
路ＶＣＯ１〜ＶＣＯ３の出力信号つまりクロック信号Ｃ
１〜Ｃ３を選択的に伝達するクロックドインバータＣＶ
１〜ＣＶ３によって構成することができる。図６におい
て、電圧制御型発振回路ＶＣＯ１〜ＶＣＯ３の出力周波
数特性は、その使用可能な周波数領域が必ずしも連続す
るものである必要はない。さらに、図２に示されるクロ
ック発生回路ＣＰＧ及びＰＬＬ回路のブロックの構成
や、図３〜図５に示される電圧制御型発振回路ＶＣＯ１
〜ＶＣＯ３及び出力選択回路ＯＳＬの具体的な構成及び
電源電圧の極性等は、種々の実施形態を採りうる。

【００３５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロコンピュータのクロック発生回路に含まれるＰＬＬ
回路に適用した場合について説明したが、それに限定さ
れるものではなく、例えば、ＰＬＬ回路として単体で形
成されるものや、同様なＰＬＬ回路を含む各種の論理集
積回路装置及び通信用集積回路装置等にも適用できる。
この発明は、少なくとも電圧制御型発振回路を含むＰＬ
Ｌ回路ならびにこのようなＰＬＬ回路を含む半導体装置
に広く適用できる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シングルチップ型マイクロ
コンピュータ等のクロック発生回路に含まれるＰＬＬ回
路に、それぞれ異なる出力周波数特性を有しかつその使
用可能な周波数領域が互いに連続すべく設計される複数
の電圧制御型発振回路と、これらの電圧制御型発振回路
の出力信号を所定の選択制御信号に従って択一的に選択
する出力選択回路とを設けるとともに、複数の電圧制御
型発振回路を上記選択制御信号に従って択一的に動作状
態とすることで、電圧制御型発振回路の消費電流を抑制
しつつ、ＰＬＬ回路ひいてはマイクロコンピュータの使
用可能な周波数領域を拡大することができる。この結
果、ＰＬＬ回路を含むクロック発生回路を備えるシング
ルチップ型マイクロコンピュータ等の多機能化を推進
し、その適用可能な応用分野を拡大することができる。

【図面の簡単な説明】

【図１】この発明が適用されたＰＬＬ回路を含むクロッ
ク発生回路を備えるマイクロコンピュータの一実施例を
示すブロック図である。

【図２】図１のマイクロコンピュータに設けられるクロ
ック発生回路ならびにこれに含まれるＰＬＬ回路の一実
施例を示すブロック図である。

【図３】図２のＰＬＬ回路の電圧制御型発振回路の一実
施例を示す回路図である。

【図４】図２のＰＬＬ回路の出力選択回路の第１の実施
例を示す回路図である。

【図５】図２のＰＬＬ回路の出力選択回路の第２の実施
例を示す回路図である。

【図６】図２のＰＬＬ回路の一実施例を示す出力周波数
特性図である。

【図７】この発明に先立って本願発明者等が開発したマ
イクロコンピュータのクロック発生回路の一例を示すブ
ロック図である。

【符号の説明】

ＣＰＵ・・・中央処理装置、ＣＰＧ・・・クロック発生
回路、ＸＴＬ・・・水晶発振子、ＢＵＳ・・・内部バ
ス、ＴＩＭ・・・タイマー回路、ＲＯＭ・・・リードオ
ンリーメモリ、ＲＡＭ・・・ランダムアクセスメモリ、
ＳＣＩ・・・シリアルコミュニケーションインタフェー
ス。ＯＳＣ・・・発振回路、ＰＬＬ・・・ＰＬＬ（フェ
ーズロックループ）回路、ＰＦＣ・・・位相比較回路、
ＬＰＦ・・・ローパスフィルタ、ＶＣＯ１〜ＶＣＯ３，
ＶＣＯ・・・電圧制御型発振回路、ＯＳＬ・・・出力選
択回路、ＦＤ１〜ＦＤ２・・・分周回路、ＣＴ・・・ク
ロック整形回路、Ｒ１〜Ｒ３・・・抵抗。Ｐ１〜ＰＣ・
・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ・・・Ｎチ
ャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ６・・・インバータ。
ＡＧ１〜ＡＧ３・・・アンド（ＡＮＤ）ゲート、ＮＯＧ
１・・ノア（ＮＯＲ）ゲート、ＣＶ１〜ＣＶ３・・・ク
ロックドインバータ。

Claims

【特許請求の範囲】

【請求項１】その制御電圧に対する出力周波数特性が
それぞれ異なりかつその出力信号が所定の選択制御信号
に従って択一的に有効とされる複数の電圧制御型発振回
路を具備することを特徴とするＰＬＬ回路。
【請求項２】上記複数の電圧制御型発振回路の上記制
御電圧に対する出力周波数特性は、その使用可能な周波
数領域が互いに連続すべく設定されるものであることを
特徴とする請求項１のＰＬＬ回路。
【請求項３】上記複数の電圧制御型発振回路は、上記
選択制御信号に従って択一的に動作状態とされ、択一的
に所定の動作電流を流すものであることを特徴とする請
求項１又は請求項２のＰＬＬ回路。
【請求項４】上記ＰＬＬ回路は、シングルチップ型マ
イクロコンピュータのクロック発生回路に含まれるもの
であって、上記選択制御信号は、上記マイクロコンピュ
ータの所定の外部端子を介して供給されるものであるこ
とを特徴とする請求項１，請求項２又は請求項３のＰＬ
Ｌ回路。