JPH0888563A - 低電力フィードバック経路を備えた位相同期ループおよび動作方法 - Google Patents
低電力フィードバック経路を備えた位相同期ループおよび動作方法Info
- Publication number
- JPH0888563A JPH0888563A JP7248738A JP24873895A JPH0888563A JP H0888563 A JPH0888563 A JP H0888563A JP 7248738 A JP7248738 A JP 7248738A JP 24873895 A JP24873895 A JP 24873895A JP H0888563 A JPH0888563 A JP H0888563A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- output
- phase
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Abstract
(57)【要約】
【課題】 位相同期ループにおいてロック状態を維持し
つつ電力消費の低減を図る。 【解決手段】 位相同期ループ（１０）は発生されたク
ロック信号が入力基準クロック信号に位相および周波数
整合される第１（２４）および第２（２８）のフィード
バック経路を有する。２つのフィードバック経路は遅延
整合され、それによって「ＰＬＬのロック」を維持する
ためにいずれの経路を使用することもできる。しかしな
がら、第１の経路は第２の経路よりも大幅に消費電力が
少ない。制御回路（２２）はどの経路がマルチプレクサ
（１２６）を通してフィードバックされるかを選択しか
つ第２の経路を該経路が必要でない場合にディスエーブ
ルする。
つつ電力消費の低減を図る。 【解決手段】 位相同期ループ（１０）は発生されたク
ロック信号が入力基準クロック信号に位相および周波数
整合される第１（２４）および第２（２８）のフィード
バック経路を有する。２つのフィードバック経路は遅延
整合され、それによって「ＰＬＬのロック」を維持する
ためにいずれの経路を使用することもできる。しかしな
がら、第１の経路は第２の経路よりも大幅に消費電力が
少ない。制御回路（２２）はどの経路がマルチプレクサ
（１２６）を通してフィードバックされるかを選択しか
つ第２の経路を該経路が必要でない場合にディスエーブ
ルする。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはデジタル
制御システムに関し、かつより特定的には改善された低
電力性能を備えた位相同期ループに関する。
制御システムに関し、かつより特定的には改善された低
電力性能を備えた位相同期ループに関する。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）は基準クロッ
ク信号の位相および周波数を出力クロック信号の位相お
よび周波数と整合させる種類の装置である。ＰＬＬは周
波数変調（ＦＭ）無線機、周波数合成、およびデジタル
計算機の用途に広く使用されている。
ク信号の位相および周波数を出力クロック信号の位相お
よび周波数と整合させる種類の装置である。ＰＬＬは周
波数変調（ＦＭ）無線機、周波数合成、およびデジタル
計算機の用途に広く使用されている。
【０００３】デジタル計算機の用途においては、ＰＬＬ
は種々のクロック信号をマスタクロック信号と同期させ
るために使用される。例えば、１対のＰＬＬによってデ
ータプロセッサの動作を別個のメモリシステムの動作と
同期させることができる。この場合、データプロセッサ
におけるＰＬＬおよびメモリシステムにおけるＰＬＬは
共に、典型的には水晶発振器によって発生される、マス
タクロック信号を受ける。データプロセッサのＰＬＬの
出力クロック信号は該データプロセッサのそれぞれのク
ロックによりタイミング制御されるラッチまたはクロッ
クドラッチ（ｃｌｏｃｋｅｄ ｌａｔｃｈ）に導かれ
る。同様に、メモリシステムのＰＬＬの出力クロック信
号は該メモリシステムのそれぞれのクロックドラッチに
導かれる。データプロセッサおよびメモリシステムの動
作はそれによって同期される。
は種々のクロック信号をマスタクロック信号と同期させ
るために使用される。例えば、１対のＰＬＬによってデ
ータプロセッサの動作を別個のメモリシステムの動作と
同期させることができる。この場合、データプロセッサ
におけるＰＬＬおよびメモリシステムにおけるＰＬＬは
共に、典型的には水晶発振器によって発生される、マス
タクロック信号を受ける。データプロセッサのＰＬＬの
出力クロック信号は該データプロセッサのそれぞれのク
ロックによりタイミング制御されるラッチまたはクロッ
クドラッチ（ｃｌｏｃｋｅｄ ｌａｔｃｈ）に導かれ
る。同様に、メモリシステムのＰＬＬの出力クロック信
号は該メモリシステムのそれぞれのクロックドラッチに
導かれる。データプロセッサおよびメモリシステムの動
作はそれによって同期される。
【０００４】ロック時間はＰＬＬの１つの特性である。
特定のＰＬＬに対するロック時間はＰＬＬのパワーオン
と共に開始しかつＰＬＬが一旦その出力クロック信号を
その入力クロック信号と再整列することによって終了す
る期間である。ＰＬＬのＰＬＬ出力クロック信号はその
ロック時間の間は使用することができず、それはその出
力信号は入力クロック信号と同じではないからである。
その結果、時間的に重大な用途に使用されるＰＬＬは決
してターンオフされない。
特定のＰＬＬに対するロック時間はＰＬＬのパワーオン
と共に開始しかつＰＬＬが一旦その出力クロック信号を
その入力クロック信号と再整列することによって終了す
る期間である。ＰＬＬのＰＬＬ出力クロック信号はその
ロック時間の間は使用することができず、それはその出
力信号は入力クロック信号と同じではないからである。
その結果、時間的に重大な用途に使用されるＰＬＬは決
してターンオフされない。
【０００５】
【発明が解決しようとする課題】しかしながら、デジタ
ル計算機の用途においては、電力消費はしばしば性能と
同様に重要な制約となる。データプロセッサのそれぞれ
のクロックドラッチ（ｃｌｏｃｋｅｄ ｌａｔｃｈ）に
対しＰＬＬの出力クロック信号を分配することは前記ラ
ッチが重要な動作を行っているか否かに拘らず比較的多
量の電力を消費する。したがって、ＰＬＬの電力消費お
よび性能の制約はしばしばデータ処理の用途において対
立する。
ル計算機の用途においては、電力消費はしばしば性能と
同様に重要な制約となる。データプロセッサのそれぞれ
のクロックドラッチ（ｃｌｏｃｋｅｄ ｌａｔｃｈ）に
対しＰＬＬの出力クロック信号を分配することは前記ラ
ッチが重要な動作を行っているか否かに拘らず比較的多
量の電力を消費する。したがって、ＰＬＬの電力消費お
よび性能の制約はしばしばデータ処理の用途において対
立する。
【０００６】したがって、本発明の目的は、低消費電力
かつ高性能の位相同期ループを提供することにある。
かつ高性能の位相同期ループを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係わる位相同期ループ（１０）では、第１
のフィードバック経路（２４）および第２のフィードバ
ック経路（２８）が設けられ、これらのフィードバック
ループを使用して入力の基準クロック信号に対して位相
および周波数が整合される。これら２つのフィードバッ
ク経路は遅延時間が整合されており、それによってＰＬ
Ｌロックを維持するためにいずれの経路を使用すること
もできる。しかしながら、第１のフィードバック経路は
第２のフィードバック経路よりも大幅に消費電力が少な
い。また、制御回路（２２）が設けられ、該制御回路に
よってどちらの経路がマルチプレクサ（１２６）を通し
てフィードバックされるかを選択しかつ第２の経路はそ
の経路が必要でない場合にはディスエーブルされる。
め、本発明に係わる位相同期ループ（１０）では、第１
のフィードバック経路（２４）および第２のフィードバ
ック経路（２８）が設けられ、これらのフィードバック
ループを使用して入力の基準クロック信号に対して位相
および周波数が整合される。これら２つのフィードバッ
ク経路は遅延時間が整合されており、それによってＰＬ
Ｌロックを維持するためにいずれの経路を使用すること
もできる。しかしながら、第１のフィードバック経路は
第２のフィードバック経路よりも大幅に消費電力が少な
い。また、制御回路（２２）が設けられ、該制御回路に
よってどちらの経路がマルチプレクサ（１２６）を通し
てフィードバックされるかを選択しかつ第２の経路はそ
の経路が必要でない場合にはディスエーブルされる。
【０００８】本発明の特徴および利点は添付の図面と共
に以下の詳細な説明を参照することによりさらに明瞭に
理解される。添付の図面においては、同じ参照数字は同
じおよび対応する部分を表わしている。
に以下の詳細な説明を参照することによりさらに明瞭に
理解される。添付の図面においては、同じ参照数字は同
じおよび対応する部分を表わしている。
【０００９】
【発明の実施の形態】図１は、本発明に従って構成され
た位相同期ループ（以後、“ＰＬＬ”と称する）のブロ
ック図を示す。ＰＬＬ１０はそれによって発生されるク
ロック信号が入力基準クロック信号に位相および周波数
整合される第１および第２のフィードバック経路を有す
る。第１のフィードバック経路は第２のフィードバック
経路と遅延が整合されており、それによっていずれのフ
ィードバック経路を通って伝搬する信号の間にもほとん
ど位相差がないように構成される。しかしながら、第１
のフィードバック経路は少しの電力しか消費しない。通
常の状態では、第２のフィードバック経路は発生された
クロック信号をＰＬＬ１０が集積されている回路にわた
り分配する。他の時間では、ＰＬＬ１０は第２のフィー
ドバック経路をディスエーブルしてＰＬＬ１０が集積さ
れている回路が動作を行わないときに電力を節約する。
ＰＬＬ１０が集積されている回路はそれが動作を行わな
いときはその種々のラッチがクロッキイングされる必要
はない。代りに、ＰＬＬ１０は基準クロック信号を第１
のフィードバック経路のクロック信号と整合する。ＰＬ
Ｌ１０は常に前記フィードバック経路の内の少なくとも
１つによって基準クロック信号に対し「ロックされた」
状態を維持する。開示されたＰＬＬはこれによってある
時間の間電力消費を低減し、さらに休止期間の後に動作
を始める場合にほとんど或いは全くロック時間の不利を
生じないようにされる。
た位相同期ループ（以後、“ＰＬＬ”と称する）のブロ
ック図を示す。ＰＬＬ１０はそれによって発生されるク
ロック信号が入力基準クロック信号に位相および周波数
整合される第１および第２のフィードバック経路を有す
る。第１のフィードバック経路は第２のフィードバック
経路と遅延が整合されており、それによっていずれのフ
ィードバック経路を通って伝搬する信号の間にもほとん
ど位相差がないように構成される。しかしながら、第１
のフィードバック経路は少しの電力しか消費しない。通
常の状態では、第２のフィードバック経路は発生された
クロック信号をＰＬＬ１０が集積されている回路にわた
り分配する。他の時間では、ＰＬＬ１０は第２のフィー
ドバック経路をディスエーブルしてＰＬＬ１０が集積さ
れている回路が動作を行わないときに電力を節約する。
ＰＬＬ１０が集積されている回路はそれが動作を行わな
いときはその種々のラッチがクロッキイングされる必要
はない。代りに、ＰＬＬ１０は基準クロック信号を第１
のフィードバック経路のクロック信号と整合する。ＰＬ
Ｌ１０は常に前記フィードバック経路の内の少なくとも
１つによって基準クロック信号に対し「ロックされた」
状態を維持する。開示されたＰＬＬはこれによってある
時間の間電力消費を低減し、さらに休止期間の後に動作
を始める場合にほとんど或いは全くロック時間の不利を
生じないようにされる。
【００１０】図１によって説明を続けると、ＰＬＬ１０
は直列に接続された位相／周波数検出器１２、チャージ
ポンプ１４、および電圧制御発振器（以後単に“ＶＣ
Ｏ”と称する）を有する。ＶＣＯ１６の出力（「ＶＣＯ
出力」と名付けられている）は第１の２対１マルチプレ
クサ（“ＭＵＸ”と名付けられている）１８の第１の入
力にかつ第２の２対１マルチプレクサ（“ＭＵＸ”と名
付けられている）２０の第１の入力に接続されている。
第１のマルチプレクサ１８の第２の入力および第２のマ
ルチプレクサ２０の第２の入力は共に一定レベルの電
圧、ここではグランド、を受ける。第１のマルチプレク
サ１８の出力は常にＶＣＯ出力を通過させる。第２のマ
ルチプレクサ２０の出力は以下に説明するチップ・オン
ボード・プロセッサ（以後、“ＣＯＰ”と称する）２２
によって出力される制御信号「分配ネットワークイネー
ブル（ＥＮＡＢＬＥ ＤＩＩＳＴＲＩＢＵＴＩＯＮ Ｎ
ＥＴＷＯＲＫ）」に応じてその入力の１つを通過させ
る。
は直列に接続された位相／周波数検出器１２、チャージ
ポンプ１４、および電圧制御発振器（以後単に“ＶＣ
Ｏ”と称する）を有する。ＶＣＯ１６の出力（「ＶＣＯ
出力」と名付けられている）は第１の２対１マルチプレ
クサ（“ＭＵＸ”と名付けられている）１８の第１の入
力にかつ第２の２対１マルチプレクサ（“ＭＵＸ”と名
付けられている）２０の第１の入力に接続されている。
第１のマルチプレクサ１８の第２の入力および第２のマ
ルチプレクサ２０の第２の入力は共に一定レベルの電
圧、ここではグランド、を受ける。第１のマルチプレク
サ１８の出力は常にＶＣＯ出力を通過させる。第２のマ
ルチプレクサ２０の出力は以下に説明するチップ・オン
ボード・プロセッサ（以後、“ＣＯＰ”と称する）２２
によって出力される制御信号「分配ネットワークイネー
ブル（ＥＮＡＢＬＥ ＤＩＩＳＴＲＩＢＵＴＩＯＮ Ｎ
ＥＴＷＯＲＫ）」に応じてその入力の１つを通過させ
る。
【００１１】第１のマルチプレクサ１８の出力は遅延整
合ネットワーク２４の入力に供給される。遅延整合ネッ
トワーク２４の出力（「クロック１（ＣＬＯＣＫ１）」
と名付けられている）はスイッチングおよび分周論理ユ
ニット２６の第１の入力に接続されている。第２のマル
チプレクサ２０は分配ネットワーク２８の入力に供給さ
れている。分配ネットワーク２８の出力（「クロック２
（ＣＬＯＣＫ２）」と名付けられている）はスイッチン
グおよび分周論理ユニット２６の第２の入力に接続され
ている。スイッチングおよび分周論理ユニット２６はそ
の出力（「フィードバッククロック」と名付けられてい
る）を位相／周波数検出器１２に接続しＰＬＬ１０の１
つのフィードバック経路を閉じている。スイッチングお
よび分周論理ユニット２６はＣＯＰ２２によって出力さ
れる制御信号「パス選択（ＳＥＬＥＣＴ ＰＡＴＨ）」
に応じてその２つの入力の内の１つを選択する。スイッ
チングおよび分周論理ユニット２６はまた分周（ｄｉｖ
ｉｄｅ−ｂｙ）機能を行って「クロック１」対「基準ク
ロック」または「クロック２」対「基準クロック」の種
々の比率を生成する。
合ネットワーク２４の入力に供給される。遅延整合ネッ
トワーク２４の出力（「クロック１（ＣＬＯＣＫ１）」
と名付けられている）はスイッチングおよび分周論理ユ
ニット２６の第１の入力に接続されている。第２のマル
チプレクサ２０は分配ネットワーク２８の入力に供給さ
れている。分配ネットワーク２８の出力（「クロック２
（ＣＬＯＣＫ２）」と名付けられている）はスイッチン
グおよび分周論理ユニット２６の第２の入力に接続され
ている。スイッチングおよび分周論理ユニット２６はそ
の出力（「フィードバッククロック」と名付けられてい
る）を位相／周波数検出器１２に接続しＰＬＬ１０の１
つのフィードバック経路を閉じている。スイッチングお
よび分周論理ユニット２６はＣＯＰ２２によって出力さ
れる制御信号「パス選択（ＳＥＬＥＣＴ ＰＡＴＨ）」
に応じてその２つの入力の内の１つを選択する。スイッ
チングおよび分周論理ユニット２６はまた分周（ｄｉｖ
ｉｄｅ−ｂｙ）機能を行って「クロック１」対「基準ク
ロック」または「クロック２」対「基準クロック」の種
々の比率を生成する。
【００１２】〈一般的動作〉ＰＬＬ１０は入力信号「基
準クロック」に対し所定の位相および周波数関係を有す
る出力クロック信号「クロック２」を発生する。特に、
ＰＬＬ１０は出力クロック信号の位相および周波数を基
準クロック信号の位相および周波数と整合させるために
動的に調整し、或いは出力クロック信号の位相および周
波数を基準クロック信号の倍数の位相および周波数と整
合させるために動的に調整する。
準クロック」に対し所定の位相および周波数関係を有す
る出力クロック信号「クロック２」を発生する。特に、
ＰＬＬ１０は出力クロック信号の位相および周波数を基
準クロック信号の位相および周波数と整合させるために
動的に調整し、或いは出力クロック信号の位相および周
波数を基準クロック信号の倍数の位相および周波数と整
合させるために動的に調整する。
【００１３】位相／周波数検出器１２は前記２つのクロ
ック信号を受信しかつ＊ＵＰおよびＤＯＷＮ制御信号を
発生する。なお、ここで記号＊は信号の反転または否定
を表わし、図面中のオーバーバー（上線）に対応する。
もし「フィードバッククロック」の立下りエッジが「基
準クロック」の立下りエッジの後に生じれば、位相／周
波数検出器１２はチャージポンプ１４への制御信号＊Ｕ
Ｐを肯定する。インバータ３０は制御信号＊ＵＰの極性
をそれをＶＣＯ１６に入力する前に反転する。逆に、も
し「フィードバッククロック」の立下りエッジが「基準
クロック」の立下りエッジの前に発生すれば、位相／周
波数検出器１２はチャージポンプ１４への制御信号ＤＯ
ＷＮを肯定する。インバータ３１は制御信号ＤＯＷＮの
極性をそれをＶＣＯ１６に入力する前に反転する。
ック信号を受信しかつ＊ＵＰおよびＤＯＷＮ制御信号を
発生する。なお、ここで記号＊は信号の反転または否定
を表わし、図面中のオーバーバー（上線）に対応する。
もし「フィードバッククロック」の立下りエッジが「基
準クロック」の立下りエッジの後に生じれば、位相／周
波数検出器１２はチャージポンプ１４への制御信号＊Ｕ
Ｐを肯定する。インバータ３０は制御信号＊ＵＰの極性
をそれをＶＣＯ１６に入力する前に反転する。逆に、も
し「フィードバッククロック」の立下りエッジが「基準
クロック」の立下りエッジの前に発生すれば、位相／周
波数検出器１２はチャージポンプ１４への制御信号ＤＯ
ＷＮを肯定する。インバータ３１は制御信号ＤＯＷＮの
極性をそれをＶＣＯ１６に入力する前に反転する。
【００１４】チャージポンプ１４は位相／周波数検出器
１２の出力信号＊ＵＰおよびＤＯＷＮに応じてノード
（ＣＰ出力）を充電しまたは放電する。チャージポンプ
１４は＊ＵＰ制御信号が肯定されたとき前記ノードに電
流を供給することによって前記ノードを充電する。チャ
ージポンプ１４は前記ＤＯＷＮ制御信号が肯定されたと
き前記ノードから電流を引き込むこと（ｓｉｎｋｉｎ
ｇ）によって前記ノードを放電する。開示された発明の
１つの実施例ではプログラム可能なポンプ電流を有する
チャージポンプ１４を導入している。該ポンプ電流は上
に述べたノードを充電または放電する電流である。可変
電流によってチャージポンプ１４がスイッチングおよび
分周論理ユニット２６の分周セッティング範囲にわたり
一貫して（ｃｏｎｓｉｓｔｅｎｔｌｙ）ふるまうことが
できるようになる。「プログラム可能なポンプ電流およ
びシステムを備えたチャージポンプ」と題する、許可さ
れた米国特許出願、シリアル番号第０８／０７０，１８
６号、１９９３年６月２日出願、参照のため本明細書に
導入、はＰＬＬ１０に導入することができるチャージポ
ンプについて記述している。
１２の出力信号＊ＵＰおよびＤＯＷＮに応じてノード
（ＣＰ出力）を充電しまたは放電する。チャージポンプ
１４は＊ＵＰ制御信号が肯定されたとき前記ノードに電
流を供給することによって前記ノードを充電する。チャ
ージポンプ１４は前記ＤＯＷＮ制御信号が肯定されたと
き前記ノードから電流を引き込むこと（ｓｉｎｋｉｎ
ｇ）によって前記ノードを放電する。開示された発明の
１つの実施例ではプログラム可能なポンプ電流を有する
チャージポンプ１４を導入している。該ポンプ電流は上
に述べたノードを充電または放電する電流である。可変
電流によってチャージポンプ１４がスイッチングおよび
分周論理ユニット２６の分周セッティング範囲にわたり
一貫して（ｃｏｎｓｉｓｔｅｎｔｌｙ）ふるまうことが
できるようになる。「プログラム可能なポンプ電流およ
びシステムを備えたチャージポンプ」と題する、許可さ
れた米国特許出願、シリアル番号第０８／０７０，１８
６号、１９９３年６月２日出願、参照のため本明細書に
導入、はＰＬＬ１０に導入することができるチャージポ
ンプについて記述している。
【００１５】ＶＣＯ１６はチャージポンプ１４の前記ノ
ードに存在する電圧にかつ前記制御信号ＵＰおよび＊Ｄ
ＯＷＮに応答して、周期的なクロック信号「ＶＣＯ出
力」を発生する。ＶＣＯ１６は図２および図３を参照し
て後に説明する。
ードに存在する電圧にかつ前記制御信号ＵＰおよび＊Ｄ
ＯＷＮに応答して、周期的なクロック信号「ＶＣＯ出
力」を発生する。ＶＣＯ１６は図２および図３を参照し
て後に説明する。
【００１６】クロック信号「ＶＣＯ出力」は次に分配ネ
ットワーク２８によってＰＬＬ１０を導入した或いはＰ
ＬＬ１０を使用する回路の全てのクロックドラッチに分
配される。図示された実施例では、ＰＬＬ１０は少数命
令セットコンピューティング（“ＲＩＳＣ”）データプ
ロセッサ（図示せず）に導入されている。このデータプ
ロセッサのほぼ７０００個の（ｓｅｖｅｎ ｔｈｏｕｓ
ａｎｄ）クロックドラッチが「クロック２」をスイッチ
ングおよび分周論理ユニット２６の３００の場合または
インスタンス（ｉｎｓｔａｎｃｅｓ）を経て受け取る。
２つのインバータ３２および３４は第２のマルチプレク
サ２０の出力を、分布抵抗および容量（“ＲＣ”）３６
として示された「Ｈツリー（Ｈ−ｔｒｅｅ）」を通して
ＶＣＯ出力を導く前にバッファリングする。Ｈツリーは
文字Ｈの形状に制作されるほぼ対称な導体ネットワーク
である。「クロック２」はＨの交差部材の中央に入力さ
れかつスイッチングおよび分周論理ユニット２６の全て
の３００の場合に向けて外側に均等に伝搬する。前記Ｈ
の４つのアームは各々より小さなＨネットワークを有す
る。これら４つのより小さなＨは各々それらの４つのコ
ーナーにおいて一層小さなＨを有し、以下同様である。
示された実施例におけるＨツリーはほぼ３００の「葉
（ｌｅａｖｅｓ）」を含んでいる。これらの葉の各々は
１つのスイッチングおよび分周論理ユニット２６に接続
されている（１つだけが示されている）。これらの分周
論理ユニットの１つは、物理的に位相／周波数検出器１
２に近く、遅延整合ネットワーク２４の出力をも受信す
る。他のスイッチングおよび分周論理ユニット２６は
「クロック１」の代りに一定電圧レベルを受信する。
ットワーク２８によってＰＬＬ１０を導入した或いはＰ
ＬＬ１０を使用する回路の全てのクロックドラッチに分
配される。図示された実施例では、ＰＬＬ１０は少数命
令セットコンピューティング（“ＲＩＳＣ”）データプ
ロセッサ（図示せず）に導入されている。このデータプ
ロセッサのほぼ７０００個の（ｓｅｖｅｎ ｔｈｏｕｓ
ａｎｄ）クロックドラッチが「クロック２」をスイッチ
ングおよび分周論理ユニット２６の３００の場合または
インスタンス（ｉｎｓｔａｎｃｅｓ）を経て受け取る。
２つのインバータ３２および３４は第２のマルチプレク
サ２０の出力を、分布抵抗および容量（“ＲＣ”）３６
として示された「Ｈツリー（Ｈ−ｔｒｅｅ）」を通して
ＶＣＯ出力を導く前にバッファリングする。Ｈツリーは
文字Ｈの形状に制作されるほぼ対称な導体ネットワーク
である。「クロック２」はＨの交差部材の中央に入力さ
れかつスイッチングおよび分周論理ユニット２６の全て
の３００の場合に向けて外側に均等に伝搬する。前記Ｈ
の４つのアームは各々より小さなＨネットワークを有す
る。これら４つのより小さなＨは各々それらの４つのコ
ーナーにおいて一層小さなＨを有し、以下同様である。
示された実施例におけるＨツリーはほぼ３００の「葉
（ｌｅａｖｅｓ）」を含んでいる。これらの葉の各々は
１つのスイッチングおよび分周論理ユニット２６に接続
されている（１つだけが示されている）。これらの分周
論理ユニットの１つは、物理的に位相／周波数検出器１
２に近く、遅延整合ネットワーク２４の出力をも受信す
る。他のスイッチングおよび分周論理ユニット２６は
「クロック１」の代りに一定電圧レベルを受信する。
【００１７】制御信号「ＶＣＯ出力」もまた遅延整合ネ
ットワーク２４によってスイッチングおよび分周論理ユ
ニット２６に「分配」される。２つのインバータ３８お
よび４０は遅延整合ネットワーク２４の第１のマルチプ
レクサ１８の出力を分布ＲＣ４２を通って「ＶＣＯ出
力」を導く前にバッファリングする。後に説明するよう
に、遅延整合ネットワークはそこを通る「ＶＣＯ出力の
伝搬を分配ネットワーク２８によって引き起こされる伝
搬遅延に等しい量だけ遅延させる。しかしながら、イン
バータ３８および４０は、インバータ３２および３４よ
り１桁大きさが小さくなっている。したがって、遅延整
合ネットワーク２４のみがイネーブルされている場合の
ＰＬＬ１０の電力要求は両方のネットワークがイネーブ
ルされている場合よりもほぼ１桁の大きさ少なくなる。
ットワーク２４によってスイッチングおよび分周論理ユ
ニット２６に「分配」される。２つのインバータ３８お
よび４０は遅延整合ネットワーク２４の第１のマルチプ
レクサ１８の出力を分布ＲＣ４２を通って「ＶＣＯ出
力」を導く前にバッファリングする。後に説明するよう
に、遅延整合ネットワークはそこを通る「ＶＣＯ出力の
伝搬を分配ネットワーク２８によって引き起こされる伝
搬遅延に等しい量だけ遅延させる。しかしながら、イン
バータ３８および４０は、インバータ３２および３４よ
り１桁大きさが小さくなっている。したがって、遅延整
合ネットワーク２４のみがイネーブルされている場合の
ＰＬＬ１０の電力要求は両方のネットワークがイネーブ
ルされている場合よりもほぼ１桁の大きさ少なくなる。
【００１８】〈レジスタレス電圧制御発振器〉図２は、
図１に示されたＶＣＯの第１の実施例（以後、「第１の
ＶＣＯ」と称する）の回路図を示す。容量４１の第１の
端子はチャージポンプ１４の前記出力ノード、ＣＰ出
力、に接続されている。容量４４の第２の端子は第１の
電源電圧、すなわちグランド、を受ける。（容量４４は
しばしばＶＣＯ１６の一部と考えられる。）前記ノード
「ＣＰ出力」はまたｎチャネルトランジスタ４６の制御
電極に接続されている。トランジスタ４６の第１の電流
電極は前記第１の電源電圧、すなわちグランド、を受け
る。第２の電流電極は中間ノードに接続されている。小
型のｎチャネルトランジスタ４８の第１の電流電極は前
記中間ノードに接続されている。トランジスタ４８の第
２の電流電極は第１の電源電圧、すなわちグランド、を
受ける。トランジスタ４８の制御電極は第２の電源電
圧、ＶＤＤ、を受ける。
図１に示されたＶＣＯの第１の実施例（以後、「第１の
ＶＣＯ」と称する）の回路図を示す。容量４１の第１の
端子はチャージポンプ１４の前記出力ノード、ＣＰ出
力、に接続されている。容量４４の第２の端子は第１の
電源電圧、すなわちグランド、を受ける。（容量４４は
しばしばＶＣＯ１６の一部と考えられる。）前記ノード
「ＣＰ出力」はまたｎチャネルトランジスタ４６の制御
電極に接続されている。トランジスタ４６の第１の電流
電極は前記第１の電源電圧、すなわちグランド、を受け
る。第２の電流電極は中間ノードに接続されている。小
型のｎチャネルトランジスタ４８の第１の電流電極は前
記中間ノードに接続されている。トランジスタ４８の第
２の電流電極は第１の電源電圧、すなわちグランド、を
受ける。トランジスタ４８の制御電極は第２の電源電
圧、ＶＤＤ、を受ける。
【００１９】電流供給回路（ｃｕｒｒｅｎｔ ｓｏｕｒ
ｃｉｎｇ ｃｉｒｃｕｉｔ）５０はインバータ３１を介
しての位相／周波数検出器１２による制御信号＊ＤＯＷ
Ｎ出力に応じて前記中間ノードに電流を供給する。特
に、定電流源５２の第１の端子は前記第１の電源電圧、
すなわちグランド、を受ける。定電流源５２の第２の端
子はｐチャネルトランジスタ５４の第１の電流電極にか
つ制御電極に接続されている。トランジスタ５４の第２
の電流電極は第２の電源電圧、ＶＤＤ、を受ける。トラ
ンジスタ５４の制御電極はまたｐチャネルトランジスタ
５６の制御電極に接続されている。トランジスタ５６の
第１の電流電極は前記中間ノードに接続されている。ト
ランジスタ５６の第２の電流電極はｐチャネルトランジ
スタ５８の第１の電流電極に接続されている。トランジ
スタ５８の第２の電流電極は第２の電源電圧、ＶＤＤ、
を受ける。トランジスタ５８の制御電極は制御信号＊Ｄ
ＯＷＮを受ける。最後に、容量６０の第１の端子は第２
の電源電圧、ＶＤＤを受ける。容量６０の第２の端子は
トランジスタ５４および５６の制御電極に接続されてい
る。
ｃｉｎｇ ｃｉｒｃｕｉｔ）５０はインバータ３１を介
しての位相／周波数検出器１２による制御信号＊ＤＯＷ
Ｎ出力に応じて前記中間ノードに電流を供給する。特
に、定電流源５２の第１の端子は前記第１の電源電圧、
すなわちグランド、を受ける。定電流源５２の第２の端
子はｐチャネルトランジスタ５４の第１の電流電極にか
つ制御電極に接続されている。トランジスタ５４の第２
の電流電極は第２の電源電圧、ＶＤＤ、を受ける。トラ
ンジスタ５４の制御電極はまたｐチャネルトランジスタ
５６の制御電極に接続されている。トランジスタ５６の
第１の電流電極は前記中間ノードに接続されている。ト
ランジスタ５６の第２の電流電極はｐチャネルトランジ
スタ５８の第１の電流電極に接続されている。トランジ
スタ５８の第２の電流電極は第２の電源電圧、ＶＤＤ、
を受ける。トランジスタ５８の制御電極は制御信号＊Ｄ
ＯＷＮを受ける。最後に、容量６０の第１の端子は第２
の電源電圧、ＶＤＤを受ける。容量６０の第２の端子は
トランジスタ５４および５６の制御電極に接続されてい
る。
【００２０】電流引込回路（ｃｕｒｒｅｎｔ ｓｉｎｋ
ｉｎｇ ｃｉｒｃｕｉｔ）６２はインバータ３０を介し
て位相／周波数検出器１２によって出力される前記制御
信号ＵＰに応答して前記中間ノードから電流を引き込
む。特に、定電流源６４の第１の端子は第２の電源電
圧、ＶＤＤ、を受ける。定電流源６４の第２の端子はｎ
チャネルトランジスタ６６の第１の電流電極にかつ制御
電極に接続されている。トランジスタ６６の制御電極は
前記第１の電源電圧、すなわちグランド、を受ける。ト
ランジスタ６６の制御電極はまたｎチャネルトランジス
タ６８の制御電極に接続されている。トランジスタ６８
の第１の電流電極は前記中間ノードに接続されている。
トランジスタ６８の第２の電流電極はｎチャネルトラン
ジスタ７０の第１の電流電極に接続されている。トラン
ジスタ７０の第２の電流電極は第１の電源、すなわちグ
ランド、を受ける。トランジスタ７０の制御電極は前記
制御信号ＵＰを受ける。最後に、容量７２の第１の端子
は前記第１の電源電圧、すなわちグランド、を受ける。
容量７２の第２の端子はトランジスタ６６および６８の
制御電極に接続されている。
ｉｎｇ ｃｉｒｃｕｉｔ）６２はインバータ３０を介し
て位相／周波数検出器１２によって出力される前記制御
信号ＵＰに応答して前記中間ノードから電流を引き込
む。特に、定電流源６４の第１の端子は第２の電源電
圧、ＶＤＤ、を受ける。定電流源６４の第２の端子はｎ
チャネルトランジスタ６６の第１の電流電極にかつ制御
電極に接続されている。トランジスタ６６の制御電極は
前記第１の電源電圧、すなわちグランド、を受ける。ト
ランジスタ６６の制御電極はまたｎチャネルトランジス
タ６８の制御電極に接続されている。トランジスタ６８
の第１の電流電極は前記中間ノードに接続されている。
トランジスタ６８の第２の電流電極はｎチャネルトラン
ジスタ７０の第１の電流電極に接続されている。トラン
ジスタ７０の第２の電流電極は第１の電源、すなわちグ
ランド、を受ける。トランジスタ７０の制御電極は前記
制御信号ＵＰを受ける。最後に、容量７２の第１の端子
は前記第１の電源電圧、すなわちグランド、を受ける。
容量７２の第２の端子はトランジスタ６６および６８の
制御電極に接続されている。
【００２１】前記中間ノードは電流制御発振器７４に接
続されている。電流制御発振器７４は前記中間ノードに
おける電流を周期的なクロック信号「ＶＣＯ出力」に変
換する。特に、差動段増幅器７６は第１のリング発振器
７８および第２のリング発振器８０の部分レール（ｐａ
ｒｔｉａｌ−ｒａｉｌ）出力を受ける。第１および第２
のリング発振器７８および８０は交差結合されて相補ク
ロック信号を発生する。インバータ８２の入力は差動段
増幅器７６の全電圧レール（ｆｕｌｌ ｖｏｌｔａｇｅ
−ｒａｉｌ）出力を受ける。インバータ８２の出力は
「ＶＣＯ出力」を発生する。
続されている。電流制御発振器７４は前記中間ノードに
おける電流を周期的なクロック信号「ＶＣＯ出力」に変
換する。特に、差動段増幅器７６は第１のリング発振器
７８および第２のリング発振器８０の部分レール（ｐａ
ｒｔｉａｌ−ｒａｉｌ）出力を受ける。第１および第２
のリング発振器７８および８０は交差結合されて相補ク
ロック信号を発生する。インバータ８２の入力は差動段
増幅器７６の全電圧レール（ｆｕｌｌ ｖｏｌｔａｇｅ
−ｒａｉｌ）出力を受ける。インバータ８２の出力は
「ＶＣＯ出力」を発生する。
【００２２】差動段増幅器７６について説明を続ける
と、ｐチャネルトランジスタ８４の第１の電流電極は第
２の電源電圧、ＶＤＤ、を受ける。トランジスタ８４の
第２の電流電極はｎチャネルトランジスタ８６の第１の
電流電極にかつ制御電極に接続されている。トランジス
タ８６の第２の電流電極は第１の電源電圧、すなわちグ
ランド、を受ける。トランジスタ８６の制御電極はまた
ｎチャネルトランジスタ８８の制御電極に接続されてい
る。トランジスタ８８の第１の電流電極はインバータ８
２の入力にかつｐチャネルトランジスタ９０の第１の電
流電極に接続されている。トランジスタ８８の第２の電
流電極は第１の電源電圧、すなわちグランド、を受け
る。トランジスタ９０の第２の電流電極は第２の電源電
圧、すなわちＶＤＤ、を受ける。
と、ｐチャネルトランジスタ８４の第１の電流電極は第
２の電源電圧、ＶＤＤ、を受ける。トランジスタ８４の
第２の電流電極はｎチャネルトランジスタ８６の第１の
電流電極にかつ制御電極に接続されている。トランジス
タ８６の第２の電流電極は第１の電源電圧、すなわちグ
ランド、を受ける。トランジスタ８６の制御電極はまた
ｎチャネルトランジスタ８８の制御電極に接続されてい
る。トランジスタ８８の第１の電流電極はインバータ８
２の入力にかつｐチャネルトランジスタ９０の第１の電
流電極に接続されている。トランジスタ８８の第２の電
流電極は第１の電源電圧、すなわちグランド、を受け
る。トランジスタ９０の第２の電流電極は第２の電源電
圧、すなわちＶＤＤ、を受ける。
【００２３】第１のリング発振器７８に関して説明を続
けると、ｐチャネルトランジスタ９２およびｎチャネル
トランジスタ９４は奇数個の直列に接続された反転段の
内の第１のインバータを形成する。トランジスタ９２の
第１の電流電極は第２の電源電圧、ＶＤＤ、を受ける。
トランジスタ９２の第２の電流電極はトランジスタ９４
の第１の電流電極に接続されている。トランジスタ９４
の第２の電流電極は前記中間ノードに存在する電圧を受
ける。トランジスタ９２の第２の電流電極およびトラン
ジスタ９４の第１の電流電極はｐチャネルトランジスタ
９６およびｎチャネルトランジスタ９８の制御電極に接
続されている。トランジスタ９６および９８は第２のイ
ンバータを形成する。トランジスタ９６の第１の電流電
極は第２の電源電圧、ＶＤＤ、を受ける。トランジスタ
９６の第２の電流電極はトランジスタ９８の第１の電流
電極に接続されている。トランジスタ９８の第２の電流
電極は前記中間ノードに存在する電圧を受ける。トラン
ジスタ９６の第２の電流電極およびトランジスタ９８の
第１の電流電極はｐチャネルトランジスタ１００および
ｎチャネルトランジスタ１０２の制御電極に接続されて
いる。トランジスタ１００およびトランジスタ１０２は
だい３のインバータを形成する。トランジスタ１００の
第１の電流電極は第２の電源電圧、ＶＤＤ、を受ける。
トランジスタ１００の第２の電流電極はトランジスタ１
０２の第１の電流電極に接続されている。トランジスタ
１０２の第２の電流電極は前記中間ノードに存在する電
圧を受ける。トランジスタ１００の第２の電流電極およ
びトランジスタ１０２の第１の電流電極はトランジスタ
９２，９４および９０（差動段増幅器７６）の制御電極
に接続されている。
けると、ｐチャネルトランジスタ９２およびｎチャネル
トランジスタ９４は奇数個の直列に接続された反転段の
内の第１のインバータを形成する。トランジスタ９２の
第１の電流電極は第２の電源電圧、ＶＤＤ、を受ける。
トランジスタ９２の第２の電流電極はトランジスタ９４
の第１の電流電極に接続されている。トランジスタ９４
の第２の電流電極は前記中間ノードに存在する電圧を受
ける。トランジスタ９２の第２の電流電極およびトラン
ジスタ９４の第１の電流電極はｐチャネルトランジスタ
９６およびｎチャネルトランジスタ９８の制御電極に接
続されている。トランジスタ９６および９８は第２のイ
ンバータを形成する。トランジスタ９６の第１の電流電
極は第２の電源電圧、ＶＤＤ、を受ける。トランジスタ
９６の第２の電流電極はトランジスタ９８の第１の電流
電極に接続されている。トランジスタ９８の第２の電流
電極は前記中間ノードに存在する電圧を受ける。トラン
ジスタ９６の第２の電流電極およびトランジスタ９８の
第１の電流電極はｐチャネルトランジスタ１００および
ｎチャネルトランジスタ１０２の制御電極に接続されて
いる。トランジスタ１００およびトランジスタ１０２は
だい３のインバータを形成する。トランジスタ１００の
第１の電流電極は第２の電源電圧、ＶＤＤ、を受ける。
トランジスタ１００の第２の電流電極はトランジスタ１
０２の第１の電流電極に接続されている。トランジスタ
１０２の第２の電流電極は前記中間ノードに存在する電
圧を受ける。トランジスタ１００の第２の電流電極およ
びトランジスタ１０２の第１の電流電極はトランジスタ
９２，９４および９０（差動段増幅器７６）の制御電極
に接続されている。
【００２４】第２のリング発振器８０の説明を続ける
と、ｐチャネルトランジスタ１０４およびｎチャネルト
ランジスタ１０６は奇数個の直列に接続された反転段の
内の第１のインバータを形成する。トランジスタ１０４
の第１の電流電極は第２の電源電圧、すなわちＶＤＤ、
を受ける。トランジスタ１０４の第２の電流電極はトラ
ンジスタ１０６の第１の電流電極に接続されている。ト
ランジスタ１０６の第２の電流電極は前記中間ノードに
存在する電圧を受ける。トランジスタ１０４の第２の電
流電極およびトランジスタ１０６の第１の電流電極はｐ
チャネルトランジスタ１０８およびｎチャネルトランジ
スタ１１０の制御電極に接続されている。トランジスタ
１０８およびトランジスタ１１０は第２のインバータを
形成する。トランジスタ１０８の第１の電流電極は第２
の電源電圧、ＶＤＤ、を受ける。トランジスタ１０８の
第２の電流電極はトランジスタ１１０の第１の電流電極
に接続されている。トランジスタ１１０の第２の電流電
極は前記中間ノードに存在する電圧を受ける。トランジ
スタ１０８の第２の電流電極およびトランジスタ１１０
の第１の電流電極はｐチャネルトランジスタ１１２およ
びｎチャネルトランジスタ１１４の制御電極に接続され
ている。トランジスタ１１２およびトランジスタ１１４
は第３のインバータを形成する。トランジスタ１１２の
第１の電流電極は第２の電源電圧、すなわちＶＤＤ、を
受ける。トランジスタ１１２の第２の電流電極はトラン
ジスタ１１４の第１の電流電極に接続されている。トラ
ンジスタ１１４の第２の電流電極は前記中間ノードに存
在する電圧を受ける。トランジスタ１１２の第２の電流
電極およびトランジスタ１１４の第１の電流電極はトラ
ンジスタ１０４，１０６および８４（差動段増幅器７
６）の制御電極に接続されている。
と、ｐチャネルトランジスタ１０４およびｎチャネルト
ランジスタ１０６は奇数個の直列に接続された反転段の
内の第１のインバータを形成する。トランジスタ１０４
の第１の電流電極は第２の電源電圧、すなわちＶＤＤ、
を受ける。トランジスタ１０４の第２の電流電極はトラ
ンジスタ１０６の第１の電流電極に接続されている。ト
ランジスタ１０６の第２の電流電極は前記中間ノードに
存在する電圧を受ける。トランジスタ１０４の第２の電
流電極およびトランジスタ１０６の第１の電流電極はｐ
チャネルトランジスタ１０８およびｎチャネルトランジ
スタ１１０の制御電極に接続されている。トランジスタ
１０８およびトランジスタ１１０は第２のインバータを
形成する。トランジスタ１０８の第１の電流電極は第２
の電源電圧、ＶＤＤ、を受ける。トランジスタ１０８の
第２の電流電極はトランジスタ１１０の第１の電流電極
に接続されている。トランジスタ１１０の第２の電流電
極は前記中間ノードに存在する電圧を受ける。トランジ
スタ１０８の第２の電流電極およびトランジスタ１１０
の第１の電流電極はｐチャネルトランジスタ１１２およ
びｎチャネルトランジスタ１１４の制御電極に接続され
ている。トランジスタ１１２およびトランジスタ１１４
は第３のインバータを形成する。トランジスタ１１２の
第１の電流電極は第２の電源電圧、すなわちＶＤＤ、を
受ける。トランジスタ１１２の第２の電流電極はトラン
ジスタ１１４の第１の電流電極に接続されている。トラ
ンジスタ１１４の第２の電流電極は前記中間ノードに存
在する電圧を受ける。トランジスタ１１２の第２の電流
電極およびトランジスタ１１４の第１の電流電極はトラ
ンジスタ１０４，１０６および８４（差動段増幅器７
６）の制御電極に接続されている。
【００２５】２つのｐチャネルトランジスタ１１６およ
び１１８は第１のリング発振器７８および第２のリング
発振器８０の出力が互いに１８０度位相ずれ状態となる
ことを保証する。特に、トランジスタ１１６の第１の電
流電極はトランジスタ１００の第２の電流電極にかつト
ランジスタ１０２の第１の電流電極に接続されている。
トランジスタ１１６の第２の電流電極はトランジスタ１
０８の第２の電流電極にかつトランジスタ１１０の第１
の電流電極に接続されている。トランジスタ１１６の制
御電極は第１の電源電圧、すなわちグランド、を受け
る。トランジスタ１１８の第１の電流電極はトランジス
タ１１２の第２の電流電極にかつトランジスタ１１４の
第１の電流電極に接続されている。トランジスタ１１８
の第２の電流電極はトランジスタ９６の第２の電流電極
にかつトランジスタ９８の第１の電流電極に接続されて
いる。トランジスタ１１８の制御電極は第１の電源電
圧、すなわちグランド、を受ける。
び１１８は第１のリング発振器７８および第２のリング
発振器８０の出力が互いに１８０度位相ずれ状態となる
ことを保証する。特に、トランジスタ１１６の第１の電
流電極はトランジスタ１００の第２の電流電極にかつト
ランジスタ１０２の第１の電流電極に接続されている。
トランジスタ１１６の第２の電流電極はトランジスタ１
０８の第２の電流電極にかつトランジスタ１１０の第１
の電流電極に接続されている。トランジスタ１１６の制
御電極は第１の電源電圧、すなわちグランド、を受け
る。トランジスタ１１８の第１の電流電極はトランジス
タ１１２の第２の電流電極にかつトランジスタ１１４の
第１の電流電極に接続されている。トランジスタ１１８
の第２の電流電極はトランジスタ９６の第２の電流電極
にかつトランジスタ９８の第１の電流電極に接続されて
いる。トランジスタ１１８の制御電極は第１の電源電
圧、すなわちグランド、を受ける。
【００２６】動作においては、チャージポンプ１４は位
相／周波数検出器１２の出力制御信号に応じてＣＰ出力
において電流を供給しかつ引き込む（ｓｏｕｒｃｅｓ
ａｎｄ ｓｉｎｋｓ）。容量４４はこの信号の交流
（“ＡＣ”）成分を除去し、トランジスタ４６の制御電
極に電圧を生成する。この電圧は容量４８の比較的大き
な寸法により時間の関数としてゆっくり変化する。トラ
ンジスタ４６はこの直流（“ＤＣ”）電圧を電流として
前記中間ノードに送る。ＣＰ出力における電子成分電圧
はそれによって第１のリング発振器７８と第２のリング
発振器８０の電源レールの間の電圧差を制御することに
より電流制御発振器７４にＶＣＯ出力の周波数を調整さ
せる。一般に、第１のリング発振器７８と第２のリング
発振器８０の間の電圧差が大きくなればなるほど、各々
の発振のレートはより大きくなる。電流供給回路５０お
よび電流引き込み回路６２は位相／周波数検出器１２の
出力の交流（“ＡＣ”）電圧成分を直接前記中間ノード
に送る。これらの小さな電流変化によって電流制御発振
器７４は少しの時間インターバルの間のみＶＣＯ出力の
周波数を変化させ、それによってＶＣＯ出力の位相を変
化させる。
相／周波数検出器１２の出力制御信号に応じてＣＰ出力
において電流を供給しかつ引き込む（ｓｏｕｒｃｅｓ
ａｎｄ ｓｉｎｋｓ）。容量４４はこの信号の交流
（“ＡＣ”）成分を除去し、トランジスタ４６の制御電
極に電圧を生成する。この電圧は容量４８の比較的大き
な寸法により時間の関数としてゆっくり変化する。トラ
ンジスタ４６はこの直流（“ＤＣ”）電圧を電流として
前記中間ノードに送る。ＣＰ出力における電子成分電圧
はそれによって第１のリング発振器７８と第２のリング
発振器８０の電源レールの間の電圧差を制御することに
より電流制御発振器７４にＶＣＯ出力の周波数を調整さ
せる。一般に、第１のリング発振器７８と第２のリング
発振器８０の間の電圧差が大きくなればなるほど、各々
の発振のレートはより大きくなる。電流供給回路５０お
よび電流引き込み回路６２は位相／周波数検出器１２の
出力の交流（“ＡＣ”）電圧成分を直接前記中間ノード
に送る。これらの小さな電流変化によって電流制御発振
器７４は少しの時間インターバルの間のみＶＣＯ出力の
周波数を変化させ、それによってＶＣＯ出力の位相を変
化させる。
【００２７】図３は、図１に示されたＶＣＯの第２の実
施例（以後、「第２のＶＣＯ」と称する）１６の回路図
を示す。第２のＶＣＯ１６は２、３の例外を除き第１の
ＶＣＯ１６と同じである。特に、電流供給回路１２０は
制御信号＊ＤＯＷＮおよびＣＰ出力の電圧に応じて前記
中間ノードに電流を供給する。同様に、電流引き込み回
路１２２は制御信号ＵＰおよびＣＰ出力の電圧に応じて
前記中間ノードから電流を引き込む。電流供給回路１２
０、プロセス補償電流引き込み回路１２２、および電流
制御発振器７４の組合わせによって発生される位相修正
は製造プロセスによって引き起こされる変動に対し比較
的免疫性がある。
施例（以後、「第２のＶＣＯ」と称する）１６の回路図
を示す。第２のＶＣＯ１６は２、３の例外を除き第１の
ＶＣＯ１６と同じである。特に、電流供給回路１２０は
制御信号＊ＤＯＷＮおよびＣＰ出力の電圧に応じて前記
中間ノードに電流を供給する。同様に、電流引き込み回
路１２２は制御信号ＵＰおよびＣＰ出力の電圧に応じて
前記中間ノードから電流を引き込む。電流供給回路１２
０、プロセス補償電流引き込み回路１２２、および電流
制御発振器７４の組合わせによって発生される位相修正
は製造プロセスによって引き起こされる変動に対し比較
的免疫性がある。
【００２８】電流供給回路１２０について説明を続ける
と、ｎチャネルトランジスタ１２４の第１の電流電極は
第１の電源電圧、すなわちグランド、を受ける。トラン
ジスタ１２４の第２の電流電極はトランジスタ５４の第
１の電流電極にかつ制御電極に接続されている。トラン
ジスタ１２４の制御電極はＣＰ出力に接続されている。
定電流源５２の必要性はない。
と、ｎチャネルトランジスタ１２４の第１の電流電極は
第１の電源電圧、すなわちグランド、を受ける。トラン
ジスタ１２４の第２の電流電極はトランジスタ５４の第
１の電流電極にかつ制御電極に接続されている。トラン
ジスタ１２４の制御電極はＣＰ出力に接続されている。
定電流源５２の必要性はない。
【００２９】電流引き込み回路１２２について説明を続
けると、トランジスタ６８の制御電極は直接ＣＰ出力に
接続されている。定電流源６４またはトランジスタ６６
の必要性はない。
けると、トランジスタ６８の制御電極は直接ＣＰ出力に
接続されている。定電流源６４またはトランジスタ６６
の必要性はない。
【００３０】第２のＶＣＯ１６の動作は前記第１のＶＣ
Ｏ１６と実質的に同じである。第２のＶＣＯ１６におい
ては、電流供給回路１２０および電流引き込み回路１２
２は定電流発生器を使用しない。代わりに、これらの回
路はそれらの「電流発生器」としてＣＰ出力における電
圧を使用する。この電圧はチャージポンプ１４の出力の
関数としてかつＰＬＬ１０を製造するのに使用される製
造プロセスの関数として変化する。これらの後者の相違
はある程度まで制御することができない。
Ｏ１６と実質的に同じである。第２のＶＣＯ１６におい
ては、電流供給回路１２０および電流引き込み回路１２
２は定電流発生器を使用しない。代わりに、これらの回
路はそれらの「電流発生器」としてＣＰ出力における電
圧を使用する。この電圧はチャージポンプ１４の出力の
関数としてかつＰＬＬ１０を製造するのに使用される製
造プロセスの関数として変化する。これらの後者の相違
はある程度まで制御することができない。
【００３１】第２のＶＣＯ１６を製作するために使用さ
れる製造プロセスはある範囲のゲインを有するＶＣＯを
生成する。例えば、１つのロットのＶＣＯは平均的なト
ランジスタより「より高速に（ｆａｓｔｅｒ）」なるか
もしれない。高速度のトランジスタは電流制御発振器１
６のゲインを増大させ、すなわち、前記中間ノードにお
ける平均的な入力電圧より小さいまたはＣＰ出力の平均
的な入力電圧より大きな電圧が電流制御発振器７４から
のある応答を生成することになる。逆に、他のロットの
ＶＣＯは平均的なトランジスタよりも「低速に（ｓｌｏ
ｗｅｒ）」なるかもしれない。より低速のトランジスタ
は電流制御発振器１６のゲインを低下させ、すなわち、
前記中間ノードにおける平均より大きな入力電圧または
ＣＰ出力における平均より小さな入力電圧によって電流
制御発振器７４からの前記ある応答を生成することにな
る。
れる製造プロセスはある範囲のゲインを有するＶＣＯを
生成する。例えば、１つのロットのＶＣＯは平均的なト
ランジスタより「より高速に（ｆａｓｔｅｒ）」なるか
もしれない。高速度のトランジスタは電流制御発振器１
６のゲインを増大させ、すなわち、前記中間ノードにお
ける平均的な入力電圧より小さいまたはＣＰ出力の平均
的な入力電圧より大きな電圧が電流制御発振器７４から
のある応答を生成することになる。逆に、他のロットの
ＶＣＯは平均的なトランジスタよりも「低速に（ｓｌｏ
ｗｅｒ）」なるかもしれない。より低速のトランジスタ
は電流制御発振器１６のゲインを低下させ、すなわち、
前記中間ノードにおける平均より大きな入力電圧または
ＣＰ出力における平均より小さな入力電圧によって電流
制御発振器７４からの前記ある応答を生成することにな
る。
【００３２】第２のＶＣＯ１６の性能は製造上の変動の
範囲にわたりより堅実なものである。「高速のプロセ
ス」の場合は、ＣＰ出力における期待より高い電圧によ
って電流供給回路１２０および電流引き込み回路１２２
が特定の位相調整に対しより多くの電流を供給しかつ引
き込むようにさせる。「低速のプロセス」の場合は、Ｃ
Ｐ出力における期待よりも低い電圧によって電流供給回
路１２０および電流引き込み回路１２２が前記特定の位
相調整に対しより少ない電流を供給しかつ引き込むこと
になる。いずれの場合も、電流供給回路１２０および電
流引き込み回路１２２の位相調整特性は電流制御発振器
７４のゲインをより緊密に追跡する。第２のＶＣＯ１６
はこれによって今日の半導体プロセスにおいてあり得る
製造上の変動に対しより免疫性のあるものとされる。第
２のＶＣＯ１６は複数のＶＣＯを備えたかつ各々のＶＣ
Ｏが等しくふるまうことが重要なシステムに導入するこ
とができる。マルチプロセッサ（“ＭＰ”）データ処理
システムはそのようなシステムの１つの例である。
範囲にわたりより堅実なものである。「高速のプロセ
ス」の場合は、ＣＰ出力における期待より高い電圧によ
って電流供給回路１２０および電流引き込み回路１２２
が特定の位相調整に対しより多くの電流を供給しかつ引
き込むようにさせる。「低速のプロセス」の場合は、Ｃ
Ｐ出力における期待よりも低い電圧によって電流供給回
路１２０および電流引き込み回路１２２が前記特定の位
相調整に対しより少ない電流を供給しかつ引き込むこと
になる。いずれの場合も、電流供給回路１２０および電
流引き込み回路１２２の位相調整特性は電流制御発振器
７４のゲインをより緊密に追跡する。第２のＶＣＯ１６
はこれによって今日の半導体プロセスにおいてあり得る
製造上の変動に対しより免疫性のあるものとされる。第
２のＶＣＯ１６は複数のＶＣＯを備えたかつ各々のＶＣ
Ｏが等しくふるまうことが重要なシステムに導入するこ
とができる。マルチプロセッサ（“ＭＰ”）データ処理
システムはそのようなシステムの１つの例である。
【００３３】〈遅延整合ネットワーク〉通常、２つの回
路経路は第１の経路に存在する回路を第２の経路に、お
よび逆に、複製する、「ダミー回路」によって遅延整合
できる。ダミー回路への種々の入力は一定の電圧レベル
に接続されてその経路の機能性が変化しないことを保証
する。例えば、もし第１の経路が第２の経路が含まない
マルチプレクサを含んでいれば、該マルチプレクサが第
２の経路に加えられる。元の第２の経路の出力はダミー
のマルチプレクサの１つの入力に接続されかつこの入力
は常に該マルチプレクサの出力として選択される。ダミ
ー回路の遅延整合技術は分配ネットワーク２８の場合に
は使用されない。この場合は、ダミーセルはあまりにも
多くの領域を必要としかつあまりにも多くの電力を消費
する。
路経路は第１の経路に存在する回路を第２の経路に、お
よび逆に、複製する、「ダミー回路」によって遅延整合
できる。ダミー回路への種々の入力は一定の電圧レベル
に接続されてその経路の機能性が変化しないことを保証
する。例えば、もし第１の経路が第２の経路が含まない
マルチプレクサを含んでいれば、該マルチプレクサが第
２の経路に加えられる。元の第２の経路の出力はダミー
のマルチプレクサの１つの入力に接続されかつこの入力
は常に該マルチプレクサの出力として選択される。ダミ
ー回路の遅延整合技術は分配ネットワーク２８の場合に
は使用されない。この場合は、ダミーセルはあまりにも
多くの領域を必要としかつあまりにも多くの電力を消費
する。
【００３４】遅延整合ネットワーク２４の以下の説明は
特定の半導体プロセスに対するものである。しかしなが
ら、この方法は同じ結果を達成するために広い範囲の回
路に対し適用できる。示される実施例はＣＭＯＳプロセ
スである。
特定の半導体プロセスに対するものである。しかしなが
ら、この方法は同じ結果を達成するために広い範囲の回
路に対し適用できる。示される実施例はＣＭＯＳプロセ
スである。
【００３５】ＣＭＯＳ回路経路の電力消費は回路の容
量、（Ｃ）、その動作電圧、（Ｖ）、およびその動作周
波数、（ｆ）、によって次のように規定される。
量、（Ｃ）、その動作電圧、（Ｖ）、およびその動作周
波数、（ｆ）、によって次のように規定される。
【数１】電力＝ＣＶ２ｆ したがって、遅延整合ネットワーク２４の電力消費は分
配ネットワーク２８の容量に関して遅延整合ネットワー
ク２４の容量および負荷を低減することにより、分配ネ
ットワーク２８の電力消費に対してＮの係数（ｆａｃｔ
ｏｒ Ｎ）によって低減することができる。
配ネットワーク２８の容量に関して遅延整合ネットワー
ク２４の容量および負荷を低減することにより、分配ネ
ットワーク２８の電力消費に対してＮの係数（ｆａｃｔ
ｏｒ Ｎ）によって低減することができる。
【数２】Ｃ１＝Ｃ２／Ｎ この場合、下付き文字“１”は遅延整合ネットワーク２
４を示し、かつ下付き文字“２”は分配ネットワーク２
８を示す。しかしながら、この容量の単純な低減によっ
て２つのネットワークを通っての等しい伝搬遅延を生じ
る結果とはならない。したがって、別個の伝搬遅延分析
が必要とされる。
４を示し、かつ下付き文字“２”は分配ネットワーク２
８を示す。しかしながら、この容量の単純な低減によっ
て２つのネットワークを通っての等しい伝搬遅延を生じ
る結果とはならない。したがって、別個の伝搬遅延分析
が必要とされる。
【００３６】遅延整合ネットワーク２４を通ってのある
いは分配ネットワーク２８を通っての伝搬遅延（τ）は
回路の容量、前記容量における電圧差（ΔＶ）、および
前記容量を充電するのに使用される電流（Ｉ）に比例す
る。なお、ここで記号“〜：”は比例することを示す。
いは分配ネットワーク２８を通っての伝搬遅延（τ）は
回路の容量、前記容量における電圧差（ΔＶ）、および
前記容量を充電するのに使用される電流（Ｉ）に比例す
る。なお、ここで記号“〜：”は比例することを示す。
【数３】τ〜：ＲＣ＋ＣΔＶ／Ｉ
【００３７】数式２および数式３は同時に解いて電力お
よびタイミングの双方の目標を満足する解を生成するよ
うにしなければならない。数式２を数式３に代入するこ
とにより次の等式が得られる。
よびタイミングの双方の目標を満足する解を生成するよ
うにしなければならない。数式２を数式３に代入するこ
とにより次の等式が得られる。
【数４】Ｒ１Ｃ２／Ｎ＋Ｃ２ΔＶ１／Ｉ１Ｎ＝Ｒ２Ｃ２
＋Ｃ２ΔＶ２／Ｉ２ この式において各下付き文字は上に規定したのと同じで
あり、またΔＶ１はΔＶ２に等しいから次の数式５が成
立する。
＋Ｃ２ΔＶ２／Ｉ２ この式において各下付き文字は上に規定したのと同じで
あり、またΔＶ１はΔＶ２に等しいから次の数式５が成
立する。
【数５】Ｒ１Ｃ２／Ｎ＋Ｃ２ΔＶ１／Ｉ１Ｎ＝Ｒ２Ｃ２
＋Ｃ２ΔＶ１／Ｉ２
＋Ｃ２ΔＶ１／Ｉ２
【００３８】数式５の１つの解は第１および第３の項が
等しくかつ第２および第４の項が等しいことを必要とす
る。この解は遅延整合ネットワーク２４を通る電流は分
配ネットワーク２８を通る電流に関してＮの係数で低減
されなければならないことを必要とする。そのような置
き換えにより、数式５はさらに次のように表わされる。
等しくかつ第２および第４の項が等しいことを必要とす
る。この解は遅延整合ネットワーク２４を通る電流は分
配ネットワーク２８を通る電流に関してＮの係数で低減
されなければならないことを必要とする。そのような置
き換えにより、数式５はさらに次のように表わされる。
【数６】Ｒ１Ｃ２／Ｎ＝Ｒ２Ｃ２ あるいは数式６は次のようになる。
【数７】Ｒ１＝Ｒ２Ｎ
【００３９】したがって、数式２および数式７は遅延整
合ネットワーク２４の設計を支配する。そのような制約
されたネットワークは分配ネットワーク２８よりもＮ倍
少ない電力を消費するが、そこを通って伝搬する信号を
分配ネットワーク２８と等しく遅延させる。数式２はイ
ンバータ３８および４０、そして分布ＲＣ４２の容量を
特定する。インバータ３８および４０の容量はトランジ
スタの幅をＮの係数で低減することによってインバータ
３２および３４の容量に対しＮの係数で低減できる。分
布ＲＣ４２の容量も分布ＲＣ３６に対してＮの係数で低
減されなければならない。しかしながら、数式９は分布
ＲＣ４２の抵抗が分布ＲＣ３６に対してＮの係数で増大
されなければならないことを示している。
合ネットワーク２４の設計を支配する。そのような制約
されたネットワークは分配ネットワーク２８よりもＮ倍
少ない電力を消費するが、そこを通って伝搬する信号を
分配ネットワーク２８と等しく遅延させる。数式２はイ
ンバータ３８および４０、そして分布ＲＣ４２の容量を
特定する。インバータ３８および４０の容量はトランジ
スタの幅をＮの係数で低減することによってインバータ
３２および３４の容量に対しＮの係数で低減できる。分
布ＲＣ４２の容量も分布ＲＣ３６に対してＮの係数で低
減されなければならない。しかしながら、数式９は分布
ＲＣ４２の抵抗が分布ＲＣ３６に対してＮの係数で増大
されなければならないことを示している。
【００４０】当業者は特定の容量および抵抗を有する種
々の導電性エレメントを設計することができる。この設
計プロセスは導電性エレメントの理論的特性に基づきあ
るいはＰＬＬ１０を製造するために使用される製造プロ
セスの実際の結果に基づくことができる。
々の導電性エレメントを設計することができる。この設
計プロセスは導電性エレメントの理論的特性に基づきあ
るいはＰＬＬ１０を製造するために使用される製造プロ
セスの実際の結果に基づくことができる。
【００４１】理論的には、導電性エレメントの容量はそ
の長さおよび幅の積に比例する。導電性エレメントの抵
抗はその幅に対するその長さの比率に比例する。したが
って、分布ＲＣ４２の容量および抵抗はこれらの関係を
満足させることによって数式２および数式９によって特
定される分布ＲＣ３６の容量および抵抗に整合させるこ
とができる。
の長さおよび幅の積に比例する。導電性エレメントの抵
抗はその幅に対するその長さの比率に比例する。したが
って、分布ＲＣ４２の容量および抵抗はこれらの関係を
満足させることによって数式２および数式９によって特
定される分布ＲＣ３６の容量および抵抗に整合させるこ
とができる。
【００４２】実際に、当業者は種々の導電性エレメント
の容量および抵抗をそれらの長さおよび幅の関数として
示すテーブルを作製することができる。したがって、分
布ＲＣ４２の容量および抵抗は分布ＲＣ３６の容量およ
び抵抗を該テーブルから抽出し、抽出したデータを数式
２および数式９にしたがって変換し、かつ新しい特性を
有する導電性エレメントのために前記テーブルをサーチ
することによって分布ＲＣ３６の容量および抵抗に整合
させることができる。ＰＬＬ１０の一つの実施例におい
ては、各々のレベルの分布ＲＣ３６からなるＨツリーは
分布ＲＣ４２の別個の導体片と遅延整合される。
の容量および抵抗をそれらの長さおよび幅の関数として
示すテーブルを作製することができる。したがって、分
布ＲＣ４２の容量および抵抗は分布ＲＣ３６の容量およ
び抵抗を該テーブルから抽出し、抽出したデータを数式
２および数式９にしたがって変換し、かつ新しい特性を
有する導電性エレメントのために前記テーブルをサーチ
することによって分布ＲＣ３６の容量および抵抗に整合
させることができる。ＰＬＬ１０の一つの実施例におい
ては、各々のレベルの分布ＲＣ３６からなるＨツリーは
分布ＲＣ４２の別個の導体片と遅延整合される。
【００４３】〈スイッチングおよび分周論理ユニット〉
図４は、図１に示されたスイッチングおよび分周論理ユ
ニット２６の回路図を示す。マルチプレクサ１２６の第
１の入力は遅延整合ネットワーク２４の出力、「クロッ
ク１（ＣＬＯＣＫ１）」を受ける。マルチプレクサ１２
６の第２の入力は分配ネットワーク２８の出力、「クロ
ック２（ＣＬＯＣＫ２）」を受ける。ＣＯＰ２２からの
制御信号「パス選択（ＳＥＬＥＣＴ ＰＡＴＨ）」は前
記２つの入力のうちの１つをマルチプレクサ１２６の出
力として選択する。マルチプレクサ１２６の出力は第１
のＡＮＤゲート１２８の反転入力にかつ第２のＡＮＤゲ
ート１３０の第１の入力に接続されている。クオリファ
イア論理ユニット（ｑｕａｌｉｆｉｅｒ ｌｏｇｉｃ
ｕｎｉｔ）１３２によって発生される第１の制御信号は
第１のＡＮＤゲート１２８の非反転入力に接続されてい
る。クオリファイア論理ユニット１３２によって発生さ
れる第２の制御信号は第２のＡＮＤゲート１３０の第２
の入力に接続されている。第１のＡＮＤゲート１２８の
出力および第２のＡＮＤゲート１３０の出力はＮＯＲゲ
ート１３４の第１および第２の入力に接続されている。
ＮＯＲゲート１３４の出力は「フィードバッククロッ
ク」を発生する。論理ゲート１２８，１３０および１３
４は通常「アンド−オア−反転（“ＡＯＩ”）ゲート」
１３６と称される。
図４は、図１に示されたスイッチングおよび分周論理ユ
ニット２６の回路図を示す。マルチプレクサ１２６の第
１の入力は遅延整合ネットワーク２４の出力、「クロッ
ク１（ＣＬＯＣＫ１）」を受ける。マルチプレクサ１２
６の第２の入力は分配ネットワーク２８の出力、「クロ
ック２（ＣＬＯＣＫ２）」を受ける。ＣＯＰ２２からの
制御信号「パス選択（ＳＥＬＥＣＴ ＰＡＴＨ）」は前
記２つの入力のうちの１つをマルチプレクサ１２６の出
力として選択する。マルチプレクサ１２６の出力は第１
のＡＮＤゲート１２８の反転入力にかつ第２のＡＮＤゲ
ート１３０の第１の入力に接続されている。クオリファ
イア論理ユニット（ｑｕａｌｉｆｉｅｒ ｌｏｇｉｃ
ｕｎｉｔ）１３２によって発生される第１の制御信号は
第１のＡＮＤゲート１２８の非反転入力に接続されてい
る。クオリファイア論理ユニット１３２によって発生さ
れる第２の制御信号は第２のＡＮＤゲート１３０の第２
の入力に接続されている。第１のＡＮＤゲート１２８の
出力および第２のＡＮＤゲート１３０の出力はＮＯＲゲ
ート１３４の第１および第２の入力に接続されている。
ＮＯＲゲート１３４の出力は「フィードバッククロッ
ク」を発生する。論理ゲート１２８，１３０および１３
４は通常「アンド−オア−反転（“ＡＯＩ”）ゲート」
１３６と称される。
【００４４】クオリファイア論理ユニット１３２は「ク
ロック１」および「モード」制御信号（単数または複
数）を受信する。該制御信号（単数または複数）「モー
ド」は「フィードバッククロック」：「クロック１」の
比率を示す。それはユーザ（図示せず）にとってアクセ
ス可能な特別目的のレジスタの出力から発生することが
でき、あるいはＰＬＬ１０の外部ピンに接続することが
できる。クオリファイア論理ユニット１３２の出力制御
信号はＡＯＩゲート１３６と組合わせてマルチプレクサ
１２６の出力のある部分およびマルチプレクサ１２６の
出力の論理的補信号のある部分をマスクする。「フィー
ドバッククロック」のより低い周波数は位相／周波数検
出器１２にＶＣＯ出力の周波数を増大させる。ＰＬＬ１
０はそれによって「基準クロック」の位相および周波数
を「基準クロック」の倍数と整合させる。スイッチング
および分周論理ユニット２６の分周（ｄｉｖｉｄｅ−ｂ
ｙ）機能は開示された発明を実施するには必要はない。
しかしながら、「位相制御されるクロック信号を発生す
る装置および方法（Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅ
ｔｈｏｄ ｆｏｒ Ｇｅｎｅｒａｔｉｎｇ ａ Ｐｈａ
ｓｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｃｌｏｃｋ Ｓｉｇｎａ
ｌ）」と題する、１９９４年４月１５日に出願され、代
理人の整理番号ＡＴ９−９４−０２４の米国特許出願
は、本明細書に参照のため導入され、前記ＰＬＬ１０に
導入できる新規な分周機能を開示している。他の回路、
例えば直列に従属接続されたフリップフロップ、もこの
同じ分周機能を行なうことができる。
ロック１」および「モード」制御信号（単数または複
数）を受信する。該制御信号（単数または複数）「モー
ド」は「フィードバッククロック」：「クロック１」の
比率を示す。それはユーザ（図示せず）にとってアクセ
ス可能な特別目的のレジスタの出力から発生することが
でき、あるいはＰＬＬ１０の外部ピンに接続することが
できる。クオリファイア論理ユニット１３２の出力制御
信号はＡＯＩゲート１３６と組合わせてマルチプレクサ
１２６の出力のある部分およびマルチプレクサ１２６の
出力の論理的補信号のある部分をマスクする。「フィー
ドバッククロック」のより低い周波数は位相／周波数検
出器１２にＶＣＯ出力の周波数を増大させる。ＰＬＬ１
０はそれによって「基準クロック」の位相および周波数
を「基準クロック」の倍数と整合させる。スイッチング
および分周論理ユニット２６の分周（ｄｉｖｉｄｅ−ｂ
ｙ）機能は開示された発明を実施するには必要はない。
しかしながら、「位相制御されるクロック信号を発生す
る装置および方法（Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅ
ｔｈｏｄ ｆｏｒ Ｇｅｎｅｒａｔｉｎｇ ａ Ｐｈａ
ｓｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｃｌｏｃｋ Ｓｉｇｎａ
ｌ）」と題する、１９９４年４月１５日に出願され、代
理人の整理番号ＡＴ９−９４−０２４の米国特許出願
は、本明細書に参照のため導入され、前記ＰＬＬ１０に
導入できる新規な分周機能を開示している。他の回路、
例えば直列に従属接続されたフリップフロップ、もこの
同じ分周機能を行なうことができる。
【００４５】〈チップ・オンボード・プロセッサ〉図５
は、図１に示されたＣＯＰ２２の動作のフローチャート
１３８を示す。リセットの後、ＰＬＬ１０は両方のフィ
ードバック経路をイネーブルしかつ「クロック２」をフ
ィードバックするよう設計されている。ＣＯＰ２２は始
めに、ステップ１４０において、ＰＬＬ１０が集積され
ている回路が通常のまたは低電力モードにあるか否かを
判定する。もしＰＬＬ１０が集積されている回路が通常
のモードにあれば、ＰＬＬ１０は設定された状態に留ま
りかつステップ１４０を通ってループを行なう。ＣＯＰ
２２はそれがいったん低電力モードに入るべきことを判
定すればステップ１４２に分岐する。ＣＯＰ２２は始め
に制御信号「パス選択」を肯定し、遅延整合ネットワー
ク２４の出力を「フィードバッククロック」として選択
する、ステップ１４２。次に、ＣＯＰ２２は、ステップ
１４４において、一定電圧レベルをマルチプレクサ２０
を通して分配ネットワークに入力する。示された実施例
は相補的金属酸化物半導体（“ＣＭＯＳ”）プロセスを
使用して製作される。ＣＭＯＳ回路はクロッキングされ
ない場合には全く電力を消費しないかあるいは無視し得
るほどの電力を消費する。ＣＯＰ２２は再び、ステップ
１４６において、ＰＬＬ１０が集積されている回路が通
常のまたは低電力モードにあるか否かを判定する。もし
ＰＬＬ１０が集積されている回路が低電力モードにあれ
ば、ＰＬＬ１０は設定された状態に留まり、かつステッ
プ１４６を通ってループを行なう。ＣＯＰ２２はそれが
いったん低電力モードを退出すべきことを判定すればス
テップ１４８に分岐する。ＣＯＰ２２は始めに、ステッ
プ１４８において、マルチプレクサ２０を介して分配ネ
ットワークにＶＣＯ出力を出力する。次に、ＣＯＰ２２
は、ステップ１５０において、制御信号「パス選択」を
肯定解除または否定し、分配ネットワーク２８の出力を
「フィードバッククロック」として選択する。ＣＯＰ２
２は次にステップ１４０に分岐し戻る。説明された方法
はＰＬＬ１０がそれがＶＣＯ出力を分配ネットワーク２
８を通って導く前に「クロック２」を選択しないことを
保証する。
は、図１に示されたＣＯＰ２２の動作のフローチャート
１３８を示す。リセットの後、ＰＬＬ１０は両方のフィ
ードバック経路をイネーブルしかつ「クロック２」をフ
ィードバックするよう設計されている。ＣＯＰ２２は始
めに、ステップ１４０において、ＰＬＬ１０が集積され
ている回路が通常のまたは低電力モードにあるか否かを
判定する。もしＰＬＬ１０が集積されている回路が通常
のモードにあれば、ＰＬＬ１０は設定された状態に留ま
りかつステップ１４０を通ってループを行なう。ＣＯＰ
２２はそれがいったん低電力モードに入るべきことを判
定すればステップ１４２に分岐する。ＣＯＰ２２は始め
に制御信号「パス選択」を肯定し、遅延整合ネットワー
ク２４の出力を「フィードバッククロック」として選択
する、ステップ１４２。次に、ＣＯＰ２２は、ステップ
１４４において、一定電圧レベルをマルチプレクサ２０
を通して分配ネットワークに入力する。示された実施例
は相補的金属酸化物半導体（“ＣＭＯＳ”）プロセスを
使用して製作される。ＣＭＯＳ回路はクロッキングされ
ない場合には全く電力を消費しないかあるいは無視し得
るほどの電力を消費する。ＣＯＰ２２は再び、ステップ
１４６において、ＰＬＬ１０が集積されている回路が通
常のまたは低電力モードにあるか否かを判定する。もし
ＰＬＬ１０が集積されている回路が低電力モードにあれ
ば、ＰＬＬ１０は設定された状態に留まり、かつステッ
プ１４６を通ってループを行なう。ＣＯＰ２２はそれが
いったん低電力モードを退出すべきことを判定すればス
テップ１４８に分岐する。ＣＯＰ２２は始めに、ステッ
プ１４８において、マルチプレクサ２０を介して分配ネ
ットワークにＶＣＯ出力を出力する。次に、ＣＯＰ２２
は、ステップ１５０において、制御信号「パス選択」を
肯定解除または否定し、分配ネットワーク２８の出力を
「フィードバッククロック」として選択する。ＣＯＰ２
２は次にステップ１４０に分岐し戻る。説明された方法
はＰＬＬ１０がそれがＶＣＯ出力を分配ネットワーク２
８を通って導く前に「クロック２」を選択しないことを
保証する。
【００４６】本発明が特定の実施例に関して説明された
が、当業者にはさらに他の修正および改善をなすことが
できる。例えば、スイッチングおよび分周論理ユニット
２６の分周機能は開示された発明の一部ではない。ま
た、ある用途においてはマルチプレクサ１２６の位置を
いずれかの分周回路に関して配置換えすることがより都
合がよいかもしれない。したがって、本発明は添付の特
許請求の範囲に規定される本発明の精神および範囲から
離れることのない全てのそのような変更または修正を含
むことが理解されるべきである。
が、当業者にはさらに他の修正および改善をなすことが
できる。例えば、スイッチングおよび分周論理ユニット
２６の分周機能は開示された発明の一部ではない。ま
た、ある用途においてはマルチプレクサ１２６の位置を
いずれかの分周回路に関して配置換えすることがより都
合がよいかもしれない。したがって、本発明は添付の特
許請求の範囲に規定される本発明の精神および範囲から
離れることのない全てのそのような変更または修正を含
むことが理解されるべきである。
【図１】本発明にしたがって構成された位相同期ループ
のブロック図を示す。
のブロック図を示す。
【図２】図１に示された電圧制御発振器の第１の実施例
を示す回路図である。
を示す回路図である。
【図３】図１に示された電圧制御発振器の第２の実施例
を示す回路図である。
を示す回路図である。
【図４】図１に示されたスイッチングおよび分周論理ユ
ニットを示す回路図である。
ニットを示す回路図である。
【図５】図１に示されたチップオンボードプロセッサの
動作を示すフローチャートである。
動作を示すフローチャートである。
１０ 位相同期ループ（ＰＬＬ） １２ 位相／周波数検出器 １４ チャージポンプ １６ 電圧制御発振器（ＶＣＯ） １８ 第１のマルチプレクサ（ＭＵＸ） ２０ 第２のマルチプレクサ（ＭＵＸ） ２２ チップ・オンボード・プロセッサ（ＣＯＰ） ２４ 遅延整合ネットワーク ２６ スイッチングおよび分周論理ユニット ２８ 分配ネットワーク ３０，３１，３２，３４，３８，４０ インバータ ３６，４２ 分布抵抗および容量回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08 Ｊ (72)発明者 ホセ・アルバレス アメリカ合衆国テキサス州78641、リーン ダー、イングリッシュ・リバー・ループ 15346 (72)発明者 ジャイアンフランコ・ジェローサ アメリカ合衆国テキサス州78746、オース チン、トーリー・パインズ・コーブ 6506
Claims (5)
- 【請求項１】 出力クロック信号を発生するための位相
同期ループ（１０）であって、 第１のクロック信号および第２のクロック信号を受ける
第１のスイッチング手段（２６）であって、該第１のス
イッチング手段は第１の制御信号に応じてフィードバッ
ククロック信号として前記第１のクロック信号または前
記第２のクロック信号のいずれかを出力するもの、 前記第１のスイッチング手段に結合された位相／周波数
回路（１２）であって、該位相／周波数回路は基準クロ
ック信号および前記フィードバッククロック信号を受信
し、該位相／周波数回路は前記基準クロック信号と前記
フィードバッククロック信号との間の位相関係に応じて
第２の制御信号を発生するもの、 前記位相／周波数回路に結合されたチャージポンプ回路
（１４）であって、該チャージポンプ回路は前記基準ク
ロック信号と前記フィードバッククロック信号との間の
前記位相関係に応じて電圧を発生するもの、 前記チャージポンプ回路に結合された電圧制御発振回路
（１６）であって、該電圧制御発振回路は前記出力クロ
ック信号を発生するもの、 前記電圧制御発振回路に結合されたイネーブル手段（２
２）であって、該イネーブル手段は第３の制御信号に応
じて前記出力クロック信号または一定の電圧レベルを出
力するもの 前記電圧制御発振回路に結合された第１の分配手段（２
４）であって、該第１の分配手段は前記出力クロック信
号を受けかつ前記第１のクロック信号を出力し、前記第
１のクロック信号の周波数は実質的に前記出力クロック
信号の周波数と同じであるもの、そして前記イネーブル
手段に結合された第２の分配手段（２８）であって、該
第２の分配手段は前記イネーブル手段の出力を受けかつ
前記第２のクロック信号を出力するもの、 を具備することを特徴とする出力クロック信号を発生す
るための位相同期ループ（１０）。 - 【請求項２】 前記第１のスイッチング手段（２６）は
さらに分周回路を具備し、前記フィードバッククロック
信号の周波数の前記第１のクロック信号または前記第２
のクロック信号の周波数に対する比率は所定の比率であ
り、該所定の比率は第４の制御信号に応じたものである
ことを特徴とする請求項１に記載の位相同期ループ。 - 【請求項３】 出力クロック信号を発生する方法であっ
て、 第１の時間インターバルの間に、 スイッチング手段（２６）において第１のクロック信号
および第２のクロック信号を受ける段階、 第１のクロック信号に応じて始めに前記第２のクロック
信号を前記スイッチング手段の出力、すなわちフィード
バッククロック信号、として選択する段階、 位相／周波数回路（１２）によって前記フィードバック
クロック信号と基準クロック信号とを比較する段階、 前記フィードバッククロック信号と前記基準クロック信
号との間の位相関係に応じて前記位相／周波数回路によ
って始めに第２の制御信号を発生する段階、 前記第２の制御信号に応じて発振回路（１６）によって
次に出力クロック信号を発生する段階、 前記第１のクロック信号として始めに前記出力クロック
信号を前記スイッチング手段に導く段階、 前記第２のクロック信号として次に前記出力クロック信
号を前記スイッチング手段に導く段階、 第３の制御信号に応じて前記第２のクロック信号を前記
スイッチング手段に結合する段階、 を具備し、 第２の時間インターバルの間に、 前記スイッチング手段の出力として前記第１のクロック
信号を次に選択する段階、そして前記第２のクロック信
号を前記スイッチング手段から切り離す段階、 を具備することを特徴とする出力クロック信号を発生す
る方法。 - 【請求項４】 前記次に出力クロック信号を発生する段
階は、 前記第２の制御信号に応じてチャージポンプ（１４）回
路によって電圧を発生する段階、そして前記電圧に応じ
て電圧制御発振器（１６）によって前記出力クロック信
号を発生する段階、 を具備することを特徴とする請求項３に記載の方法。 - 【請求項５】 前記初めに選択する段階はさらに前記フ
ィードバッククロック信号の周波数を分周回路（２６）
によって低減する段階を具備することを特徴とする請求
項４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/300,904 | 1994-09-06 | ||
| US08/300,904 US5428317A (en) | 1994-09-06 | 1994-09-06 | Phase locked loop with low power feedback path and method of operation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888563A true JPH0888563A (ja) | 1996-04-02 |
Family
ID=23161092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248738A Pending JPH0888563A (ja) | 1994-09-06 | 1995-09-01 | 低電力フィードバック経路を備えた位相同期ループおよび動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5428317A (ja) |
| EP (1) | EP0701329A3 (ja) |
| JP (1) | JPH0888563A (ja) |
| KR (1) | KR960012738A (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912680B1 (en) | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| JP3109588B2 (ja) * | 1998-03-12 | 2000-11-20 | 日本電気株式会社 | オーバーサンプリング型クロックリカバリ回路 |
| JP3077661B2 (ja) * | 1998-03-12 | 2000-08-14 | 日本電気株式会社 | オーバーサンプリング型クロックリカバリ回路 |
| US6014048A (en) * | 1998-05-27 | 2000-01-11 | Advanced Micro Devices, Inc. | Clock generator with multiple feedback paths including a delay locked loop path |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US7109765B1 (en) | 1998-11-03 | 2006-09-19 | Altera Corporation | Programmable phase shift circuitry |
| US6642758B1 (en) * | 1998-11-03 | 2003-11-04 | Altera Corporation | Voltage, temperature, and process independent programmable phase shift for PLL |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| SG94352A1 (en) * | 1999-12-03 | 2003-02-18 | Texas Instruments Inc | Phase locked loop using delay compensation techniques |
| JP3851511B2 (ja) * | 2001-03-14 | 2006-11-29 | 株式会社ルネサステクノロジ | Ｆｍ送信機 |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US6647081B2 (en) * | 2001-12-12 | 2003-11-11 | Emulex Corporation | Phase-locked loop (PLL) circuit for selectively correcting clock skew in different modes |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| US7368961B2 (en) * | 2005-12-22 | 2008-05-06 | Rambus Inc. | Clock distribution network supporting low-power mode |
| US20070159223A1 (en) * | 2005-12-27 | 2007-07-12 | Feng Wang | Phase locked loop circuit |
| JP2007193751A (ja) * | 2006-01-23 | 2007-08-02 | Nec Electronics Corp | 半導体装置およびデータ入出力システム |
| US7659783B2 (en) * | 2007-07-16 | 2010-02-09 | Micrel, Inc. | System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI) |
| KR100933811B1 (ko) * | 2007-11-23 | 2009-12-24 | 주식회사 하이닉스반도체 | 다중 위상 펄스 발생기 |
| US8610474B2 (en) | 2009-10-15 | 2013-12-17 | Rambus Inc. | Signal distribution networks and related methods |
| US8510487B2 (en) | 2010-02-11 | 2013-08-13 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
| US8314634B1 (en) | 2011-04-04 | 2012-11-20 | Lattice Semiconductor Corporation | Power control block with output glitch protection |
| US8531222B1 (en) | 2011-04-04 | 2013-09-10 | Lattice Semiconductor Corporation | Phase locked loop circuit with selectable feedback paths |
| CN105247788B (zh) * | 2013-06-28 | 2018-08-14 | 英特尔公司 | 带有动态分配旁路模式的时钟生成系统 |
| US10177747B2 (en) * | 2015-11-20 | 2019-01-08 | Texas Instruments Incorporated | High resolution capture |
| US10727838B2 (en) * | 2018-07-13 | 2020-07-28 | Qualcomm Incorporated | Systems and methods for power conservation in a phase locked loop (PLL) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008636A (en) * | 1988-10-28 | 1991-04-16 | Apollo Computer, Inc. | Apparatus for low skew system clock distribution and generation of 2X frequency clocks |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| US5276913A (en) * | 1991-11-25 | 1994-01-04 | Motorola, Inc. | Phase-locked-loop circuit for radio transceiver |
| JP3048495B2 (ja) * | 1994-01-07 | 2000-06-05 | 沖電気工業株式会社 | クロック回路 |
-
1994
- 1994-09-06 US US08/300,904 patent/US5428317A/en not_active Expired - Fee Related
-
1995
- 1995-08-31 EP EP95113677A patent/EP0701329A3/en not_active Withdrawn
- 1995-09-01 JP JP7248738A patent/JPH0888563A/ja active Pending
- 1995-09-05 KR KR1019950028864A patent/KR960012738A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012738A (ko) | 1996-04-20 |
| EP0701329A2 (en) | 1996-03-13 |
| EP0701329A3 (en) | 1998-01-28 |
| US5428317A (en) | 1995-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5428317A (en) | Phase locked loop with low power feedback path and method of operation | |
| US5463353A (en) | Resistorless VCO including current source and sink controlling a current controlled oscillator | |
| TW538596B (en) | Digitally controlled analog delay locked loop (DLL) | |
| JP4677511B2 (ja) | 周波数逓倍遅延ロックループ | |
| US5673005A (en) | Time standard circuit with delay line oscillator | |
| JP3360667B2 (ja) | 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置 | |
| US6166572A (en) | Voltage-controlled delay line, direct phase controlled voltage-controlled oscillator, clock/data recovery circuit, and clock/data recovery apparatus | |
| US6812754B1 (en) | Clock synchronizer with offset prevention function against variation of output potential of loop filter | |
| US5912574A (en) | Dual loop PLL with secondary loop to achieve 50% duty cycle | |
| US20040008063A1 (en) | Delay locked loop clock generator | |
| JPH06260933A (ja) | 高周波電圧制御発振器 | |
| KR950010208B1 (ko) | 신호지연회로 및 클록신호발생회로 | |
| US5818270A (en) | Temperature independent, wide range frequency clock multiplier | |
| JP4051391B2 (ja) | 周波数逓倍器 | |
| US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
| JP2011078054A (ja) | 電流源、電子機器および集積回路 | |
| JP2000134092A (ja) | 位相同期ループ回路および電圧制御型発振器 | |
| US10879882B1 (en) | Low-power fast-setting delay circuit | |
| US7504891B1 (en) | Initialization circuit for a phase-locked loop | |
| KR19990042341A (ko) | 클럭 동기 지연 회로와 결합된 지연 동기 루프(ｄｌｌ) | |
| Yang et al. | A multiple frequency clock generator using wide operation frequency range phase interpolator | |
| JPH08321773A (ja) | 半導体集積回路 | |
| JPH0437219A (ja) | クロツク発生回路及び本回路を用いた情報処理装置 | |
| JP2001144591A (ja) | 可変遅延回路及びこれを用いたタイミング制御回路 | |
| JPH07312550A (ja) | 周波数範囲検出器 |