JP3077661B2 - オーバーサンプリング型クロックリカバリ回路 - Google Patents

オーバーサンプリング型クロックリカバリ回路

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JP3077661B2 JP6173798A JP6173798A JP3077661B2 JP 3077661 B2 JP3077661 B2 JP 3077661B2 JP 6173798 A JP6173798 A JP 6173798A JP 6173798 A JP6173798 A JP 6173798A JP 3077661 B2 JP3077661 B2 JP 3077661B2
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    • H—ELECTRICITY
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は入力されるデータか
らクロックの抽出を行うクロックリカバリ回路に関し、
特に位相の異なる複数のクロックでサンプリングを行う
オーバーサンプリング型のクロックリカバリ回路に関す
る。
【０００２】
【従来の技術】近年、データ伝送はGbit Ethernet ，Fi
ber Channel 等に代表されるように高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、または送られたクロックに対して回路内部で使
用されるクロックの周波数同期をとるＰＬＬ回路におい
ても高速化が必要とされている。このような要請に応え
るために、例えばIEEE JOURNAL OF SOLID STATE CIRCUI
T DEC 1996に開示されているように、伝送されたデータ
を回路内部で生成した位相の異なる複数のクロックでサ
ンプリングするオーバーサンプリング型クロックリカバ
リ回路が提案されている。
【０００３】この先行技術文献に開示されたクロックリ
カバリ回路のブロック回路図を図６に示す。入力された
データは８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜７）
に入力される。各位相比較器ＴＩＰＤには、固定遅延回
路ＦＤから出力される固定の遅延をもつ２４本のクロッ
クが３本ずつ入力され、ここで入力されたデータと３本
のクロックとの位相状態を検出する。図２は前記入力デ
ータと２４本のクロックの位相を示す図である。そし
て、データがクロックに対し遅れている場合、ＴＩＰＤ
はクロックの進みを検出し、回路の出力であるｕｐ信号
をイネーブル、ｄｎ信号をディセーブルにする。同様に
クロックの遅れを検出した場合は、ｕｐ信号をディセー
ブル、ｄｎ信号をイネーブルにする。図３はその検出状
態を示しており、図３（ａ）はロック状態を検出した状
態で、ｕｐ信号とｄｎ信号がいずれもディセーブル、図
３（ｂ）はクロックの遅れ状態でｕｐ信号がイネーブ
ル、図３（ｃ）はクロックの進み状態でｄｎ信号がイネ
ーブルをそれぞれ出力している。そして、チャージポン
プＣＰは、ｕｐ信号がイネーブルの場合にその出力電圧
を上昇させ、ｄｎ信号がイネーブルの場合にその出力電
圧を下降させる。ローパスフィルタＬＰＦは、前記チャ
ージポンプＣＰの出力電圧を入力としこの電圧の変化を
積分する。可変遅延回路ＶＤは前記ローパスフィルタＬ
ＰＦの出力電圧と電圧制御発振器ＶＣＯの出力であるク
ロックを入力とし、前記ローパスフィルタＬＰＦの出力
電圧に応じて入力されるクロックを遅延させて出力す
る。そして、前記固定遅延回路ＦＤは可変遅延回路ＶＤ
の出力を入力とし、入力された１本のクロックから固定
の遅延を持つ前記した２４本のクロックを生成する。
【０００４】このクロックリカバリ回路によれば、８個
の各位相比較器ＴＩＰＤにおいてクロックの遅れ状態ま
たはクロックの進み状態が検出されると、ｕｐ信号また
はｄｎ信号がイネーブルとなり、それぞれ対応するチャ
ージポンプＣＰからの出力電圧が上昇または下降する。
このため、ローパスフィルタＬＰＦ及び可変遅延回路Ｖ
Ｄからの出力されるクロックが進みまたは遅れ、このク
ロックに基づいて固定遅延回路ＦＤで生成される２４本
のクロックの遅延が制御され、前記各位相比較器ＴＩＰ
Ｄにおけるクロックの遅れ状態または進み状態を適正化
し、適切なデータのサンプリングを実現可能とする。
【０００５】
【発明が解決しようとする課題】ところで、このような
クロックリカバリ回路では、伝送されて入力されるデー
タは、伝送される方式により連続する同じ値であるデー
タの数が規定されているため、ロック状態においては、
サンプリングするクロックの数を減らしても位相差の検
出を正確に行うことができる。しかしながら、前記した
クロックリカバリ回路では、ロック状態であるか否かに
かかわらず、８個の位相比較器は常時動作状態にあるた
め、結果としてロック状態のときには位相差の検出に必
要な数の位相比較器を除く他の位相比較器は無用な動作
を行っていることになる。このため、比較的に消費電力
の大きな位相比較器がしかも８個も同時に連続して動作
されることによるクロックリカバリ回路全体としての消
費電力が無視できないものとなる。また、各位相比較器
からの位相差情報により、後段の各チャージポンプＣＰ
も動作されることになり、さらに各チャージポンプＣＰ
の出力を処理するローパスフィルタＬＰＦ以降の各回路
での消費電力も無視できないものとなる。
【０００６】本発明の目的は、ロック状態における各部
の無用な動作を停止させ、消費電力の低減を図ったオー
バーサンプリング型クロックリカバリ回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明は、入力されるデ
ータを位相の異なる複数のクロックでサンプリングして
位相比較を行なう複数の位相比較器を備え、前記位相比
較器から出力される位相差情報に基づいて前記クロック
の進み、遅れを制御するオーバーサンプリング型クロッ
クリカバリ回路において、前記複数の位相比較器から出
力される各位相差情報を入力とし、当該位相差情報から
前記位相比較器が全てロック状態であることを検出する
ロック状態検出回路と、前記ロック状態検出回路が全て
ロック状態であることを検出したときに前記複数のクロ
ックの一部のクロックを選択的にハイレベルまたはロー
レベルに固定するスイッチ回路とを備える。ここで、前
記スイッチ回路は、前記複数のクロックを生成する固定
遅延回路と、前記各位相比較器との間に介装され、前記
ロック状態検出回路からの出力に基づいて前記位相比較
器のうち選択された位相比較器に供給するクロックをハ
イレベルまたはローレベルに固定する構成とする。
【０００８】本発明によれば、複数の位相比較器でのロ
ック状態をロック状態検出回路で検出し、非ロック状態
では全てのクロックを各位相比較器に供給し、ロック状
態では選択されたクロックをハイレベルまたはローレベ
ルに固定し、実質的に選択された位相比較器に対しての
みクロックを供給することで、ロック状態においては、
選択された位相比較器の動作が停止された状態となり、
またこれに接続される回路要素も動作が停止される状態
とされるため、ロック状態におけるクロックリカバリ回
路全体の消費電力を低下させることができ、非ロック状
態を含めたトータルの面からみても回路全体の消費電力
を低減することが可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のオーバーサンプリン
グ型クロックリカバリ回路の一実施形態のブロック回路
図である。なお、従来のクロックリカバリ回路と等価な
部分には同一符号を付してある。この実施形態では８ビ
ットのデータをそれぞれ３本のクロックでサンプリング
するため、８個の位相比較器ＴＩＰＤ（ＴＩＰＤ０〜
７）が設けられる。すなわち、前記各位相比較器ＴＩＰ
Ｄは同じ固定の遅延を持つ３本のクロックと、伝送され
てきたデータを入力とし、この入力されたデータとクロ
ックの位相状態を検出する。データがクロックに対し遅
れている場合、位相比較器ＴＩＰＤはクロックの進みを
検出し、回路の出力であるｕｐ信号ｕｐ０〜７をイネー
ブル、ｄｎ信号ｄｎ０〜７をディセーブルにする。同様
に、クロックの遅れを検出した場合は、ｕｐ信号をディ
セーブル、ｄｎ信号をイネーブルにする。
【００１０】前記各位相比較器ＴＩＰＤのｕｐ信号及び
ｄｎ信号の出力端にはそれぞれ個別のチャージポンプＣ
Ｐと１つのロック状態検出回路ＬＤＥＣが並列に接続さ
れている。前記ロック状態検出回路ＬＤＥＣは、前記各
位相比較器ＴＩＰＤのｕｐ信号、ｄｎ信号の状態から各
位相比較器ＴＩＰＤのロック状態を認識し、全ての位相
比較器、すなわち回路全体がロック状態となっているか
否かを検出する。そして、このロック状態の検出結果に
基づいてイネーブルまたはディセーブルと状態が変化さ
れるロック状態検出信号をスイッチ回路ＳＷに出力す
る。
【００１１】また、前記チャージポンプＣＰは前記多数
決回路ＤＥＣからのｕｐ信号とｄｎ信号を入力とし、各
入力信号に応じて出力の電圧を変化させ、ローパスフィ
ルタＬＰＦに出力する。前記ローパスフィルタＬＰＦは
前記チャージポンプＣＰから出力される電圧の変化を積
分し、可変遅延回路ＶＤに出力する。可変遅延回路ＶＤ
は電圧制御発振器ＶＣＯより入力される一定の周波数を
もつクロックと、前記ローパスフィルタＬＰＦの出力を
入力とし、ローパスフィルタＬＰＦ出力電圧に応じて入
力されるクロックを遅延させる。さらに、固定遅延回路
ＦＤは前記可変遅延回路ＶＤの出力を入力とし、入力さ
れた１本のクロックから固定の遅延を持つ２４本のクロ
ックｃｌｋ００〜２３を生成し、これらのクロックを前
記各位相比較器ＴＩＰＤに供給する。
【００１２】さらに、前記固定遅延回路ＦＤで生成され
た前記２４本のクロックの出力側には、各クロックのレ
ベルを選択的にハイレベルまたはローレベルのいずれ
か、ここではハイレベルに固定可能なスイッチ回路ＳＷ
が接続される。このスイッチ回路ＳＷは、前記ロック状
態検出回路ＬＤＥＣからのロック状態検出信号がイネー
ブルの状態のときに、前記２４本のクロックｃｌｋ００
〜２３のうち、予め設定されているクロックをハイレベ
ルに固定する機能を有している。この場合、ハイレベル
に固定するクロックは、前記位相比較器ＴＩＰＤにそれ
ぞれ供給する３本のクロック単位で選択する。したがっ
て、選択された位相比較器ＴＩＰＤに対するクロックの
みがハイレベルに固定されることになる。
【００１３】以上の構成のクロックリカバリ回路の動作
を説明する。８個の位相比較器ＴＩＰＤに入力される入
力データと、この入力データをサンプルするために使用
される２４本のクロックは図２に示すタイミングチャー
トである。また、図３は各位相比較器ＴＩＰＤにおける
動作のタイミングチャートである。従来技術においても
説明したように、前記位相比較器ＴＩＰＤにおいて入力
されたデータと３本のクロック間の位相状態を検出す
る。図３（ａ）はデータとクロックの位相があっている
ロック状態、図３（ｂ）はデータがクロックより進んで
いる状態、図３（ｃ）はデータがクロックよりも遅れて
いる状態である。ロック状態ではクロックの位相を変化
させる必要がないため、ｕｐ信号、ｄｎ信号はともにデ
ィセーブル状態となる。クロックがデータよりも遅れて
いる場合、クロックの位相をより進めるためｕｐ信号を
イネーブル、ｄｎ信号をディセーブルとする。逆に、ク
ロックがデータよりも進んでいる場合、クロックの位相
をより遅らせるためｕｐ信号をディセーブル、ｄｎ信号
をイネーブルとする。
【００１４】そして、各位相比較器ＴＩＰＤのｕｐ信号
とｄｎ信号はそれぞれ個々のチャージポンプＣＰと１つ
のロック状態検出回路ＬＤＥＣに入力される。各ｕｐ信
号、ｄｎ信号が入力される各チャージポンプＣＰでは、
これらｕｐ信号、ｄｎ信号から得られる位相差情報を電
圧値に変換する。すなわち、ｕｐ信号がイネーブルの場
合出力電圧を上昇させ、ｄｎ信号がイネーブルの場合出
力電圧を下降させる。そして、ローパスフィルタＬＰＦ
では、前記チャージポンプＣＰの出力電圧を入力としこ
の電圧の変化を積分する。可変遅延回路ＶＤはローパス
フィルタＬＰＦの出力電圧と電圧制御発振器ＶＣＯの出
力であるクロックを入力とし、ローパスフィルタＬＰＦ
の出力電圧に応じて入力されるクロックを遅延させて出
力する。図４に可変遅延回路ＶＤの入力電圧に対する遅
延量の関係を示す。可変遅延回路ＶＤで遅延されたクロ
ックは固定遅延回路ＦＤに入力され、固定遅延回路ＦＤ
は入力された１本のクロックから、クロック間に同じ位
相差を持つ２４本のクロックｃｌｋ００〜２３を生成
し、前記各位相比較器ＴＩＰＤに出力する。
【００１５】一方、前記ロック状態検出回路ＬＤＥＣで
は、位相比較器ＴＩＰＤからのｕｐ信号、ｄｎ信号を入
力とし、入力されたｕｐ信号、ｄｎ信号に基づいて各位
相比較器ＴＩＰＤの検出結果、すなわち位相差情報から
それぞれのロック状態を認識する。そして、全てのｕｐ
信号、ｄｎ信号がディセーブル、つまりロック状態とな
った時にロック状態検出回路からイネーブル信号が出力
され、スイッチ回路ＳＷに入力される。なお、前記各位
相比較器ＴＩＰＤから出力されるｕｐ信号、ｄｎ信号が
一つでもイネーブルつまり非ロック状態であればロック
状態検出回路ＬＤＥＣの出力はディセーブルとなる。
【００１６】図５は、前記ロック状態検出回路ＬＤＥＣ
からのイネーブル、ディセーブルに基づくスイッチ回路
ＳＷの動作を表すタイミングチャートである。ロック状
態検出回路ＬＤＥＣにより非ロック状態が検出された時
は、そのディセーブル出力によりスイッチ回路ＳＷは固
定遅延回路ＦＤから入力される２４本の全てのクロック
を各位相比較器ＴＩＰＤに供給する。一方、ロック状態
検出回路ＬＤＥＣが回路のロック状態を検出すると、そ
のイネーブル出力によりスイッチ回路ＳＷは前記２４本
のクロックの内、選択されたクロックのみをそのまま位
相比較器ＴＩＰＤへ送り、他のクロックをハイ状態に固
定する。この場合においては、ロック状態のときには、
スイッチ回路ＳＷは９本のクロックｃｌｋ００〜０８を
位相比較器ＴＩＰＤ０〜２に供給するが、他の１５本の
クロックｃｌｋ０９〜２３はハイレベルに固定し、それ
ぞれ位相比較器ＴＩＰＤ３〜７に供給している。すなわ
ち、これらの位相比較器ＴＩＰＤ３〜７には、クロック
が供給されないと等価な状態となる。
【００１７】一般に伝送されるデータは伝送される方式
により連続する同じ値であるデータの数が規定されてい
るため、ロック状態においてサンプルするクロックの数
を減らしても位相差の検出は正常に行われる。ロック状
態においてクロックが供給される位相比較器ＴＩＰＤで
は非ロック状態と同じように位相検出動作を行い、クロ
ックが供給されない位相比較器ＴＩＰＤでは位相検出を
行わずその位相比較器ＴＩＰＤは入力データとクロック
の位相差に関わらずロック状態を保持する。図３に示し
たように、位相比較器ＴＩＰＤではデータのサンプリン
グに入力されるクロックの変化点( エッジ) が必要とな
るため、位相比較器ＴＩＰＤに供給するクロックをハイ
またはローに固定してクロックを入力しないのと等価な
状態におくことにより、位相比較器ＴＩＰＤの位相検出
動作を抑制できる。したがって、これら位相比較器ＴＩ
ＰＤは位相検出動作が停止された状態となり、その分消
費電力が削減できる。なお、その後、クロックの供給さ
れている位相比較器ＴＩＰＤでの動作により非ロック状
態が検出された場合には、ロック状態検出回路ＬＤＥＣ
からの出力はディセーブルとなるため、スイッチ回路Ｓ
Ｗはロック状態でハイに固定されていたすべてのクロッ
クを再び各位相比較器ＴＩＰＤに供給する。これは、再
び全ての位相比較器ＴＩＰＤがロック状態になるまで行
われる。
【００１８】このように、位相比較器ＴＩＰＤでのロッ
ク状態をロック状態検出回路ＬＤＥＣで検出し、非ロッ
ク状態では固定遅延回路ＦＤで生成されるすべてのクロ
ックを位相比較器ＴＩＰＤに供給し、ロック状態では選
択されたクロックのみ位相比較器ＴＩＰＤに供給するこ
とで、ロック状態においては、選択された位相比較器Ｔ
ＩＰＤの動作が停止された状態となり、またこれに接続
されるチャージポンプＣＰも動作が停止される状態とさ
れるため、ロック状態におけるクロックリカバリ回路全
体の消費電力を低下させることができ、非ロック状態を
含めたトータルの面からみても回路全体の消費電力を低
減することが可能となる。
【００１９】なお、前記実施形態は本発明の一例を示し
たものであり、ロック状態のときにハイレベルに固定す
るクロックの数及び位相比較器の数は適宜に設定するこ
とが可能である。また、ロック状態のときには選択され
たクロックをローレベルに固定してもよい。さらに、デ
ータのビット数、及びこれに伴う位相比較器の数、なら
びに位相比較を行う固定位相のクロック数等は要求され
る高速化に応じて適宜に設定できることは言うまでもな
い。
【００２０】
【発明の効果】以上説明したように本発明は、複数の位
相比較器のそれぞれから出力されるデータとクロックと
の位相差情報に基づいて各位相比較器でのロック状態を
ロック状態検出回路で検出し、非ロック状態では全ての
クロックを各位相比較器に供給し、ロック状態では選択
されたクロックをハイレベルまたはローレベルに固定
し、実質的に選択された位相比較器に対してのみクロッ
クを供給することで、ロック状態においては、選択され
た位相比較器の動作が停止された状態となり、またこれ
に接続される回路要素も動作が停止される状態とされる
ため、ロック状態におけるクロックリカバリ回路全体の
消費電力を低下させることができ、非ロック状態を含め
たトータルの面からみても回路全体の消費電力を低減す
ることが可能となる。
【図面の簡単な説明】
【図１】本発明のクロックリカバリ回路の一実施形態の
ブロック回路図である。
【図２】入力データとクロックのタイミングを示す図で
ある。
【図３】位相比較器における動作を説明するためのタイ
ミング図である。
【図４】可変遅延回路の入出力特性を示す図である。
【図５】ロック状態検出回路の出力に対応するスイッチ
回路の動作を説明するためのタイミング図である。
【図６】従来のクロックリカバリ回路の一例のブロック
回路図である。
【符号の説明】
ＴＩＰＤ 位相比較器 ＬＤＥＣ ロック状態検出回路 ＳＷ スイッチ回路 ＣＰ チャージポンプ ＬＰＦ ローパスフィルタ ＶＣＯ 電圧制御発振器 ＶＤ 可変遅延回路 ＦＤ 固定遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−38432（ＪＰ，Ａ) 特開 平５−308283（ＪＰ，Ａ) 特開 平６−61993（ＪＰ，Ａ) 特開 平１−133420（ＪＰ，Ａ) 特開 平11−261547（ＪＰ，Ａ) 特開 平11−261548（ＪＰ，Ａ) 特開 平10−308656（ＪＰ，Ａ) Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，”Ａ Ｐｏｗｅｒ ａｎｄ Ａｒｅａ Ｅｆｆ ｉｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒ ｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅ ｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ ｓ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ ｉｔｓ，Ｖｏｌ．31，Ｎｏ．８，ＡＵＧ ＵＳＴ 1996 (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 H04L 7/033

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力されるデータを位相の異なる複数の
    クロックでサンプリングして位相比較を行なう複数の位
    相比較器を備え、前記位相比較器から出力される位相差
    情報に基づいて前記クロックの進み、遅れを制御するオ
    ーバーサンプリング型クロックリカバリ回路において、
    前記複数の位相比較器から出力される各位相差情報を入
    力とし、当該位相差情報から前記位相比較器が全てロッ
    ク状態であることを検出するロック状態検出回路と、前
    記ロック状態検出回路が全てロック状態であることを検
    出したときに前記複数のクロックの一部のクロックを選
    択的にハイレベルまたはローレベルに固定するスイッチ
    回路とを備えることを特徴とするオーバーサンプリング
    型クロックリカバリ回路。
  2. 【請求項２】 前記スイッチ回路は、前記複数のクロッ
    クを生成する固定遅延回路と、前記各位相比較器との間
    に介装され、前記ロック状態検出回路からの出力に基づ
    いて前記位相比較器のうち選択された位相比較器に供給
    するクロックをハイレベルまたはローレベルに固定する
    請求項１に記載のオーバーサンプリング型クロックリカ
    バリ回路。
  3. 【請求項３】 前記位相比較器から出力される位相差情
    報はクロックの進み、遅れに対応してイネーブルまたは
    ディセーブルに状態が変化されるＵＰ信号とＤＮ信号で
    あり、前記ロック状態検出回路は前記ＵＰ信号とＤＮ信
    号の状態から前記各位相比較器でのロック状態を検出す
    る請求項１または２に記載のオーバーサンプリング型ク
    ロックリカバリ回路。
  4. 【請求項４】 前記位相比較器からの各位相差情報に基
    づいて電圧を出力する複数のチャージポンプと、基準と
    なるクロックを発生する電圧制御発振器と、前記チャー
    ジポンプから出力される電圧に基づいて前記電圧制御発
    振器からの基準となるクロックの位相を制御する可変遅
    延回路とを備え、前記可変遅延回路で位相制御された前
    記クロックにより前記固定遅延回路で生成する複数のク
    ロックの位相を制御する請求項２または３に記載のオー
    バーサンプリング型クロックリカバリ回路。
JP6173798A 1998-03-12 1998-03-12 オーバーサンプリング型クロックリカバリ回路 Expired - Fee Related JP3077661B2 (ja)

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