JP2000151397A - クロックリカバリ回路 - Google Patents
クロックリカバリ回路Info
- Publication number
- JP2000151397A JP2000151397A JP10322625A JP32262598A JP2000151397A JP 2000151397 A JP2000151397 A JP 2000151397A JP 10322625 A JP10322625 A JP 10322625A JP 32262598 A JP32262598 A JP 32262598A JP 2000151397 A JP2000151397 A JP 2000151397A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- clocks
- data
- recovery circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 安定したロック状態を保って入力データの持
つジッターへの追従性が高められるようにしたクロック
リカバリ回路を提供する。 【解決手段】 クロックリカバリ回路内で生成した複数
のクロック（wclk、ｓclk)と入力データdataとの間の位
相のずれ量が、位相比較器１０−１〜１０−Ｎで求めら
れる。この位相比較器１０−１〜１０−Ｎからの出力信
号はチャージポンプ回路２０−０〜２０−Ｎで電流値に
変換され、この電流値の変化がローパスフィルタ３０で
積分される。電圧制御発振器４０は、ローパスフィルタ
３０の出力信号に基づいて発振周波数を変化させて前記
複数のクロック（wclk、ｓclk)を生成し、これを位相比
較器１０−１〜１０−Ｎに供給する。これにより、安定
したロック状態を得ることが可能になる。
つジッターへの追従性が高められるようにしたクロック
リカバリ回路を提供する。 【解決手段】 クロックリカバリ回路内で生成した複数
のクロック（wclk、ｓclk)と入力データdataとの間の位
相のずれ量が、位相比較器１０−１〜１０−Ｎで求めら
れる。この位相比較器１０−１〜１０−Ｎからの出力信
号はチャージポンプ回路２０−０〜２０−Ｎで電流値に
変換され、この電流値の変化がローパスフィルタ３０で
積分される。電圧制御発振器４０は、ローパスフィルタ
３０の出力信号に基づいて発振周波数を変化させて前記
複数のクロック（wclk、ｓclk)を生成し、これを位相比
較器１０−１〜１０−Ｎに供給する。これにより、安定
したロック状態を得ることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックリカバリ
（clock recovery）回路に関し、特に、移相比較手段を
用いて入力データに同期したクロックを再生するための
クロックリカバリ回路に関する。
（clock recovery）回路に関し、特に、移相比較手段を
用いて入力データに同期したクロックを再生するための
クロックリカバリ回路に関する。
【０００２】
【従来の技術】データがランダムにシリアル伝送されて
いる伝送系では、前記データの周波数成分を抽出し、前
記データに同期したクロックを再生し、このクロックを
用いてシリアルデータをパラレルデータに変換し、デー
タ処理を行う装置が用いられている。前記クロックの再
生を行う回路はクロックリカバリ回路と呼ばれ、その基
本的な構成および動作はＰＬＬ（ Phase Locked Loop）
回路と同じである。このクロックリカバリ回路は、再生
されたクロックで入力データをラッチするサンプル（sa
mple）回路を備えている。
いる伝送系では、前記データの周波数成分を抽出し、前
記データに同期したクロックを再生し、このクロックを
用いてシリアルデータをパラレルデータに変換し、デー
タ処理を行う装置が用いられている。前記クロックの再
生を行う回路はクロックリカバリ回路と呼ばれ、その基
本的な構成および動作はＰＬＬ（ Phase Locked Loop）
回路と同じである。このクロックリカバリ回路は、再生
されたクロックで入力データをラッチするサンプル（sa
mple）回路を備えている。
【０００３】図７は、従来のクロックリカバリ回路の位
相比較部を示す。サンプル回路２０１−１，２０
１−２，２０１−３，２０１−４，２０１−５ ・・・
（２０１−Ｎ）のそれぞれは同一構成であり、クロック
入力端子ＣＬＫ、差動信号ＩＮＴとＩＮＢが入力される
ＩＮＴ，ＩＮＢ入力端子、および出力端子Ｖ，Ｑを備え
ている。サンプル回路２０１−１〜２０１−５のクロッ
ク入力端子ＣＬＫには、ＶＣＯ（電圧制御発振器：Volt
age Controled Oscillator) から出力されるＣＬＫ０，
ＸＣＬＫ０，ＣＬＫ１，ＸＣＬＫ１，ＣＬＫ２が入力さ
れている。サンプル回路２０１−１〜２０１−５のＱ出
力端子のそれぞれには、２入力端子を備えたイクスクル
ージブオア（Ｅｘ−ＯＲ）回路２０２−１，２０
２− ２，２０２−３，２０２−４，２０２−５・・・２
０２−Ｎ（２０２−Ｎは図示せず）の第１の入力端子が
接続されている。Ｅｘ−ＯＲ回路２０２−１〜２０２
−Ｎの第２の入力端子は、隣接するＥｘ−ＯＲ回路２０
２の第１の入力端子に接続されている。Ｅｘ−ＯＲ回路
２０２−１〜２０２−Ｎのそれぞれの出力端子には、３
入力端子を備えたアンド（ＡＮＤ）回路２０３−１，２
０３−２，２０３−３，２０３−４・・・２０３
−Ｎ（２０３−Ｎは図示せず）の第１の入力端子が接続
されている。ＡＮＤ回路２０３−１〜２０３−Ｎの第２
の入力端子は、ＣＬＫ番号が同じもの同士が接続され
る。ＡＮＤ回路２０３−１〜２０３−Ｎの第３の入力端
子は、ＣＬＫ番号が同じもの同士を接続し、かつ隣接の
ＡＮＤ回路２０３の同じＣＬＫ番号同士を接続した第２
の入力端子に接続される。ＡＮＤ回路２０３−１〜２０
３−Ｎの出力端子からは、ＵＰ（アップ）信号（ＵＰ
０，ＵＰ１・・・）およびＤＮ（ダウン）信号（ＤＮ
０，ＤＮ１・・・）が出力される。ＵＰ信号およびＤＮ
信号は、再生したクロックＣＬＫとＸＣＬＫとの位相差
を比較した結果である。
相比較部を示す。サンプル回路２０１−１，２０
１−２，２０１−３，２０１−４，２０１−５ ・・・
（２０１−Ｎ）のそれぞれは同一構成であり、クロック
入力端子ＣＬＫ、差動信号ＩＮＴとＩＮＢが入力される
ＩＮＴ，ＩＮＢ入力端子、および出力端子Ｖ，Ｑを備え
ている。サンプル回路２０１−１〜２０１−５のクロッ
ク入力端子ＣＬＫには、ＶＣＯ（電圧制御発振器：Volt
age Controled Oscillator) から出力されるＣＬＫ０，
ＸＣＬＫ０，ＣＬＫ１，ＸＣＬＫ１，ＣＬＫ２が入力さ
れている。サンプル回路２０１−１〜２０１−５のＱ出
力端子のそれぞれには、２入力端子を備えたイクスクル
ージブオア（Ｅｘ−ＯＲ）回路２０２−１，２０
２− ２，２０２−３，２０２−４，２０２−５・・・２
０２−Ｎ（２０２−Ｎは図示せず）の第１の入力端子が
接続されている。Ｅｘ−ＯＲ回路２０２−１〜２０２
−Ｎの第２の入力端子は、隣接するＥｘ−ＯＲ回路２０
２の第１の入力端子に接続されている。Ｅｘ−ＯＲ回路
２０２−１〜２０２−Ｎのそれぞれの出力端子には、３
入力端子を備えたアンド（ＡＮＤ）回路２０３−１，２
０３−２，２０３−３，２０３−４・・・２０３
−Ｎ（２０３−Ｎは図示せず）の第１の入力端子が接続
されている。ＡＮＤ回路２０３−１〜２０３−Ｎの第２
の入力端子は、ＣＬＫ番号が同じもの同士が接続され
る。ＡＮＤ回路２０３−１〜２０３−Ｎの第３の入力端
子は、ＣＬＫ番号が同じもの同士を接続し、かつ隣接の
ＡＮＤ回路２０３の同じＣＬＫ番号同士を接続した第２
の入力端子に接続される。ＡＮＤ回路２０３−１〜２０
３−Ｎの出力端子からは、ＵＰ（アップ）信号（ＵＰ
０，ＵＰ１・・・）およびＤＮ（ダウン）信号（ＤＮ
０，ＤＮ１・・・）が出力される。ＵＰ信号およびＤＮ
信号は、再生したクロックＣＬＫとＸＣＬＫとの位相差
を比較した結果である。
【０００４】図７の構成では、クロックリカバリ回路内
で再生したクロックＣＬＫとＸＣＬＫとの位相差を比較
（ＣＬＫ０とＸＣＬＫ０、ＣＬＫ１とＸＣＬＫ１等）
し、その比較結果によりクロックＣＬＫとＸＣＬＫの周
波数を変更する。クロックが進んでいれば周波数を下げ
て遅らせ、クロックが遅れていれば周波数を上げる。Ａ
ＮＤ回路２０３−１〜２０３−Ｎからは、クロックが進
んでいればＤＮ信号が出力され、クロックが遅れていれ
ばＵＰ信号が出力される。ＤＮ信号およびＵＰ信号は、
図示しないチャージポンプ(charge pomp) 回路へ出力さ
れる。
で再生したクロックＣＬＫとＸＣＬＫとの位相差を比較
（ＣＬＫ０とＸＣＬＫ０、ＣＬＫ１とＸＣＬＫ１等）
し、その比較結果によりクロックＣＬＫとＸＣＬＫの周
波数を変更する。クロックが進んでいれば周波数を下げ
て遅らせ、クロックが遅れていれば周波数を上げる。Ａ
ＮＤ回路２０３−１〜２０３−Ｎからは、クロックが進
んでいればＤＮ信号が出力され、クロックが遅れていれ
ばＵＰ信号が出力される。ＤＮ信号およびＵＰ信号は、
図示しないチャージポンプ(charge pomp) 回路へ出力さ
れる。
【０００５】図８は図７の位相比較部の動作を示す。入
力データＩＮＴとＩＮＢ（相補信号）は、位相が１８０
°異なっている。クロック信号ＣＬＫ０，ＸＣＬＫ０，
ＣＬＫ１，ＸＣＬＫ１，ＣＬＫ２は、順番に異なる時刻
でサンプル回路２０１−１〜２０１−５に入力される。
サンプル回路２０１−１〜２０１−５は、入力データＩ
ＮＴ，ＩＮＢをクロック信号ＣＬＫとＸＣＬＫの立ち上
がりでラッチする。サンプル回路２０１−１〜２０１
−５のＱ端子からは、入力されたクロックで入力データ
ＩＮＴ，ＩＮＢをラッチした値が出力され、Ｖ端子から
は、クロックがそのまま出力される。位相差の判定は、
２つのクロック信号ＣＬＫによりラッチした値と、１つ
のＸＣＬＫでラッチした値とで行い、ＸＣＬＫの立ち上
がりが入力データの遷移点にくるようにする。
力データＩＮＴとＩＮＢ（相補信号）は、位相が１８０
°異なっている。クロック信号ＣＬＫ０，ＸＣＬＫ０，
ＣＬＫ１，ＸＣＬＫ１，ＣＬＫ２は、順番に異なる時刻
でサンプル回路２０１−１〜２０１−５に入力される。
サンプル回路２０１−１〜２０１−５は、入力データＩ
ＮＴ，ＩＮＢをクロック信号ＣＬＫとＸＣＬＫの立ち上
がりでラッチする。サンプル回路２０１−１〜２０１
−５のＱ端子からは、入力されたクロックで入力データ
ＩＮＴ，ＩＮＢをラッチした値が出力され、Ｖ端子から
は、クロックがそのまま出力される。位相差の判定は、
２つのクロック信号ＣＬＫによりラッチした値と、１つ
のＸＣＬＫでラッチした値とで行い、ＸＣＬＫの立ち上
がりが入力データの遷移点にくるようにする。
【０００６】例えば、ＸＣＬＫ０を入力データの遷移点
に合わせようとする場合、位相比較にはＣＬＫ０，ＸＣ
ＬＫ０およびＣＬＫ１でラッチした値を用いる。入力デ
ータの遷移点が、ＣＬＫ０とＸＣＬＫ０、またはＸＣＬ
Ｋ０とＣＬＫ１の間にある場合、つまり、ラッチした値
が異なる場合、Ｅｘ−ＯＲ回路２０２−２は“１”を出
力する。
に合わせようとする場合、位相比較にはＣＬＫ０，ＸＣ
ＬＫ０およびＣＬＫ１でラッチした値を用いる。入力デ
ータの遷移点が、ＣＬＫ０とＸＣＬＫ０、またはＸＣＬ
Ｋ０とＣＬＫ１の間にある場合、つまり、ラッチした値
が異なる場合、Ｅｘ−ＯＲ回路２０２−２は“１”を出
力する。
【０００７】図８の（ａ）に示すように、ＸＣＬＫ０と
ＣＬＫ１の間に入力データの遷移点が有る場合、ＡＮＤ
回路２０３−２の出力信号（ＤＮ０）がイネーブル
（“１”）になり、クロックを遅らせる信号が出力され
る。図８の（ｂ）に示すように、ＣＬＫ０とＸＣＬＫ０
の間に入力データの遷移が有る場合、ＡＮＤ回路２０３
− １の出力信号（ＵＰ０）がイネーブル（“１”）にな
り、クロックを進める信号が出力される。ＡＮＤ回路２
０３−１または２０３−２の出力がイネーブルになる期
間は、サンプル回路２０１−３のＶ端子から出力される
信号によって制御される。ＵＰ０およびＤＮ０が確定す
るのは、ＣＬＫ１が立ち上がり、入力データをラッチし
た後になる。したがって、ＵＰおよびＤＮがイネーブル
になるのはＣＬＫ１の立ち上がりからＣＬＫ２が立ち上
がるまでになる。一方、入力データに遷移点が無い場
合、つまり、“０”または“１”が連続した場合、ＵＰ
／ＤＮ信号はイネーブルにならない。位相の調整は、入
力データの遷移点に対してのみ行われる。以上のよう
に、従来のクロックリカバリ回路は、ＶＣＯから出力さ
れるクロックと入力データの位相関係を遅れまたは進み
の２状態で検出する。
ＣＬＫ１の間に入力データの遷移点が有る場合、ＡＮＤ
回路２０３−２の出力信号（ＤＮ０）がイネーブル
（“１”）になり、クロックを遅らせる信号が出力され
る。図８の（ｂ）に示すように、ＣＬＫ０とＸＣＬＫ０
の間に入力データの遷移が有る場合、ＡＮＤ回路２０３
− １の出力信号（ＵＰ０）がイネーブル（“１”）にな
り、クロックを進める信号が出力される。ＡＮＤ回路２
０３−１または２０３−２の出力がイネーブルになる期
間は、サンプル回路２０１−３のＶ端子から出力される
信号によって制御される。ＵＰ０およびＤＮ０が確定す
るのは、ＣＬＫ１が立ち上がり、入力データをラッチし
た後になる。したがって、ＵＰおよびＤＮがイネーブル
になるのはＣＬＫ１の立ち上がりからＣＬＫ２が立ち上
がるまでになる。一方、入力データに遷移点が無い場
合、つまり、“０”または“１”が連続した場合、ＵＰ
／ＤＮ信号はイネーブルにならない。位相の調整は、入
力データの遷移点に対してのみ行われる。以上のよう
に、従来のクロックリカバリ回路は、ＶＣＯから出力さ
れるクロックと入力データの位相関係を遅れまたは進み
の２状態で検出する。
【０００８】
【発明が解決しようとする課題】しかし、従来のクロッ
クリカバリ回路によると、入力データとクロックとの間
の位相差の有無によりＵＰ／ＤＮ信号を得ているため、
ロック状態（入力データの遷移点にクロックの遷移点が
同期している状態）が不安定になりやすく、ＵＰ／ＤＮ
信号が絶えずイネーブルになる。この結果、クロックの
周波数が絶えず変化し、入力データの持つジッターへの
追従性が悪くなる可能性がある。
クリカバリ回路によると、入力データとクロックとの間
の位相差の有無によりＵＰ／ＤＮ信号を得ているため、
ロック状態（入力データの遷移点にクロックの遷移点が
同期している状態）が不安定になりやすく、ＵＰ／ＤＮ
信号が絶えずイネーブルになる。この結果、クロックの
周波数が絶えず変化し、入力データの持つジッターへの
追従性が悪くなる可能性がある。
【０００９】したがって、本発明の目的は、安定したロ
ック状態を保って、入力データの持つジッターへの追従
性が高められるようにしたクロックリカバリ回路を提供
することにある。
ック状態を保って、入力データの持つジッターへの追従
性が高められるようにしたクロックリカバリ回路を提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、シリアル伝送されて
いるデータを位相の異なる複数のクロックでサンプリン
グしてクロック成分を抽出するクロックリカバリ回路に
おいて、シリアル伝送されている前記データと位相の異
なる複数の前記クロックとの間の位相のずれ量を検出す
る位相比較手段と、前記位相比較手段による前記位相の
ずれ量の検出に基づいて発振周波数が制御れる複数のク
ロックを生成し、これを位相の異なる複数の前記クロッ
クとして用いるクロック生成手段と、を備えることを特
徴とするクロックリカバリ回路を提供する。
達成するため、第１の特徴として、シリアル伝送されて
いるデータを位相の異なる複数のクロックでサンプリン
グしてクロック成分を抽出するクロックリカバリ回路に
おいて、シリアル伝送されている前記データと位相の異
なる複数の前記クロックとの間の位相のずれ量を検出す
る位相比較手段と、前記位相比較手段による前記位相の
ずれ量の検出に基づいて発振周波数が制御れる複数のク
ロックを生成し、これを位相の異なる複数の前記クロッ
クとして用いるクロック生成手段と、を備えることを特
徴とするクロックリカバリ回路を提供する。
【００１１】この構成によれば、サンプリングされるシ
リアルデータ（入力データ）と生成した複数のクロック
との位相の比較により位相のずれ量が位相比較手段によ
って検出される。この位相比較手段は、位相関係を従来
のような進み、遅れの２値的検出ではなく、位相のずれ
量で検出する。したがって、位相のずれ量で再生するク
ロックの周波数を可変でき、ジッタの有る入力データで
あっても安定したロック状態を保つことができる。この
結果、入力データの持つジッタヘの追従特性を改善する
ことができる。
リアルデータ（入力データ）と生成した複数のクロック
との位相の比較により位相のずれ量が位相比較手段によ
って検出される。この位相比較手段は、位相関係を従来
のような進み、遅れの２値的検出ではなく、位相のずれ
量で検出する。したがって、位相のずれ量で再生するク
ロックの周波数を可変でき、ジッタの有る入力データで
あっても安定したロック状態を保つことができる。この
結果、入力データの持つジッタヘの追従特性を改善する
ことができる。
【００１２】本発明は、上記の目的を達成するため、第
２の特徴として、シリアル伝送されているデータと位相
の異なる複数のクロックとの間の位相のずれ量を検出す
る位相比較器と、前記位相比較器の出力信号を電流値に
変換するチャージポンプ回路と、前記チャージポンプ回
路の出力電流の変化を積分した電圧を出力するローパス
フィルタと、前記ローパスフィルタの出力電圧に応じて
発振周波数を変化させて複数のクロック信号を生成し、
位相の異なる複数の前記クロックとして前記位相比較器
に供給する電圧制御発振器と、前記ローパスフィルタの
出力電圧に基づいてシリアル伝送されている前記データ
を遅延させ、該遅延させたデータを前記位相比較器に入
力させる可変遅延回路とを備えたことを特徴とするクロ
ックリカバリ回路を提供する。
２の特徴として、シリアル伝送されているデータと位相
の異なる複数のクロックとの間の位相のずれ量を検出す
る位相比較器と、前記位相比較器の出力信号を電流値に
変換するチャージポンプ回路と、前記チャージポンプ回
路の出力電流の変化を積分した電圧を出力するローパス
フィルタと、前記ローパスフィルタの出力電圧に応じて
発振周波数を変化させて複数のクロック信号を生成し、
位相の異なる複数の前記クロックとして前記位相比較器
に供給する電圧制御発振器と、前記ローパスフィルタの
出力電圧に基づいてシリアル伝送されている前記データ
を遅延させ、該遅延させたデータを前記位相比較器に入
力させる可変遅延回路とを備えたことを特徴とするクロ
ックリカバリ回路を提供する。
【００１３】この構成によれば、サンプリングされるシ
リアルデータ（入力データ）と生成した複数のクロック
との位相の比較により位相のずれ量が位相比較器によっ
てアップ／ダウン信号で得られ、この信号を基に電圧制
御発振器を動作させるための処理がチャージポンプ回路
およびローパスフィルタによってなされ、電圧制御発振
器は位相のずれ量に対応した複数のクロック信号を生成
し、位相比較器に供給する。このため、ジッタの有る入
力データであっても安定したロック状態を保つことがで
き、入力データの持つジッタヘの追従特性を改善するこ
とができる。
リアルデータ（入力データ）と生成した複数のクロック
との位相の比較により位相のずれ量が位相比較器によっ
てアップ／ダウン信号で得られ、この信号を基に電圧制
御発振器を動作させるための処理がチャージポンプ回路
およびローパスフィルタによってなされ、電圧制御発振
器は位相のずれ量に対応した複数のクロック信号を生成
し、位相比較器に供給する。このため、ジッタの有る入
力データであっても安定したロック状態を保つことがで
き、入力データの持つジッタヘの追従特性を改善するこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明によるクロック
リカバリ回路を示す。このクロックリカバリ回路はオー
バーサンプリング型であり、複数のクロックを用いて位
相比較を行うもので、クロックの周波数を下げることが
できる。
て図面をもとに説明する。図１は本発明によるクロック
リカバリ回路を示す。このクロックリカバリ回路はオー
バーサンプリング型であり、複数のクロックを用いて位
相比較を行うもので、クロックの周波数を下げることが
できる。
【００１５】本発明によるクロックリカバリ回路は、デ
ータ（ｄａｔａ，ｄａｔａｄ）およびクロック（ｗｃｌ
ｋ０ｘ，ｓｃｌｋ０ｘ）を入力信号としてＵＰ／ＤＮ信
号を出力する位相比較器１０−１（ＰＤ０），１０−２
（ＰＤ１），・・・１０−Ｎ （ＰＤＮ）、位相比較器１
０−１〜１０−Ｎのそれぞれに接続されるチャージポン
プ回路２０−０（ＣＰ０），２０−１（ＣＰ１），２０
−２（ＣＰ０），・・・２０−Ｎ（ＣＰＮ）、これらチ
ャージポンプ回路２０−０〜２０−Ｎの出力端子に接続
されたローパスフィルタ３０（ＬＰＦ）、このローパス
フィルタ３０の出力端子に接続された電圧制御発振器４
０（ＶＣＯ）、ローパスフィルタ３０の出力信号に基づ
いて入力データ（シリアルデータ）に遅延を施す可変遅
延回路５０（ＶＤ）を備えて構成されている。ここで、
位相比較器１０の使用個数は任意であり、使用個数を増
やすほど、ＶＣＯ４０の発振周波数をより下げることが
できる。
ータ（ｄａｔａ，ｄａｔａｄ）およびクロック（ｗｃｌ
ｋ０ｘ，ｓｃｌｋ０ｘ）を入力信号としてＵＰ／ＤＮ信
号を出力する位相比較器１０−１（ＰＤ０），１０−２
（ＰＤ１），・・・１０−Ｎ （ＰＤＮ）、位相比較器１
０−１〜１０−Ｎのそれぞれに接続されるチャージポン
プ回路２０−０（ＣＰ０），２０−１（ＣＰ１），２０
−２（ＣＰ０），・・・２０−Ｎ（ＣＰＮ）、これらチ
ャージポンプ回路２０−０〜２０−Ｎの出力端子に接続
されたローパスフィルタ３０（ＬＰＦ）、このローパス
フィルタ３０の出力端子に接続された電圧制御発振器４
０（ＶＣＯ）、ローパスフィルタ３０の出力信号に基づ
いて入力データ（シリアルデータ）に遅延を施す可変遅
延回路５０（ＶＤ）を備えて構成されている。ここで、
位相比較器１０の使用個数は任意であり、使用個数を増
やすほど、ＶＣＯ４０の発振周波数をより下げることが
できる。
【００１６】図２は図１の位相比較器の詳細構成を示
す。位相比較器１０−１〜１０−Ｎのそれぞれは同一構
成であり、シリアルデータ（ｄａｔａ）およびクロック
（ｗｃｌｋ０，ｗｃｌｋ２）を入力とするＤ−ＦＦ回路
１１、ｄａｔａおよびｗｃｌｋ１，ｗｃｌｋ２を入力と
するＤ−ＦＦ回路１２、Ｄ−ＦＦ回路１２の出力端子Ｑ
の出力信号を反転するインバータ１３、Ｄ−ＦＦ回路１
１，１２の出力信号のＮＯＲ論理をとるＮＯＲゲート１
４、該ＮＯＲゲート１４の出力信号を反転するインバー
タ１５、該インバータ１５の出力信号を反転するインバ
ータ１６、クロック（ｓｃｌｋ）を反転出力するインバ
ータ１７、インバータ１６の出力信号とデータｄａｔａ
ｄとインバータ１７の出力信号の３信号のＮＡＮＤ論理
をとるＮＡＮＤゲート１８、インバータ１５とデータ
（ｄａｔａｄ）とインバータ１７の出力信号の３信号の
ＮＯＲ論理をとるＮＯＲゲート１９を備えて構成され
る。
す。位相比較器１０−１〜１０−Ｎのそれぞれは同一構
成であり、シリアルデータ（ｄａｔａ）およびクロック
（ｗｃｌｋ０，ｗｃｌｋ２）を入力とするＤ−ＦＦ回路
１１、ｄａｔａおよびｗｃｌｋ１，ｗｃｌｋ２を入力と
するＤ−ＦＦ回路１２、Ｄ−ＦＦ回路１２の出力端子Ｑ
の出力信号を反転するインバータ１３、Ｄ−ＦＦ回路１
１，１２の出力信号のＮＯＲ論理をとるＮＯＲゲート１
４、該ＮＯＲゲート１４の出力信号を反転するインバー
タ１５、該インバータ１５の出力信号を反転するインバ
ータ１６、クロック（ｓｃｌｋ）を反転出力するインバ
ータ１７、インバータ１６の出力信号とデータｄａｔａ
ｄとインバータ１７の出力信号の３信号のＮＡＮＤ論理
をとるＮＡＮＤゲート１８、インバータ１５とデータ
（ｄａｔａｄ）とインバータ１７の出力信号の３信号の
ＮＯＲ論理をとるＮＯＲゲート１９を備えて構成され
る。
【００１７】図３はチャージポンプ回路（ＣＰ）とロー
パスフィルタ（ＬＰＦ）の構成を示す。チャージポンプ
回路２０−０〜２０−Ｎはそれぞれ同一構成であり、電
源ラインとＧＮＤ（グランド）間に直列接続されたｐＭ
ＯＳ−ＦＥＴ２１、ｐＭＯＳ−ＦＥＴ２２、ｎＭＯＳ−
ＦＥＴ２３、ｎＭＯＳ−ＦＥＴ２４、およびｐＭＯＳ−
ＦＥＴ２２とｎＭＯＳ−ＦＥＴ２３の接続点２５とＧＮ
Ｄ間に接続されたコンデンサ２６より構成されている。
ｐＭＯＳ−ＦＥＴ２１およびｎＭＯＳ−ＦＥＴ２４のゲ
ートには電流源の電圧が常時印加され、ｐＭＯＳ−ＦＥ
Ｔ２２のゲートには位相比較器１０からのＵＰ信号が印
加され、ｎＭＯＳ−ＦＥＴ２３のゲートには位相比較器
１０からのＤＮ信号が印加される。ＵＰ信号が印加され
ると接続点２５より上側の回路がオンになるため、接続
点２５の電位は“Ｈ”レベルになり、この電圧がコンデ
ンサ２６に充電される。ＤＮ信号が印加されると、接続
点２５より下側の回路がオンになり、コンデンサ２６の
電荷が放電される。
パスフィルタ（ＬＰＦ）の構成を示す。チャージポンプ
回路２０−０〜２０−Ｎはそれぞれ同一構成であり、電
源ラインとＧＮＤ（グランド）間に直列接続されたｐＭ
ＯＳ−ＦＥＴ２１、ｐＭＯＳ−ＦＥＴ２２、ｎＭＯＳ−
ＦＥＴ２３、ｎＭＯＳ−ＦＥＴ２４、およびｐＭＯＳ−
ＦＥＴ２２とｎＭＯＳ−ＦＥＴ２３の接続点２５とＧＮ
Ｄ間に接続されたコンデンサ２６より構成されている。
ｐＭＯＳ−ＦＥＴ２１およびｎＭＯＳ−ＦＥＴ２４のゲ
ートには電流源の電圧が常時印加され、ｐＭＯＳ−ＦＥ
Ｔ２２のゲートには位相比較器１０からのＵＰ信号が印
加され、ｎＭＯＳ−ＦＥＴ２３のゲートには位相比較器
１０からのＤＮ信号が印加される。ＵＰ信号が印加され
ると接続点２５より上側の回路がオンになるため、接続
点２５の電位は“Ｈ”レベルになり、この電圧がコンデ
ンサ２６に充電される。ＤＮ信号が印加されると、接続
点２５より下側の回路がオンになり、コンデンサ２６の
電荷が放電される。
【００１８】ローパスフィルタ３０は、チャージポンプ
回路２０の接続点２５からの出力端に接続された抵抗３
１、この抵抗３１の出力側とＧＮＤ間に直列接続された
抵抗３２およびコンデンサ３３より構成されている。抵
抗３１の出力端が出力端子となり、出力信号ＶＣＯＮＴ
が出力される。
回路２０の接続点２５からの出力端に接続された抵抗３
１、この抵抗３１の出力側とＧＮＤ間に直列接続された
抵抗３２およびコンデンサ３３より構成されている。抵
抗３１の出力端が出力端子となり、出力信号ＶＣＯＮＴ
が出力される。
【００１９】チャージポンプ回路２０は、位相比較器２
０でパルスの幅として得られた入力データとクロックの
位相差情報ＵＰ／ＤＮを入力とし、チャージポンプ回路
２０内に流れる電流量に変換する。ローパスフィルタ３
０は、チャージポンプ回路２０の出力を積分し、その結
果を電圧制御発振器４０へ出力する。
０でパルスの幅として得られた入力データとクロックの
位相差情報ＵＰ／ＤＮを入力とし、チャージポンプ回路
２０内に流れる電流量に変換する。ローパスフィルタ３
０は、チャージポンプ回路２０の出力を積分し、その結
果を電圧制御発振器４０へ出力する。
【００２０】図４は電圧制御発振器（ＶＣＯ）の詳細構
成を示す。電圧制御発振器４０は、入力電圧によって遅
延時間が変化するバッファ（ＢＵＦ）を複数個直列接続
して構成されている。つまり、バッファＢＵＦ０，ＢＵ
Ｆ１，ＢＵＦ２・・・ＢＵＦ８，ＢＵＦ９・・・ＢＵＦ
２１，ＢＵＦ２２が直列接続され、これら全てのＢＵＦ
のコントロール端子は共通接続され、ローパスフィルタ
３０の出力信号（ＶＣＯＮＴ）が印加されている。更
に、ＢＵＦ９の出力端とＢＵＦ０の入力端はインバータ
４１を介して接続されている。そして、ＢＵＦ１を除
き、他のＢＵＦ０、ＢＵＦ２、・・・ＢＵＦ２１、ＢＵ
Ｆ２２の出力端からは、ｗｃｌｋ０、ｗｃｌｋ１、ｓｃ
ｌｋ１・・・ｓｃｌｋ１０、ｗｃｌｋ１１の各クロック
が出力される。
成を示す。電圧制御発振器４０は、入力電圧によって遅
延時間が変化するバッファ（ＢＵＦ）を複数個直列接続
して構成されている。つまり、バッファＢＵＦ０，ＢＵ
Ｆ１，ＢＵＦ２・・・ＢＵＦ８，ＢＵＦ９・・・ＢＵＦ
２１，ＢＵＦ２２が直列接続され、これら全てのＢＵＦ
のコントロール端子は共通接続され、ローパスフィルタ
３０の出力信号（ＶＣＯＮＴ）が印加されている。更
に、ＢＵＦ９の出力端とＢＵＦ０の入力端はインバータ
４１を介して接続されている。そして、ＢＵＦ１を除
き、他のＢＵＦ０、ＢＵＦ２、・・・ＢＵＦ２１、ＢＵ
Ｆ２２の出力端からは、ｗｃｌｋ０、ｗｃｌｋ１、ｓｃ
ｌｋ１・・・ｓｃｌｋ１０、ｗｃｌｋ１１の各クロック
が出力される。
【００２１】ＢＵＦ０〜ＢＵＦ２２は、コントロール端
子に“１”レベルの電圧が印加されるとオンにり、イネ
ーブルなクロック信号が出力端子に出力され、“０”レ
ベルの電圧が印加されるとオフになる。各ＢＵＦの入力
信号は、それぞれ遅延されるため、各クロックの出力タ
イミングは異なったものになる。
子に“１”レベルの電圧が印加されるとオンにり、イネ
ーブルなクロック信号が出力端子に出力され、“０”レ
ベルの電圧が印加されるとオフになる。各ＢＵＦの入力
信号は、それぞれ遅延されるため、各クロックの出力タ
イミングは異なったものになる。
【００２２】電圧制御発振器４０で生成され、位相比較
器１０−１〜１０−Ｎに供給されるクロックの数Ｎ
ｃｌｏｃｋは位相比較器１０の使用個数Ｎｐｄによって
決まり、式（１）で示される。 Ｎｃｌｏｃｋ＝２Ｎｐｄ＋３ ・・・（１）
器１０−１〜１０−Ｎに供給されるクロックの数Ｎ
ｃｌｏｃｋは位相比較器１０の使用個数Ｎｐｄによって
決まり、式（１）で示される。 Ｎｃｌｏｃｋ＝２Ｎｐｄ＋３ ・・・（１）
【００２３】電圧制御発振器４０で生成された複数のク
ロックは、電圧制御発振器４０の発振周波数ｆｖｃｏを
制御する入力電圧に応じて変化するが、時間的に隣り合
うクロック間の位相差ｔｃｌｏｃｋは、式（２）で表さ
れる。 ｔｃｌｏｃｋ＝ｔｄ／２ ・・・（２）
ロックは、電圧制御発振器４０の発振周波数ｆｖｃｏを
制御する入力電圧に応じて変化するが、時間的に隣り合
うクロック間の位相差ｔｃｌｏｃｋは、式（２）で表さ
れる。 ｔｃｌｏｃｋ＝ｔｄ／２ ・・・（２）
【００２４】更に、入力データｄａｔａに対し電圧制御
発振器４０のクロックｃｌｋがロックした時の電圧制御
発振器４０の発振周波数ｆｖｃｏは、入力データｄａｔ
ａの周波数をｆｄａｔａとすると、式（３）で表され
る。 ｆｖｃｏ ＝２・ｆｄａｔａ／Ｎｐｄ ・・・（３）
発振器４０のクロックｃｌｋがロックした時の電圧制御
発振器４０の発振周波数ｆｖｃｏは、入力データｄａｔ
ａの周波数をｆｄａｔａとすると、式（３）で表され
る。 ｆｖｃｏ ＝２・ｆｄａｔａ／Ｎｐｄ ・・・（３）
【００２５】図５は可変遅延回路（ＶＤ）の詳細構成を
示す。この可変遅延回路５０は、バッファＢＵＦ５０，
ＢＵＦ５１，ＢＵＦ５２，ＢＵＦ５３を直列接続して構
成されている。それぞれのコントロール端子は共通接続
され、ローパスフィルタ３０の出力信号（ＶＣＯＮＴ）
が印加されている。入力データはＢＵＦ５０に印加さ
れ、遅延した信号がＢＵＦ５３から出力され、遅延信号
ｄａｔａｄとなる。可変遅延回路５０で生成された遅延
信号ｄａｔａｄの遅延量ｔｄは、式（４）で表される。 ｔｄ＝１／Ｎｐｄ×ｆｖｃｏ ・・・（４）
示す。この可変遅延回路５０は、バッファＢＵＦ５０，
ＢＵＦ５１，ＢＵＦ５２，ＢＵＦ５３を直列接続して構
成されている。それぞれのコントロール端子は共通接続
され、ローパスフィルタ３０の出力信号（ＶＣＯＮＴ）
が印加されている。入力データはＢＵＦ５０に印加さ
れ、遅延した信号がＢＵＦ５３から出力され、遅延信号
ｄａｔａｄとなる。可変遅延回路５０で生成された遅延
信号ｄａｔａｄの遅延量ｔｄは、式（４）で表される。 ｔｄ＝１／Ｎｐｄ×ｆｖｃｏ ・・・（４）
【００２６】図６は本発明によるクロックリカバリ回路
の動作を示す。図中、ｗｃｌｋ(x) ，ｗｃｌｋ０(x) ，
ｓｃｌｋ(x) ，ｓｃｌｋ１(x) は電圧制御発振器４０で
生成されたクロックであり、ｄａｔａは外部より供給さ
れるシリアルデータ（入力データ）、ｄａｔａｄは式
（４）に従って可変遅延回路５０によりシリアルデータ
（ｄａｔａ）を遅延させた信号である。
の動作を示す。図中、ｗｃｌｋ(x) ，ｗｃｌｋ０(x) ，
ｓｃｌｋ(x) ，ｓｃｌｋ１(x) は電圧制御発振器４０で
生成されたクロックであり、ｄａｔａは外部より供給さ
れるシリアルデータ（入力データ）、ｄａｔａｄは式
（４）に従って可変遅延回路５０によりシリアルデータ
（ｄａｔａ）を遅延させた信号である。
【００２７】例えば、位相比較器１０−１ではｓｃｌｋ
１の立ち上がり、位相比較器１０− ２ではｓｃｌｋ２の
立ち上がりを入力データ（ｄａｔａ）の立ち上がりに同
期するように動作する。このとき、入力データ（ｄａｔ
ａ）が連続した“０”または“１”であるとクロックの
同期がとれなくなるため、ｗｃｌｋを用いて入力データ
（ｄａｔａ）の立ち上がりエッジを検出する。具体的に
は、位相比較器１０− １であればｗｃｌｋ０とｗｃｌｋ
１を用いて入力データ（ｄａｔａ）の立ち上がりエッジ
を検出する。ｗｃｌｋ０でラッチした値が“０”、ｗｃ
ｌｋ１でラッチした値が“１”の時に入力データ（ｄａ
ｔａ）のエッジが有ることを検出し、ｗｃｌｋ１の立ち
上がりからｗｃｌｋ２の立ち上がりの期間においてＥＮ
ＡＢＬＥ（イネーブル）をアクティブにする。
１の立ち上がり、位相比較器１０− ２ではｓｃｌｋ２の
立ち上がりを入力データ（ｄａｔａ）の立ち上がりに同
期するように動作する。このとき、入力データ（ｄａｔ
ａ）が連続した“０”または“１”であるとクロックの
同期がとれなくなるため、ｗｃｌｋを用いて入力データ
（ｄａｔａ）の立ち上がりエッジを検出する。具体的に
は、位相比較器１０− １であればｗｃｌｋ０とｗｃｌｋ
１を用いて入力データ（ｄａｔａ）の立ち上がりエッジ
を検出する。ｗｃｌｋ０でラッチした値が“０”、ｗｃ
ｌｋ１でラッチした値が“１”の時に入力データ（ｄａ
ｔａ）のエッジが有ることを検出し、ｗｃｌｋ１の立ち
上がりからｗｃｌｋ２の立ち上がりの期間においてＥＮ
ＡＢＬＥ（イネーブル）をアクティブにする。
【００２８】シリアルデータｄａｔａと電圧制御発振器
４０の出力（各クロック）との位相比較は、ｄａｔａｄ
とｓｃｌｋ１の立ち上がりで行われる。これはエッジ検
出した後に位相比較を行うため、ＥＮＡＢＬＥがアクテ
ィブになるまで位相比較がてきないためである。そこで
入力データを可変遅延回路５０で遅延させた信号ｄａｔ
ａｄとｓｃｌｋ１を用いる。ＥＮＡＢＬＥが“１”、ｄ
ａｔａｄが“１”、ｓｃｌｋが“０”の時に、シリアル
データｄａｔａに対してクロックの遅れを検出し、ＵＰ
信号をイネーブルにする。また、ＥＮＡＢＬＥが
“１”、ｄａｔａｄが“０”、ｓｃｌｋ１が“１”の
時、入力データに対しクロックの進みを検出し、ＤＮ信
号をイネーブルにする。ＵＰ信号とＤＮ信号がイネーブ
ルになる幅はｄａｔａｄとｓｃｌｋの位相差Δに等しく
なることから、位相差の量を検出することができる。図
６は、入力データに対して電圧制御発振器４０からのク
ロックが遅れている状態を示しており、ＵＰ信号がイネ
ーブル、ＤＮ信号がディイネーブルになっている。
４０の出力（各クロック）との位相比較は、ｄａｔａｄ
とｓｃｌｋ１の立ち上がりで行われる。これはエッジ検
出した後に位相比較を行うため、ＥＮＡＢＬＥがアクテ
ィブになるまで位相比較がてきないためである。そこで
入力データを可変遅延回路５０で遅延させた信号ｄａｔ
ａｄとｓｃｌｋ１を用いる。ＥＮＡＢＬＥが“１”、ｄ
ａｔａｄが“１”、ｓｃｌｋが“０”の時に、シリアル
データｄａｔａに対してクロックの遅れを検出し、ＵＰ
信号をイネーブルにする。また、ＥＮＡＢＬＥが
“１”、ｄａｔａｄが“０”、ｓｃｌｋ１が“１”の
時、入力データに対しクロックの進みを検出し、ＤＮ信
号をイネーブルにする。ＵＰ信号とＤＮ信号がイネーブ
ルになる幅はｄａｔａｄとｓｃｌｋの位相差Δに等しく
なることから、位相差の量を検出することができる。図
６は、入力データに対して電圧制御発振器４０からのク
ロックが遅れている状態を示しており、ＵＰ信号がイネ
ーブル、ＤＮ信号がディイネーブルになっている。
【００２９】位相比較器１０−１〜１０−Ｎから出力さ
れたＵＰ／ＤＮ信号は、チャージポンプ回路２０
−０〜２０−Ｎに入力される。チャージポンプ回路２０
−０〜２０−Ｎは、ＵＰ／ＤＮ信号がイネーブルとなる
パルス幅を電流値に変換する。次に、ローパスフィルタ
３０では、チャージポンプ回路２０−０〜２０−Ｎの電
流の変化を積分し、電圧制御発振器４０へ出力する。電
圧制御発振器４０は、ローパスフィルタ３０からの印加
電圧に応じて発振周波数を変え、位相比較器１０−１ 〜
１０−Ｎへクロックとして供給する。
れたＵＰ／ＤＮ信号は、チャージポンプ回路２０
−０〜２０−Ｎに入力される。チャージポンプ回路２０
−０〜２０−Ｎは、ＵＰ／ＤＮ信号がイネーブルとなる
パルス幅を電流値に変換する。次に、ローパスフィルタ
３０では、チャージポンプ回路２０−０〜２０−Ｎの電
流の変化を積分し、電圧制御発振器４０へ出力する。電
圧制御発振器４０は、ローパスフィルタ３０からの印加
電圧に応じて発振周波数を変え、位相比較器１０−１ 〜
１０−Ｎへクロックとして供給する。
【００３０】
【発明の効果】以上より明らかな如く、本発明のクロッ
クリカバリ回路によれば、入力データとクロックの位相
比較に際し、位相のずれている量を検出しているので、
安定したロック状態を作ることができ、入力データの持
つジッターへの追従性を高めることができる。
クリカバリ回路によれば、入力データとクロックの位相
比較に際し、位相のずれている量を検出しているので、
安定したロック状態を作ることができ、入力データの持
つジッターへの追従性を高めることができる。
【図１】本発明によるクロックリカバリ回路を示すブロ
ック図である。
ック図である。
【図２】図１に示した位相比較器の詳細構成を示す回路
図である。
図である。
【図３】図１に示したチャージポンプ回路とローパスフ
ィルタの構成を示す回路図である。
ィルタの構成を示す回路図である。
【図４】図１に示した電圧制御発振器（ＶＣＯ）の詳細
構成を示す回路図である。
構成を示す回路図である。
【図５】図１に示した可変遅延回路（ＶＤ）の詳細構成
を示す回路図である。
を示す回路図である。
【図６】本発明のクロックリカバリ回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図７】従来のクロックリカバリ回路の位相比較部を示
す回路図である。
す回路図である。
【図８】図７の位相比較部の動作を示すタイミングチャ
ートである。
ートである。
１０−１〜１０−Ｎ 位相比較器（ＰＤ） １１，１２ Ｄ−ＦＦ回路 １３，１５，１６，１７ インバータ １４，１９ ＮＯＲゲート １８ ＮＡＮＤゲート ２０−０〜２０−Ｎ チャージポンプ回路（ＣＰ） ２１，２２ ｐＭＯＳ−ＦＥＴ ２３，２４ ｎＭＯＳ−ＦＥＴ ２５ 接続点 ２６，３３ コンデンサ ３０ ローパスフィルタ（ＬＰＦ） ３１，３２ 抵抗 ４０ 電圧制御発振器（ＶＣＯ） ５０ 可変遅延回路（ＶＤ） ＢＵＦ０〜ＢＵＦ２２，ＢＵＦ５０〜ＢＵＦ５３ バッ
ファ ２０１−１〜２０１−５ サンプル回路 ２０２−１〜２０２−５ イクスクルージブオア（Ｅｘ
−ＯＲ）回路 ２０３−１〜２０３−４ アンド（ＡＮＤ）回路
ファ ２０１−１〜２０１−５ サンプル回路 ２０２−１〜２０２−５ イクスクルージブオア（Ｅｘ
−ＯＲ）回路 ２０３−１〜２０３−４ アンド（ＡＮＤ）回路
Claims (7)
- 【請求項１】 シリアル伝送されているデータを位相の
異なる複数のクロックでサンプリングしてクロック成分
を抽出するクロックリカバリ回路において、シリアル伝
送されている前記データと位相の異なる複数の前記クロ
ックとの間の位相のずれ量を検出する位相比較手段と、 前記位相比較手段による前記位相のずれ量の検出に基づ
いて発振周波数が制御れる複数のクロックを生成し、こ
れを位相の異なる複数の前記クロックとして用いるクロ
ック生成手段と、を備えることを特徴とするクロックリ
カバリ回路。 - 【請求項２】 前記位相比較手段は、前記データの立ち
上がりエッジを検出し、該検出されたエッジと位相の異
なる複数の前記クロックとの位相を比較して前記位相の
ずれ量を検出することを特徴とする請求項１記載のクロ
ックリカバリ回路。 - 【請求項３】 シリアル伝送されているデータと位相の
異なる複数のクロックとの間の位相のずれ量を検出する
位相比較器と、 前記位相比較器の出力信号を電流値に変換するチャージ
ポンプ回路と、 前記チャージポンプ回路の出力電流の変化を積分した電
圧を出力するローパスフィルタと、 前記ローパスフィルタの出力電圧に応じて発振周波数を
変化させて複数のクロック信号を生成し、位相の異なる
複数の前記クロックとして前記位相比較器に供給する電
圧制御発振器と、 前記ローパスフィルタの出力電圧に基づいてシリアル伝
送されている前記データを遅延させ、該遅延させたデー
タを前記位相比較器に入力させる可変遅延回路とを備え
たことを特徴とするクロックリカバリ回路。 - 【請求項４】 前記位相比較器は、シリアル伝送されて
いる前記データの立ち上がりエッジを検出し、このエッ
ジに対して位相の異なる複数の前記クロックとの位相比
較を行うことを特徴とする請求項３記載のクロックリカ
バリ回路。 - 【請求項５】 前記電圧制御発振器は、前記位相比較器
の個数をＮｐｄとするとき、前記電圧制御発振器の生成
クロック数Ｎｃｌｏｃｋを、 Ｎｃｌｏｃｋ＝２Ｎｐｄ＋３ により決定することを特徴とする請求項３記載のクロッ
クリカバリ回路。 - 【請求項６】 前記電圧制御発振器は、シリアル伝送さ
れている前記データの周波数をｆｄａｔａ、前記位相比
較器の個数をＮｐｄとするとき、クロックをロックした
時の発振周波数ｆｖｃｏを、 ｆｖｃｏ＝２・ｆｄａｔａ／Ｎｐｄ により決定することを特徴とする請求項３記載のクロッ
クリカバリ回路。 - 【請求項７】 前記可変遅延回路は、前記位相比較器の
個数をＮｐｄ、前記電圧制御発振器の発振周波数をｆ
ｖｃｏ、前記電圧制御発振器で生成されたクロック数を
Ｎｃｌｏｃｋとするとき、遅延時間ｔｄを、 ｔｄ＝１／Ｎｐｄ×ｆｖｃｏ により決定することを特徴とする請求項３記載のクロッ
クリカバリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322625A JP2000151397A (ja) | 1998-11-12 | 1998-11-12 | クロックリカバリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10322625A JP2000151397A (ja) | 1998-11-12 | 1998-11-12 | クロックリカバリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151397A true JP2000151397A (ja) | 2000-05-30 |
Family
ID=18145814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10322625A Pending JP2000151397A (ja) | 1998-11-12 | 1998-11-12 | クロックリカバリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000151397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044406A1 (fr) * | 2006-10-12 | 2008-04-17 | Thine Electronics, Inc. | Dispositif de restauration de données d'horloge |
-
1998
- 1998-11-12 JP JP10322625A patent/JP2000151397A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008044406A1 (fr) * | 2006-10-12 | 2008-04-17 | Thine Electronics, Inc. | Dispositif de restauration de données d'horloge |
| JP2008099017A (ja) * | 2006-10-12 | 2008-04-24 | Thine Electronics Inc | クロックデータ復元装置 |
| JP4557948B2 (ja) * | 2006-10-12 | 2010-10-06 | ザインエレクトロニクス株式会社 | クロックデータ復元装置 |
| KR101011066B1 (ko) | 2006-10-12 | 2011-01-25 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 클록 데이터 복원 장치 |
| US7965802B2 (en) | 2006-10-12 | 2011-06-21 | Thine Electronics, Inc. | Clock data restoring device |
| KR101073711B1 (ko) | 2006-10-12 | 2011-10-13 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 클록 데이터 복원 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2993559B2 (ja) | 位相同期回路 | |
| JP4322193B2 (ja) | 遅延同期ループ回路 | |
| KR0185474B1 (ko) | 클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들 | |
| US6914953B2 (en) | Multiphase clock recovery using D-type phase detector | |
| JP3649194B2 (ja) | Ｐｌｌ回路および光通信受信装置 | |
| US7733139B2 (en) | Delay locked loop circuit and method for eliminating jitter and offset therein | |
| EP1199805B1 (en) | PLL circuit and optical communication reception apparatus | |
| JP3630092B2 (ja) | 位相周波数比較回路 | |
| US7279992B2 (en) | Circuit for detecting phase errors and generating control signals and PLL using the same | |
| JP3623948B2 (ja) | ノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法 | |
| WO2005057840A1 (ja) | クロックデータ再生回路 | |
| US6819728B2 (en) | Self-correcting multiphase clock recovery | |
| JP3109587B2 (ja) | オーバーサンプリング型クロックリカバリ回路 | |
| JP3617456B2 (ja) | Ｐｌｌ回路および光通信受信装置 | |
| JPH11261409A (ja) | オーバーサンプリング型クロックリカバリ回路 | |
| KR100519246B1 (ko) | 1 개의 극점을 가지는 클럭 발생기 | |
| Kwon et al. | A 3.0 Gb/s clock data recovery circuits based on digital DLL for clock-embedded display interface | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JP2000151397A (ja) | クロックリカバリ回路 | |
| TWI630799B (zh) | Phase detector and clock and data recovery device | |
| JP3258313B2 (ja) | 集積回路フェーズロックドループ電荷ポンプ | |
| KR100756136B1 (ko) | 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법 | |
| JP2008072597A (ja) | 遅延ロックループ回路 | |
| JP3640422B2 (ja) | クロック再生回路及び周波数誤差推定回路 | |
| CN115765728A (zh) | 一种鉴频鉴相器及锁相环 |