KR100756136B1 - 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법 - Google Patents

광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법 Download PDF

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Abstract

광대역 주파수 동작범위를 갖는 지연고정루프(DLL: Delay Locked Loop) 회로 및 그 위상고정방법이 개시된다. 본 발명에 따른 지연고정루프는 5:5의 듀티(duty)비가 아니면서 고정된 듀티비를 갖는 기준클럭이 입력되는 경우, 입력되는 기준클럭을 반전시킨 반전기준클럭을 이용하여 1단계 고정을 수행하여 지연라인의 출력이 하모닉 락(Harmonic Lock)이 발생하지 않는 영역으로 오프셋한 후, 기준클럭에 대하여 2단계 고정을 함으로써 원하는 지연클럭을 생성할 수 있다. 이에 따라, 넓은 주파수 범위의 기준클럭(Clock)을 사용함에 따라 발생할 수 있는 잘못된 고정(false lock)을 방지할 수 있다.
DLL, 지연고정루프, Delay Lock Loop, Harmonic Lock

Description

광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그 위상고정방법{Delay lock loop circuit with wide frequency range and phase locking method thereof}
도 1에 종래의 일반적인 지연고정루프의 블록도,
도 2는 본 발명의 일실시 예에 따른 지연고정루프의 블록도,
도 3 및 도 4는 본 발명의 일실시 예에 따른 지연고정루프의 동작 설명에 제공되는 파형도, 그리고
도 5는 본 발명의 일실시 예에 따른 지연고정루프의 동작 설명에 제공되는 흐름도이다.
본 발명은, 지연고정루프(DLL: Delay Locked Loop)회로 및 그 위상고정방법에 관한 것으로, 보다 상세하게는 넓은 주파수 범위의 기준클럭(Clock)을 사용함에 따라 발생할 수 있는 잘못된 고정(false lock)을 방지하면서 5:5의 듀티(duty)비가 아니면서 고정된 듀티비를 갖는 기준클럭에도 동작할 수 있는, 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그 위상고정방법에 관한 것이다.
일반적으로, 시스템이나 회로에서 사용되는 클럭은 여러 경로를 거치면서 다소 지연되어 클럭 간에 위상차(Clock Skew)가 발생하게 된다. 지연고정루프는 이러한 클럭 간의 위상차를 맞추면서 위상차를 보상하여 각 클럭이 동일한 위상을 갖도록 하기 위해 사용된다.
지연고정루프는 지트(jitter)특성과 위상응답(phase response)특성 등이 좋으므로 직렬 데이터(serial data)를 복구하는데 많이 이용된다. 다시 말해, 기준클럭보다 빠른 주파수의 직렬 데이터가 입력되는 경우에, 기준클럭을 받아들여 다중 위상을 갖는 동일 주파수의 클럭을 생성하여 기준클럭에 동기 되어 전송되는 직렬 데이터를 복구한다.
대부분의 응용에서 사용되는 기준클럭은 낮은 주파수에서부터 높은 주파수까지 넓은 범위를 가지므로, 지연고정루프는 넓은 범위에서 다중 위상 클럭을 생성할 수 있어야 한다. 그러나 지연고정루프는 하모닉 락(Harmonic Lock)과 같은 잘못된 고정으로 인하여 동작 주파수 범위를 제한받게 된다. 즉, 지연고정루프를 구성하는 전압제어지연라인(VCDL: Voltage Controlled Delay Line)은 최소 또는 최대 지연 값이 제한되어 매우 좁은 영역에서 동작하므로, 이러한 문제의 해결을 위해 외부에서 세팅을 바꾸어 주거나, 별도의 복잡한 회로구성을 하게 된다.
도 1에 종래의 일반적인 지연고정루프의 블록도이다.
도 1을 참조하면, 종래의 지연고정루프(100)는 위상검출기(Phase Detector)(101), 전하펌프(Charge Pump)(103), 저역통과필터(105) 및 전압제어지연라인(VCDL)(107)으로 구성된다.
위상검출기(101)는 기준클럭 ref_clk과 전압제어지연라인(107)의 n단 출력 PH_N 사이의 위상차를 검출하여 전하펌프(103)로 출력한다. 위상검출기(101)로부터 위상차에 따른 펄스를 수신한 전하펌프(103)는 저대역통과필터(105)와 함께 전압제어지연라인(107)의 지연을 제어하는 제어전압을 출력함으로써 n단 출력 PH_N 이 기준클럭 ref_clk와 동기되게 한다.
지연고정루프(100)가 한 주기(1T)에 위상 고정을 할 경우, 전압제어지연라인(107)의 중간 단계(PH_1 내지 PH_N-1)에서 출력되는 클럭을 이용하여 직렬 데이터를 복구할 수 있다.
만약, 2 주기(2T)만에 고정된 경우, 전압제어지연라인(107)의 중간 단계에서 출력되는 클럭은 2T/n 시간마다 출력되어 직렬 데이터를 복구할 수 없다. 지연고정루프(100)의 전압제어지연라인(107)의 출력 클럭이 1 주기에 고정이 되기 위해서는 초기 지연(delay)이 다음의 수학식 1의 조건을 만족하여야 한다.
0.5 Tref_clk < TVCDL < 1.5 Tref_clk
여기서, Tref_clk 는 입력되는 기준클럭 ref_clk의 주기를 나타내고, TVCDL는 전압제어지연라인(VCDL)의 전체 지연시간을 나타낸다. 수학식 1을 보다 정확히 말하면, 전압제어지연라인(VCDL)의 최소 지연시간 TVCDL.min는 0.5Tref_clk와 Tref_clk 사이에 위치해야 하고, 전압제어지연라인(VCDL)의 최대 지연시간 TVCDL.max는 Tref_clk와 1.5Tref_clk 사이에 위치해야 한다. 다시 말해, 수학식 1의 구간은 하모닉 락 프리구간(Harmonic lock free range)에 해당하는 것이다.
수학식 1의 조건을 만족하기 위해, 다양한 방법이 지연고정루프에 적용되고 있으며, 그 대표적인 방법은 복제 지연(Replica Delay)를 이용하여 하나의 지연라인의 지연을 위 범위를 만족하기 위한 오프셋(offset)을 주는 방법이 제시되고 있다.
본 발명의 목적은, 넓은 주파수 범위의 기준클럭(Clock)을 사용함에 따라 발생할 수 있는 하모닉 락(Harmonic Lock)과 같은 잘못된 고정(false lock)을 방지하면서 50 %의 듀티(duty)비가 아니면서 고정된 듀티비를 갖는 기준클럭에도 동작할 수 있는, 광대역 주파수 동작범위를 갖는 지연고정루프(DLL: Delay Locked Loop) 회로 및 그 위상고정방법를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 지연고정루프(DLL: Delay Locked Loop)는, 50%가 아닌 고정된 듀티비를 가지는 기준클럭을 입력받아 소정의 제어전 압에 의해 소정 지연시간 지연된 지연 클럭을 출력하는 전압제어지연라인(VCDL: Voltage Controlled Delay Line), 소정의 전하를 충전 또는 방전함으로써 상기 제어전압을 생성하여 상기 전압제어지연라인으로 출력하는 루프필터, 상기 기준클럭의 위상을 반전시킨 반전기준클럭을 생성하고, 상기 지연 클럭과 상기 반전기준클럭의 위상차에 대응하여 상기 루프필터로 전하를 공급하거나 빼냄으로써 상기 지연클럭이 상기 반전기준클럭에 위상 고정되도록 한 후 동작을 중지하는 제1지연조정부 및 상기 지연클럭이 상기 반전기준클럭에 고정되는 경우 상기 제1지연조정부가 출력하는 제어신호에 따라 동작하고, 상기 반전기준클럭에 고정된 지연 클럭과 상기 기준클럭의 위상차에 대응하여 상기 루프필터로 전하를 공급하거나 빼냄으로써, 상기 지연클럭의 위상을 상기 기준클럭의 위상에 최종 고정시키는 제2지연조정부를 포함한다.
여기서, 상기 제1지연조정부는, 상기 기준클럭의 위상을 반전시킴으로써 상기 반전기준클럭을 생성하는 인버터(Inverter), 상기 반전기준클럭과 상기 지연 클럭의 위상차를 검출하고 상기 위상차에 대응하는 제어펄스를 출력하며, 상기 반전기준클럭과 상기 지연 클럭의 위상이 일치할 경우 상기 제어신호를 제2지연조정부로 출력하는 위상검출기 및 상기 제어펄스에 따라 상기 루프필터로 소정의 전하를 공급하거나 상기 루프필터로부터 소정의 전하를 빼내며, 상기 위상검출기로부터 상기 제어신호가 출력되는 경우 동작을 중지하는 전하펌프를 포함한다.
본 발명의 다른 실시 예에 따른 지연고정루프의 위상고정방법은, 50%가 아닌 고정된 듀티비를 가지는 기준클럭을 입력받아 위상을 반전시킨 반전기준클럭을 생 성하는 단계, 소정의 제어신호에 대응하는 소정 지연시간 동안, 상기 기준클럭을 지연시킨 지연 클럭을 생성하는 단계, 상기 지연 클럭을 피드백(feedback) 받아, 상기 지연 클럭과 상기 반전기준클럭의 위상차에 대응하는 제어신호를 생성하여 상기 지연 클럭을 생성하는 단계를 반복함으로써, 상기 지연 클럭을 상기 반전기준클럭에 위상 고정(phase lock)시키는 단계 및 상기 반전기준클럭에 위상 고정된 지연 클럭과 상기 기준클럭의 위상차에 대응하는 제어신호를 생성하여 상기 지연 클럭을 생성하는 단계를 반복함으로써, 상기 반전기준클럭에 위상 고정된 지연 클럭을 상기 기준클럭에 위상 고정시키는 단계를 포함한다.
이하에서는, 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시 예에 따른 지연고정루프의 블록도이다.
도 2의 지연고정루프(DLL: Delay Locked Loop)(200)는 기준클럭이 50 %의 듀티(duty)비를 가지는 경우 뿐 아니라, 듀티비가 50 %가 아닌 다른 고정된 값을 갖는 기준클럭에 대하여도 적용할 수 있다. 지연고정루프(200)는 넓은 주파수 동작범위에서 하모닉 락(Harmonic Lock)이 발생하지 않도록 함으로써, 다양한 디지털 응용회로에 사용할 수 있다.
예를 들어, 도 2의 지연고정루프(200)는 평판디스플레이(FPD: Flat Panel Display)장치에 입력되는 직렬 데이터를 샘플링하기 위한 다양한 위상의 기준클럭을 생성하기 위해 사용될 수 있다. 다양한 해상도를 지원하는 평판디스플레이 장치는 해상도에 따른 다양한 주파수의 기준클럭와 함께 소정의 직렬 데이터를 입력받 아 처리한다. 이럴 경우, 사용되는 직렬 데이터에 따라 기준클럭은 50 %가 아닌 듀티비를 가질 수 있다.
지연고정루프(200)는 기준클럭을 반전시킨 클럭(이하 '반전기준클럭'이라 함)과 지연라인(Delay Line)의 최종단계 출력을 1단계 고정(Coarse Lock)하여 초기 지연 오프셋(delay offset)을 설정한다. 기준클럭의 듀티비가 5:5가 아니므로, 기준클럭의 상위 레벨 구간과 하위 레벨 구간의 차이를 이용하여 초기 지연의 오프셋이 기준클럭 주기(T)의 0.5배(0.5T) 내지 1.5배(1.5T) 구간에 오도록 하는 것이다.
지연고정루프(200)는 1단계 고정이 완료되면, 반전기준클럭이 아닌 원래의 기준클럭을 이용하여 2단계 고정을 하여 최종 고정된 다중 위상 클럭을 출력한다.
도 2를 참조하면, 본 발명의 일실시 예에 따른 지연고정루프(200)는 제1지연조정부(210), 제2지연조정부(230), 루프필터(Loop Filter)(253) 및 전압제어지연라인(VCDL: Voltage Controlled Delay Line)(255)을 포함한다. 이하에서는, 지연고정루프(200)의 각 구성의 기능을 먼저 설명한 후에, 전체 동작을 다시 설명하기로 한다.
제1지연조정부(210) 및 제2지연조정부(230)는 루프필터(251)와 함께 전압제어지연라인(253)을 제어하기 위한 소정의 제어전압 Vc를 생성한다. 이를 위해, 제1지연조정부(210) 및 제2지연조정부(230)는 노드 n1에 병렬로 연결되어 루프필터(251)의 입력단에 연결된다. 제2지연조정부(230)는 제1지연조정부(210)에서 출력되는 제어신호 LOCK에 의해 동작하므로, 제1지연조정부(210)과 제2지연조정부(230)는 동시에 동작하지 아니한다.
제1지연조정부(210)는 지연고정루프(200)로 입력되는 기준클럭 Ref_CLK을 반전시킨 반전기준클럭 Ref_CLK_b를 생성하여, 전압제어지연라인(253)로부터 수신한 최종단계 지연 클럭인 PH(N)과의 위상차를 검출하여 그 위상차에 따라 루프필터(251)로 공급되는 전하량 및 그 흐름을 제어한다.
제1지연조정부(210)는 인버터(Inverter)(211), 제1위상검출기(PD: Phase Detector)(213) 및 제1전하펌프(CP: Charge Pump)(215)를 포함한다.
제1위상검출기(213)는 인버터(211)에 의해 기준클럭 Ref_CLK을 반전시킨 반전기준클럭 Ref_CLK_b와 전압제어지연라인(253)의 최종단계 지연 클럭인 PH(N)의 위상을 비교하여 그 위상차에 대응하는 소정의 제어펄스를 제1전하펌프(215)로 출력한다. 제1전하펌프(215)는 제1위상검출기(213)에서 출력되는 제어펄스에 따라 루프필터(251)로 소정의 전하를 공급하거나, 루프필터(251)에 충전된 전하를 제거하기 위한 경로를 형성할 수 있다. 이를 통해 루프필터(251)는 전압제어지연라인(253)으로 입력되는 제어전압 Vc을 생성할 수 있다.
제1위상검출기(213)는, 도 2와 같이, 제1전하펌프(215)로 한 개 단자를 통해 제어펄스를 출력할 수 있다. 또한, 다른 실시 예에 따라, 두 개 단자를 통해 출력하는 업(UP) 또는 다운(DOWN) 펄스를 출력할 수 있다. 업 펄스는 제1전하펌프(215)로 하여금 루프필터(251)에 포함된 커패시터를 충전토록 하여 제어전압 Vc를 높이고, 다운 펄스는 제1전하펌프(215)로 하여금 루프필터(251)에 포함된 커패시터를 방전토록 하여 제어전압 Vc를 낮춘다.
제1위상검출기(213)는 반전기준전압 Ref_CLK_b 와 전압제어지연라인(253)에 서 출력되는 지연클럭 PH(N)의 위상이 고정되는 것을 기점으로 소정의 제어신호 LOCK을 제1전하펌프(215) 및 제2지연조정부(230)로 출력하여, 제1전하펌프(215)의 동작을 멈추게 함과 동시에 제2지연조정부(230)가 동작하도록 제어한다. 제1위상검출기(213)가 제1전하펌프(215) 및 제2지연조정부(230)로 출력하는 제어신호 LOCK는 논리 '0'또는 '1'을 대표하는 펄스신호가 바람직하다.
제1전하펌프(215)는 제1위상검출기(213)에서 출력되는 제어펄스에 따라 루프필터(251)로 소정의 전하를 공급하여 충전토록 하거나, 루프필터(251)에 충전된 전하를 방전토록 한다. 나아가, 제1전하펌프(215)는 제1위상검출기(213)가 출력하는 제어신호 LOCK에 따라 동작하거나 동작을 하지 않는다.
도 2는 제1전하펌프(215)가 제어신호 LOCK이 논리 '0'인 경우에 동작하는 것으로 도시되고 있으나, 외부에 별도의 인버터를 두어 제어신호 LOCK이 논리 '1'일 경우에 동작할 수 있다.
입력되는 기준클럭 Ref_CLK의 주파수가 수학식 1의 범위를 벗어나는 경우에, 제1지연조정부(210)는 루프필터(251)를 제어함으로써, 전압제어지연라인(253)의 초기 지연 출력 PH(N)이 기준클럭 Ref_CLK의 주기(이하 'TRef_CLK'라 함)의 0.5배(0.5TRef_CLK) 내지 1.5배(1.5TRef_CLK) 구간에서 반전기준클럭 Ref_CLK_b에 1단계 고정되도록 한다. 이에 따라, 0.5TRef_CLK 내지 1.5TRef_CLK 구간을 벗어나 지연 출력 PH(N)이 출력됨으로 인하여 발생하는 하모닉 락과 같은 잘못된 고정을 차단하게 된다.
제2지연조정부(230)는 제1위상검출기(213)의 제어신호 LOCK에 따라 동작하 며, 지연고정루프(200)로 입력되는 기준클럭 Ref_CLK와 전압제어지연라인(253)의 지연클럭 PH(N)의 위상차를 검출하고, 루프필터(251)로 하여금 그 검출된 위상차에 대응하는 제어전압 Vc를 생성하도록 한다.
제2지연조정부(230)는 제2위상검출기(231) 및 제2전하펌프(233)를 포함한다.
제2위상검출기(231) 및 제2전하펌프(233)는 제1위상검출기(213) 및 제1전하펌프(215)와 동일하게 설명될 수 있다. 다만, 제1위상검출기(213) 및 제1전하펌프(215)와 달리, 제2위상검출기(231) 또는 제2전하펌프(233)는 제1위상검출기(213)의 제어에 의해 동작하며 그에 따른 회로를 포함할 수 있다. 도 2에서는, 제2위상검출기(231)가 제1위상검출기(213)로부터 제어신호 LOCK을 받는 것으로 도시되었으나, 이에 한정되지 아니하며 제2위상검출기(231) 및 제2전하펌프(233) 중 적어도 하나만이 동작함으로써 제1지연조정부(210)가 동작할 경우 루프필터(251)에 의해 생성되는 제어전압 Vc가 제2지연조정부(230)에 의해 영향 받지 않으면 된다.
또한, 제2위상검출기(231)는, 제1위상검출기(213)와 달리, 기준클럭 Ref_CLK와 전압제어지연라인(253)의 지연된 클럭 PH(N)의 위상차를 검출한다. 제1위상검출기(213)를 '코얼스 위상검출기(Coarse PD)'라 할 때, 제2위상검출기(231)는 '파인 위상검출기(Fine PD)'라 할 수 있다.
마찬가지로 제1전하펌프(215)를 '코얼스 전하펌프(Coarse CP)'라 할 때, 제2위상검출기(231)는 '파인 전하펌프(Fine CP)'라 할 수 있다.
루프필터(251)는 제1전하펌프(215) 또는 제2전하펌프(233)의 충/방전 제어에 따라, 소정의 제어전압 Vc를 생성하여 전압제어지연라인(253)으로 출력함으로써 전 압제어지연라인(253)의 지연시간을 조절한다. 또한, 제1위상검출기(213) 또는 제2위상검출기(231)가 위상차를 검출하는 과정에서 발생할 수 있는 하모닉(harmonic) 주파수 성분의 노이즈를 제거하는 역할을 수행한다.
루프필터(251)는 내부에 커패시터를 포함하는 저역통과필터(LPF: Low Pass Filter) 등이 해당할 수 있다.
전압제어지연라인(253)은 기준클럭 Ref_CLK를 입력받아, 소정 시간만큼 지연시키면서 N개 지연 셀(cell)을 통해 지연된 클럭 PH(1) 내지 PH(N)을 출력한다. 전압제어지연라인(253)에서 출력되는 지연 클럭 PH(1) 내지 PH(N)의 지연된 정도는 제어전압 Vc에 의해 달라진다. 최종 단계 지연 클럭 PH(N)은 제1위상검출기(213) 및 제2위상검출기(231)로 입력된다.
결국, 지연고정루프(200)로 입력되는 기준클럭 Ref_CLK의 주파수가 수학식 1의 범위를 벗어나는 경우라 하더라도, 제1지연조정부(210)는 반전기준클럭 Ref_CLK_b에 지연 클럭 PH(N)을 고정(Coarse Lock)시킴으로써, 지연 클럭 PH(N)이 하모닉 락이 발생하지 않는 TRef_CLK 의 0.5배(0.5TRef_CLK) 내지 1.5배(1.5TRef_CLK) 구간에서 출력되도록 한다. 이것은 입력되는 기준클럭 Ref_CLK가 50%의 듀티비를 가지지 않음으로 가능하다.
이후에, 제2지연조정부(230)가 원래의 기준클럭 Ref_CLK를 이용하여 2단계 고정(Fine Lock)을 하여 전압제어지연라인(253)으로 하여금 최종 지연클럭 PH(N)이 기준클럭 Ref_CLK에 고정된 상태의 다중 클럭을 출력하도록 한다.
이하에서는 도 5를 기초로, 지연고정루프(200)의 동작을 설명하기에 앞서 지연고정루프(200)의 설명에 필요한 파형을 도 3 및 도 4를 기초로 설명한다.
도 3 및 도 4는 본 발명의 일실시 예에 따른 지연고정루프의 동작 설명에 제공되는 파형도이다.
도 3의 파형 (a)는 기준클럭 Ref_CLK의 일 예를 도시한 것으로, 듀티비가 4:3인 경우이다. 파형 (b)는 지연고정루프(200)가 적용된 응용회로(예를 들어 FPD장치)가 처리하는 직렬 데이터의 일 예를 도시하고 있다. 파형 (b)의 직렬 데이터의 7개의 펄스 구간은 기준클럭 Ref_CLK의 한 주기와 일치한다. 따라서 7 단계(즉, N=7) 지연 셀을 포함하는 전압제어지연라인(253)이 기준클럭 Ref_CLK에 고정된 지연된 클럭 PH(1) 내지 PH(N)을 출력하게 되면, 응용회로는 파형 (b)의 직렬 데이터를 처리할 수 있다.
도 3을 참조하면, 앞서 설명한 것처럼 지연고정루프(200)의 기준클럭 Ref_CLK의 듀티비가 5:5가 아니므로, 기준클럭 Ref_CLK의 상위레벨 구간과 하위레벨 구간 중 한 구간은 0.5TRef_CLK 보다 크다. 따라서 상위레벨 구간과 하위레벨 구간 중 0.5TRef_CLK 보다 큰 구간의 에지(edge)를 이용하여 전압제어지연라인(253)의 지연 클럭 PH(N)의 초기 오프셋이 0.5 TRef_CLK와 1.5 TRef_CLK 구간 사이에 오도록 할 수 있다.
도 4의 파형도는 도 2의 지연고정루프(200)가 도 3의 기준클럭을 받아 동작하는 경우에 발생하는 각종 파형들이다.
도 4의 파형 (c)는 기준클럭 Ref_CLK 로서, 도 3의 파형 (a)와 동일하다. 파형 (d)는 반전기준클럭 Ref_CLK_b로서, 지연고정루프(200)로 입력된 기준클럭 Ref_CLK이 인버터(211)에서 반전되어 제1위상검출기(213)로 입력되는 파형이다. 또한, 파형 (e)는 1단계 고정(Coarse Lock)된 상태의 지연 클럭 PH(N)을 도시한 파형, 파형 (f)는 제1위상검출기(213)가 출력하는 제어신호 LOCK을 도시한 파형, 그리고 파형 (g)는 2단계 고정(Fine Lock)된 지연 클럭 PH(N)을 도시한 파형이다.
기준클럭 Ref_CLK이 파형 (c)와 같이 그 상위레벨이 0.5TRef_CLK 보다 큰 경우, 1단계 고정(Coarse Lock)이 0.5TRef_CLK 와 TRef_CLK 사이에 위치하게 되어 파형 (e)와 같은 지연 클럭 PH(N)이 출력된다. 예를 들어, 파형 (c)와 달리 기준클럭 Ref_CLK의 하위레벨이 0.5TRef_CLK 보다 큰 경우, 1단계 고정은 TRef_CLK 와 1.5TRef_CLK 사이에 위치하게 될 것이다.
도 5는 본 발명의 일실시 예에 따른 지연고정루프의 동작 설명에 제공되는 흐름도이다. 이하에서는 도 2 내지 도 5를 참조하여, 본 발명의 지연고정루프(200)의 동작을 설명한다.
인버터(211)은 지연고정루프(200)로 입력되는 파형 (c)와 같은 기준클럭 Ref_CLK을 반전시킴으로써, 파형 (d)와 같은 반전기준클럭 Ref_CLK_b를 생성한다 (S501).
제1위상검출기(213)는 반전기준클럭 Ref_CLK_b와 지연라인의 출력 PH(N)을 입력받아, 그 위상차에 따른 제어펄스를 제1전하펌프(215)로 출력한다. 이때, 제2위상검출기(231) 또는 제2전하펌프(233)는 동작하지 아니한다. 제1전하펌프(215)는 루프필터(251)로 하여금 제1위상검출기(213)의 제어펄스에 대응하는 소정의 제어전압 Vc를 전압제어지연라인(253)으로 출력하도록 한다. 이에 따라, 파형 (e)와 같이, 0.5 TRef_CLK와 1.5 TRef_CLK 구간 사이에 존재하게 되는 반전기준클럭 Ref_CLK_b의 라이징 에지(rising edge)에 지연 클럭 PH(N)이 고정된다(S503).
S503 단계에서, 지연 클럭 PH(N)이 반전기준클럭 Ref_CLK_b에 1단계 고정되면, 제1위상검출기(213)는 파형 (f)와 같은 제어신호 LOCK을 출력하여 제1전하펌프(215)의 동작을 중지시킴과 동시에 제2지연조정부(230)가 동작하도록 한다. 제1위상검출기(213)는 기준클럭 Ref_CLK와 지연 클럭 PH(N)의 위상차를 검출하여 지연 클럭 PH(N)이 기준클럭 Ref_CLK에 고정되도록 한다. 제1지연조정부(210)가 동작하는 때의 지연 클럭 PH(N)은 파형 (e)와 같이 0.5 TRef_CLK와 1.5 TRef_CLK 구간 사이에 존재하게 되므로 하모닉 락과 같은 문제가 발생하지 않는다(S505).
이상의 방법에 의해 본 발명의 일실시 예에 따른 지연고정루프(200)가 동작한다.
이와 같이, 본 발명의 일실시 예에 따른 지연고정루프(200)는 50%가 아닌 고정 듀티비를 가지는 기준클럭을 입력받아 처리하는 경우에 광대역 동작 주파수범위 를 가진다. 따라서 지연고정루프(200)는 도 3의 파형 (b)와 같은 직렬 데이터를 처리하는 평판디스플레이(FPD)장치에 장착되는 경우 그 효과는 매우 커질 수 있다.
앞서 설명한 바와 같이, 평판디스플레이장치는 다양한 해상도를 지원하기 위해, 해상도에 따른 다양한 주파수의 기준클럭와 함께 소정의 직렬 데이터를 입력받아 처리한다. 이럴 경우, 본 발명의 지연고정루프(200)는 기준클럭을 지연시킨 지연 클럭을 출력함에 있어, 최종 지연클럭이 기준클럭에 고정되도록 함으로써, 직렬 데이터를 효과적으로 처리할 수 있도록 한다. 해상도에 따라 평판디스플레이 장치가 사용하는 기준클럭의 주파수가 수학식 1의 하모닉 락 프리구간(Harmonic lock free range)을 넘게 되더라도 지연고정루프(200)는 2단계의 고정을 통해 지연라인의 초기 최종 지연 출력을 기준클럭에 고정시킬 수 있다.
본 발명은 방법, 디바이스 및 시스템으로 구현될 수 있다. 또한 본 발명이 컴퓨터 소프트웨어로 구현될 때는, 본 발명의 구성요소는 필요한 동작의 수행에 필요한 코드 세그먼트(code segment)로 대치될 수 있다. 프로그램이나 코드 세그먼트는 마이크로프로세서에 의해 처리될 수 있는 매체에 저장될 수 있으며, 전송매체나 통신 네트워크를 통하여 반송파(carrier waves)와 결합된 컴퓨터 데이터로서 전송될 수 있다.
마이크로프로세서에 의해 처리될 수 있는 매체는 전자회로, 반도체 메모리 소자, 롬(ROM), 플래시(Flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플로피 디스크(Floppy Disk), 광학적 디스크, 하 드(Hard) 디스크, 광섬유, 무선 네트워크 등과 같이 정보를 전달하고 저장할 수 있는 것을 포함한다. 또한, 컴퓨터 데이터는 전기적 네트워크 채널, 광섬유, 전자기장, 무선 네트워크 등을 통해 전송될 수 있는 데이터를 포함한다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 지연고정루프(DLL: Delay Locked Loop)는 입력되는 기준클럭의 주파수가 변동되어도 그 클럭의 듀티(duty)비가 5:5가 아닌 상태로 고정되어 있는 경우, 어느 주파수 범위에 대해서도 하모닉 락(Harmonic Lock)과 같은 잘못된 고정(false lock)을 방지할 수 있다.
종래의 복제 지연(replica delay)를 이용하는 지연고정루프가 초기 오프셋(offset)을 생성하기 위한 바이어스 전압의 고정으로 오프셋 지연(offset delay)이 절대범위를 가짐에 따라 그 동작 주파수 범위가 제한되는 것과 달리, 본 발명의 지연고정루프는 동작 주파수의 범위가 넓고 그 전압제어지연라인(VCDL: Voltage Controlled Delay Line)의 지연 범위를 넓게 할 수 있음에 따라, 광대역의 동작 주 파수범위를 가지는 지연고정루프가 가능해진다.

Claims (3)

  1. 50%가 아닌 고정된 듀티(duty)비를 가지는 기준클럭을 입력받아 소정의 제어전압에 따른 지연시간 동안 지연된 지연 클럭을 출력하는 전압제어지연라인;
    소정의 전하를 충전 또는 방전함으로써 상기 제어전압을 생성하여 상기 전압제어지연라인으로 출력하는 루프필터;
    상기 기준클럭의 위상을 반전시킨 반전기준클럭을 생성하고, 상기 지연 클럭과 상기 반전기준클럭의 위상차에 대응하여 상기 루프필터로 전하를 공급하거나 빼냄으로써 상기 지연클럭이 상기 반전기준클럭에 위상 고정되도록 한 후 동작을 중지하는 제1지연조정부; 및
    상기 지연클럭이 상기 반전기준클럭에 고정되는 경우 상기 제1지연조정부가 출력하는 제어신호에 따라 동작하고, 상기 반전기준클럭에 고정된 지연 클럭과 상기 기준클럭의 위상차에 대응하여 상기 루프필터로 전하를 공급하거나 빼냄으로써, 상기 지연클럭의 위상을 상기 기준클럭의 위상에 최종 고정시키는 제2지연조정부;를 포함하여 이루어지는 지연고정루프(DLL: Delay Locked Loop)회로.
  2. 제 1항에 있어서,
    상기 제1지연조정부는,
    상기 기준클럭의 위상을 반전시킴으로써 상기 반전기준클럭을 생성하는 인버터;
    상기 반전기준클럭과 상기 지연 클럭의 위상차를 검출하고 상기 위상차에 대응하는 제어펄스를 출력하며, 상기 반전기준클럭과 상기 지연 클럭의 위상이 일치할 경우 상기 제어신호를 상기 제2지연조정부로 출력하는 위상검출기; 및
    상기 제어펄스에 따라 상기 루프필터로 소정의 전하를 공급하거나 상기 루프필터로부터 소정의 전하를 빼내며, 상기 위상검출기로부터 상기 제어신호가 출력되는 경우 동작을 중지하는 전하펌프;를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  3. 50%가 아닌 고정된 듀티비를 가지는 기준클럭을 입력받아 위상을 반전시킨 반전기준클럭을 생성하는 단계;
    소정의 제어신호에 대응하는 소정 지연시간 동안, 상기 기준클럭을 지연시킨 지연 클럭을 생성하는 단계;
    상기 지연 클럭을 피드백(feedback) 받아, 상기 지연 클럭과 상기 반전기준클럭의 위상차에 대응하는 제어신호를 생성하여 상기 지연 클럭을 생성하는 단계를 반복함으로써, 상기 지연 클럭을 상기 반전기준클럭에 위상 고정(phase lock)시키는 단계; 및
    상기 반전기준클럭에 위상 고정된 지연 클럭과 상기 기준클럭의 위상차에 대응하는 제어신호를 생성하여 상기 지연 클럭을 생성하는 단계를 반복함으로써, 상 기 반전기준클럭에 위상 고정된 지연 클럭을 상기 기준클럭에 위상 고정시키는 단계;를 포함하여 이루어지는 지연고정루프 회로의 위상고정방법.
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