KR20180018257A - 지연 동기 루프 회로 및 이를 포함하는 집적 회로 - Google Patents

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Abstract

지연 동기 루프 회로 및 지연 동기 루프 회로를 포함하는 집적 회로가 개시된다. 본 개시의 실시예에 따른 지연 동기 루프 회로는, 입력 클럭 신호를 기초로, 상기 입력 클럭 신호의 한 클럭 주기의 s/2 배(s는 양의 정수)만큼의 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하는 전처리 회로, 상기 제1 펄스 신호를 수신하고, 상기 제1 펄스 신호를 선택값에 따른 지연량만큼 지연시켜 지연 신호를 생성하는 지연 라인, 상기 지연 신호 및 상기 제2 펄스 신호를 수신하고, 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하는 위상 검출기 및 상기 위상 검출기에서 검출된 위상차를 기초로, 상기 지연 신호가 상기 제2 펄스 신호에 동기되도록 상기 선택값을 조절하는 제어 로직을 포함한다.

Description

지연 동기 루프 회로 및 이를 포함하는 집적 회로{Delay locked loop circuit and integrated circuit comprising thereof}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 구체적으로 지연 동기 루프 회로 및 이를 포함하는 집적 회로에 관한 것이다.
지연 동기 루프 회로(Delay Locked Loop circuit, 이하 DLL 회로라고 함)는 입력 클럭 신호의 위상과 지연 라인을 통해 출력되는 피드백 신호의 위상들이 일치되도록 지연 라인을 제어한다. 마스터 DLL 회로는 공정, 전압 및 온도(PVT) 변화를 보상하기 위하여, 락 상태(lock state)에 대응하는 기준 선택값을 검출하고, 기준 선택값을 슬레이브 DLL 회로에 제공할 수 있다. 슬레이브 DLL 회로는 입력되는 클럭 신호를 기준 선택값을 기초로 타겟 지연량만큼 지연시켜 내부 클럭 신호를 생성할 수 있다. 기준 선택값은 PVT에 따라 가변되므로, 슬레이브 DLL 회로는 기준 선택값을 기초로 PVT 변화에 따른 입력되는 클럭 신호의 변화를 보상함으로써, 입력되는 클럭 신호와 내부 클럭 신호의 위상차를 일정하게 유지할 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 제어 로직이 단순화되고, 의도하지 않은 고조파 락(harmonic lock)을 방지하며, 저전력으로 동작하는 DLL 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시예에 따른 지연 동기 루프 회로는, 입력되는 클럭 신호를 기초로, 상기 클럭 신호의 한 클럭 주기의 s/2 배(s는 양의 정수)만큼의 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하는 전처리 회로, 상기 제1 펄스 신호를 수신하고, 상기 제1 펄스 신호를 선택값에 따른 지연량만큼 지연시켜 지연 신호를 생성하는 지연 라인, 상기 지연 신호 및 상기 제2 펄스 신호를 수신하고, 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하는 위상 검출기 및 상기 위상 검출기에서 검출된 위상차를 기초로, 상기 지연 신호가 상기 제2 펄스 신호에 동기되도록 상기 선택값을 조절하는 제어 로직을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시예에 따른 집적 회로는, 제1 클럭 신호를 기초로 생성되는 제1 펄스 신호 및 제2 펄스 신호를 기초로 기준 지연량에 대응하는 기준 선택값을 생성하는 디지털 지연 동기 루프 회로, 및 상기 기준 선택값을 기초로 제2 클럭 신호를 지연시켜 내부 클럭 신호를 생성하는 적어도 하나의 슬레이브 회로를 포함하고, 상기 디지털 지연 동기 루프 회로는, 상기 제1 클럭 신호를 기초로 상기 기준 지연량에 대응하는 위상차를 갖는 상기 제1 펄스 신호 및 상기 제2 펄스 신호를 생성하는 전처리 회로, 상기 제1 펄스 신호를 수신하고, 상기 제1 펄스 신호를 선택값에 따른 지연량만큼 지연시켜 지연 신호를 생성하는 지연 라인, 상기 지연 신호 및 상기 제2 펄스 신호를 수신하고, 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하는 위상 검출기 및 상기 위상 검출기에서 검출된 위상차를 기초로 상기 선택값을 조절하고, 상기 지연 신호가 상기 제2 펄스 신호에 동기될 때의 상기 선택값을 상기 기준 선택값으로서 제공하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상에 따른 DLL 회로는, 클럭 신호를 사전 처리하여 두 개의 펄스 신호를 생성하고, 두 개의 펄스 신호를 이용하여 락 상태에 대응하는 기준 선택값을 검출함으로써 지연 라인에 대한 제어를 단순화할 수 있으며, 의도하지 않은 고조파 락(harmonic lock)의 발생을 방지할 수 있다. 또한, 본 개시의 기술적 사상에 따른 DLL 회로는 클럭 신호보다 주기가 긴 펄스 신호를 기초로 동작함으로써, 소비전력이 감소될 수 있다.
도 1은 본 개시의 실시예에 따른 DLL 회로를 나타내는 블록도이다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 DLL 회로의 타이밍도이다.
도 3은 본 개시의 실시예에 따른 DLL 회로의 동작을 나타내는 흐름도이다.
도 4는 도 3의 선택값 조정 단계를 보다 상세하게 나타낸 흐름도이다.
도 5a 내지 도 5c는 비교예에 따른 DLL 회로의 타이밍도를 나타낸다.
도 6은 본 개시의 실시예에 따른 DLL 회로의 동작을 보다 상세하게 나타내는 타이밍도이다.
도 7a 및 도 7b는 본 개시의 실시예에 따른 DLL 회로의 동작의 실시예들을 나타내는 타이밍도이다.
도 8a 내지 도 8c는 본 개시의 실시예에 따른 DLL 회로의 동작의 실시예들을 나타내는 타이밍도이다.
도 9a는 본 개시의 실시예에 따른 DLL 회로의 전처리 회로의 일 예를 나타내는 블록도이다.
도 9b는 도 9a의 전처리 회로의 타이밍도이다.
도 10a는 본 개시의 실시예에 따른 DLL 회로의 전처리 회로의 일 예를 나타내는 블록도이다.
도 10b는 도 10a의 전처리 회로의 타이밍도이다.
도 11a는 본 개시의 실시예에 따른, 집적 회로를 나타내는 블록도이다.
도 11b는 도 11a의 집적 회로의 클럭 신호들의 타이밍도이다.
도 11c는 도 11a의 집적 회로에서, 슬레이브 선택값을 설정하는 다양한 실시예를 나타낸다.
도 12는 본 개시의 실시예에 따른 집적 회로를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.
도 1은 본 개시의 실시예에 따른 DLL 회로를 나타내는 블록도이다.
본 개시의 실시예에 따른 DLL 회로(100)는 디지털 DLL 회로일 수 있으며 또한 마스터 DLL 회로일 수 있다. DLL 회로(100)는 클럭 신호(CLK)와 피드백 신호의 위상이 동일한 락 상태(lock state)에 대응하는 기준 선택값을 검출하고, 기준 선택값을 다른 회로, 예컨대 슬레이브 DLL 회로에 제공할 수 있다.
본 개시의 실시예에 따른 DLL 회로(100)는 애플리케이션 프로세서(AP), SSD(Solid State Drive) 컨트롤러, SoC(System On Circuit) 등과 같은 클럭 동기 시스템에 탑재될 수 있다. 또한 DLL 회로(100)는 DLL 회로(100)를 이용하여 공정, 전압 및 온도(PVT) 변화를 보상하는 다양한 종류의 반도체 장치에 탑재될 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 DLL 회로(100)는 전처리 회로(110), 지연 라인(120), 위상 검출기(130) 및 제어 로직(140)을 포함할 수 있다.
전처리 회로(110)는 입력되는 클럭 신호(CLK)를 전처리하여 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 생성할 수 있다. 전처리 회로(110)는 클럭 신호(CLK)를 기초로 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 생성할 수 있다. 클럭 신호(CLK)는 클럭 신호로 지칭될 수 있다. 제1 펄스 신호(DLLi)는 지연 라인 입력 신호로 지칭되고, 제2 펄스 신호(DLLs)는 위상 기준 신호로 지칭될 수 있다.
제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)는 클럭 신호(CLK)의 한 클럭 주기(Tck)에 기초한 위상차를 가질 수 있다. 본 개시에서, 신호들 간의 위상차는 한 신호의 라이징 엣지(또는 폴링 엣지)와 다른 신호의 라이징 엣지(또는 폴링 엣지) 간의 거리(period)를 의미한다. 따라서, 제1 펄스 신호(DLLi)의 n번째 펄스의 라이징 엣지(또는 폴링 엣지)와 제2 펄스 신호(DLLs)의 n번째 펄스의 라이징 엣지(또는 폴링 엣지) 간에 거리(period)는 한 클럭 주기(Tck)에 기초할 수 있다. 제1 펄스 신호(DLLi)의 위상은 제2 펄스 신호(DLLs)의 위상보다 빠르며(lead), 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 클럭 주기(Tck)의 s/2배만큼(s/2*Tck, s는 양의 정수)에 해당할 수 있다. 제1 펄스 신호(DLLi)의 위상은 제2 펄스 신호(DLLs)의 위상보다 0.5*Tck 이상 빠를 수 있다. 예컨대, 제1 펄스 신호(DLLi)의 위상은 제2 펄스 신호(DLLs)의 위상보다 0.5*Tck, Tck 또는 2*Tck 만큼 빠를 수 있다. 그러나 이에 제한되는 것은 아니며, 제1 펄스 신호(DLLi)의 위상은 제2 펄스 신호(DLLs)의 위상보다 s/2*Tck만큼 빠를 수 있다.
제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 DLL 회로(100)에 대하여 설정되는 기준 지연량에 대응할 수 있다. 예를 들어, DLL 회로(100)의 기준 지연량이 2*Tck로 설정된 경우, 전처리 회로(110)는 2*Tck의 위상차를 가지는 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 생성할 수 있다. 전처리 회로(110)는 외부 회로 또는 제어 로직(140)로부터 제공되는 타이밍 제어 신호에 기초하여, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차가 기준 지연량에 대응되도록 설정할 수 있다.
지연 라인(120)은 제1 펄스 신호(DLLi)를 수신하고, 제1 펄스 신호(DLLi)를 전파하여 지연 신호(DLLd)를 생성할 수 있다. 지연 라인(120)은 제1 펄스 신호(DLLi)를 선택값(SEL)에 대응하는 지연량(전파 지연량)만큼 지연시켜 지연 신호(DLLd)를 생성할 수 있다. 선택값(SEL)은 지연 값으로 지칭되고 지연 신호(DLLd)는 피드백 신호로 지칭될 수 있다.
실시예에 있어서, 지연 라인(120)은 디지털 제어 지연 라인일 수 있다. 지연 라인(120)은 복수의 단위 지연 셀(UD)을 포함할 수 있으며, 선택값(SEL)에 기초하여 복수의 단위 지연 셀(UD) 중 일부의 단위 지연 셀(UD)이 선택될 수 있다. 지연 라인(120)의 지연량은 단위 지연 셀(UD)의 단위 지연량 및 선택된 단위 지연 셀(UD)의 개수에 기초하여 결정될 수 있다. 선택값(SEL)이 증가하면, 지연 라인(120)의 지연량이 증가하고, 선택값(SEL)이 감소하면, 지연 라인(120)의 지연량이 감소할 수 있다. 따라서, 선택값(SEL)이 증가하면, 지연 신호(DLLd)의 위상이 선택값(SEL)이 증가하기 전보다 늦어지고, 선택값(SEL)이 감소하면, 지연 신호(DLLd)의 위상이 선택값(SEL)이 감소하기 전보다 앞당겨질 수 있다.
위상 검출기(130)는 지연 신호(DLLd) 및 제2 펄스 신호(DLLs)를 수신하고, 지연 신호(DLLd) 및 제2 펄스 신호(DLLs)의 위상차를 검출할 수 있다. 예컨대 위상 검출기(130)는 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상보다 빠른지(lead) 또는 늦은지(lag)를 검출할 수 있다. 실시예에 있어서, 위상 검출기(130)는 제2 펄스 신호(DLLs)의 라이징 엣지 또는 폴링 엣지마다 지연 신호(DLLd)의 레벨을 샘플링함으로써, 위상차를 검출할 수 있다. 예컨대, 위상 검출기(130)는 제2 펄스 신호(DLLs)의 라이징 엣지에, 지연 신호(DLLd)의 레벨이 로직 하이일 경우, 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상보다 빠르다고 판단할 수 있다. 위상 검출기(130)는 지연 신호(DLLd)의 레벨이 로직 로우일 경우, 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상보다 늦다고 판단할 수 있다.
위상 검출기(130)는 검출 결과에 따른 출력 신호(UP 또는 DN)를 제어 로직(140)으로 출력할 수 있다. 예컨대, 위상 검출기(130)는 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상보다 빠르면 지연량을 증가시킬 것을 나타내는 업 신호(UP)를 출력하고, 제2 펄스 신호(DLLs)의 위상이 제2 펄스 신호(DLLs)의 위상보다 늦으면 지연량을 감소시킬 것을 나타내는 다운 신호(DN)를 출력할 수 있다.
제어 로직(140)은 위상 검출기(130)에서 검출된 위상차를 기초로 지연 신호(DLLd)가 제2 펄스 신호(DLLs)에 동기되도록, 다시 말해서 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상과 동일해지도록 선택값(SEL)을 조절할 수 있다. 예를 들어, 제어 로직(140)은 업 신호(UP)에 기초하여 선택값(SEL)을 증가시키거나, 다운 신호(DN)에 응답하여 선택값(SEL)을 감소시킬 수 있다.
제어 로직(140)은 제어 신호(CTRL)에 기초하여, 선택값(SEL)의 초기 값(이하, 초기 선택값(SEL0)으로 표시함) 및 단위 증가 값 또는 단위 감소 값을 설정할 수 있다. 실시예에 있어서, 제어 신호(CTRL)는 외부 회로(예컨대 DLL 제어 회로)로부터 제공될 수 있다. 또는 제어 신호(CTRL)는 미리 설정될 수 있다. 초기 선택값(SEL0), 단위 증가 값 또는 단위 감소 값은 미리 설정될 수 있다. 실시예에 있어서, 단위 증가 값 과 단위 감소 값은 동일할 수 있다.
제어 로직(140)은 위상 검출기(130)로부터 제공되는 출력 신호(UP 또는 DN)에 기초하여, 초기 선택값(SEL0) 또는 이전의 선택값(SEL)을 단위 증가 값만큼 증가시키거나 또는 단위 감소 값만큼 감소시킴으로써, 선택값(SEL)을 조절할 수 있다.
제어 로직(140)은 지연 신호(DLLd)의 위상이 제2 펄스 신호(DLLs)의 위상과 동일해지면, 락 상태(lock state)라고 판단할 수 있다. 실시예에 있어서, 제어 로직(140)은, 위상 검출기(130)로부터 업 신호(UP)를 수신되다가, 다운 신호(DN)가 수신되거나, 또는 다운 신호(DN)가 수신되다가, 업 신호(UP)가 수신되는 경우, 락 상태라고 판단할 수 있다. 그러나, 이에 제한되는 것은 아니며, 제어 로직(140)은 다양한 방법에 따라 락 상태를 판단할 수 있다. DLL 회로(100)가 락 상태가 되면, 제어 로직(140)은 락 신호(LOCK)를 생성하고, 락 신호(LOCK)를 외부 회로(예컨대 DLL 제어 회로)로 출력할 수 있다. 실시예에 있어 DLL 회로(100)는 락 상태의 선택값(SEL)을 기준 선택값으로서 외부 회로(예컨대, DLL 제어 회로 또는 슬레이브 DLL)로 출력할 수 있다.
도 2a 내지 도 2c는 본 개시의 실시예에 따른 DLL 회로의 타이밍도이다. 도 2a는 지연 신호(DLLd)가 제2 펄스 신호(DLLs)보다 앞서는 상태(leading state)를 나타내고, 도 2b는 지연 신호(DLLd)가 제2 펄스 신호(DLLs)보다 늦은 상태(lagging state) 를 나타내고, 도 2c는 지연 신호(DLLd)와 제2 펄스 신호(DLLs)가 동상인 상태(In phase state), 다시 말해, 락 상태(locking state)를 나타낸다.
도 2a 내지 도 2c를 참조하면, 전처리 회로(110)에서 생성되는 제1 펄스 신호(DLLi)의 및 제2 펄스 신호(DLLs)의 n번째 펄스 간의 위상차(Dph)는 클럭 신호(CLK)의 Tck의 s/2배(즉 s/2*Tck)에 해당할 수 있다. 일 예로서, 위상차(Dph)는 Tck와 동일할 수 있다. 지연 라인(120)은 지연량(Td)만큼 제1 펄스 펄스(DLLi)를 지연시킨 지연 신호(DLLd)를 출력할 수 있다. 위상 검출기(130)는 제2 펄스 신호(DLLs)의 엣지, 예컨대 라이징 엣지에 응답하여 지연 신호(DLLd)의 레벨을 검출할 수 있다.
도 2a에 도시된 바와 같이, 지연량(Td)이 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차(Dph)보다 작으면, 제2 펄스 신호(DLLs)의 라이징 엣지(edge)에, 지연 신호(DLLd)의 레벨이 로직 하이로 검출될 수 있다. 제어 로직(140)은 선택값(SEL)을 증가시켜 지연량(Td)을 증가시킬 수 있다. 이에 따라 지연 신호(LDDd)의 위상이 선택값(SEL)을 증가시키 전보다 늦추어질 수 있다. 이하, 선택값(SEL)을 증가시킨다는 것과 지연량(Td)을 증가시킨다는 것은 같은 의미로 사용하기로 한다.
도 2b에 도시된 바와 같이, 지연량(Td)이 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차(Dph)보다 크면, 제2 펄스 신호(DLLs)의 라이징 엣지에, 지연 신호(DLLd)의 레벨이 로직 로우로 검출될 수 있다. 제어 로직(140)은 선택값(SEL)을 감소시켜 지연량(Td)을 감소시킬 수 있다. 이에 따라 지연 신호(DLLd)의 위상이 선택값(SEL)을 감소시키기 전보다 앞당겨질 수 있다. 이하, 선택값(SEL)을 감소시킨다는 것과 지연량(Td)을 감소시킨다는 것은 같은 의미로 사용하기로 한다.
이와 같이, 제어 로직(140)이 검출된 위상차에 기초하여 선택값(SEL)을 조절함에 따라, 도 2c에 도시된 바와 같이, 지연량(Td)이 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차(Dph)와 같아지는 락 상태 및 락 상태에 대응하는 선택값(SEL)이 검출될 수 있다.
계속하여 도 1을 참조하면, 지연 라인(120), 위상 검출기(130) 및 제어 로직(140)의 동작들이 DLL 회로(100)의 제어 루프를 형성할 수 있다. 제어 루프의 동작 주기(이하 제어 루프 주기라고 함)는 클럭 주기(Tck)의 2 이상의 정수배일 수 있다. 제어 루프는 DLL 회로(100)가 락 상태가 될 때까지 반복적으로 수행될 수 있다.
지연 라인(120)이 선택값(SEL)에 기초하여, 제1 펄스 신호(DLLi)의 n번째 펄스(n은 자연수)를 지연시켜 출력하고, 변경된 선택값(SEL)에 기초하여, 제1 펄스 신호(DLLi)의 n+1 번째 펄스를 지연시켜 출력하기까지의 시간은 제어 루프 주기와 동일할 수 있다. 또한, 위상 검출기(130)는 제어 루프 주기마다 위상차를 검출할 수 있다. 따라서, 제1 펄스 신호(DLLi)의 주기 및 제2 펄스 신호(DLLs)의 주기는 제어 루프 주기와 동일할 수 있다.
도 3은 본 개시의 실시예에 따른 DLL 회로의 동작을 나타내는 흐름도이다.
도 3의 동작 방법은 도 1의 DLL 회로(100)에서 수행될 수 있다. 도 1을 참조하여 설명한 내용은 도 3의 동작 방법에 적용될 수 있다.
도 3을 참조하면, DLL 회로는 초기 선택값을 설정한다(S110). 예컨대, 제어 로직(예컨대 도 1의 140)이 제어 신호에 기초하여 초기 선택값을 설정할 수 있다. 초기 선택값에 기초하여 DLL 회로에 구비되는 지연 라인의 초기 지연량이 설정될 수 있다.
DLL 회로는 클럭 신호를 기초로 제1 펄스 신호 및 제2 펄스 신호를 생성한다(S120). 클럭 신호는 외부로부터 제공될 수 있으며, 전처리 회로(예컨대 도 1의 110)가 클럭 신호를 전처리하여 제1 펄스 신호 및 제2 펄스 신호를 생성할 수 있다. 제1 펄스 신호의 위상이 제2 펄스 신호의 위상보다 빠르며, 제1 펄스 신호 및 제2 펄스 신호의 위상차는 클럭 신호의 한 클럭 주기(Tck)의 s/2배(s는 양의 정수)에 해당할 수 있다. S120 단계는 DLL 회로 동작 시 반복적으로 수행될 수 있다.
이후, 제어 루프 동작이 수행될 수 있다. DLL 회로는 지연 라인(예컨대 도 1의 120)을 통해 제1 신호를 전파함으로써, 지연 신호를 생성한다(S130). 지연 라인은 초기 선택값에 따라 설정되는 지연량만큼 제1 펄스 신호를 지연시키고, 지연 신호를 출력할 수 있다. 이후에, 선택값이 변경되면, 지연 라인은 변경된 선택값에 따라 설정되는 지연량만큼 제1 펄스 신호를 지연시켜, 지연 신호를 출력할 수 있다.
DLL 회로는 지연 신호 및 제2 펄스 신호의 위상차를 검출한다(S140). 다시 말해, DLL 회로는 지연 회로의 지연량(Td)과 제1 펄스 신호 및 제2 펄스 신호의 위상차(s/2*Tck)를 비교할 수 있다. DLL 회로에 구비되는 위상 검출기(예컨대 도 1의 130)가 제2 펄스 신호의 라이징 엣지 또는 폴링 엣지에 지연 신호의 레벨을 샘플링함으로써, 위상차를 검출할 수 있다. 위상 검출기는 지연 신호의 레벨이 로직 하이이면, Td가 s/2*Tck보다 작다고 판단하고, Td를 증가시킬 것을 나타내는 업 신호(UP)를 출력할 수 있다. 위상 검출기는 지연 신호의 레벨이 로직 로우이면, Td가 s/2*Tck보다 크다고 판단하고, Td를 감소시킬 것을 나타내는 다운 신호(DN)를 출력할 수 있다.
DLL 회로는 검출 결과에 기초하여 지연 신호와 제2 펄스 신호의 위상이 동일한지 판단하고(S150), 지연 신호와 제2 펄스 신호의 위상이 동일하면 락 상태로 판단하고, 락 신호를 발생할 수 있다(S160). DLL 회로는 지연 신호와 제2 펄스 신호의 위상이 동일하지 않으면, 지연 신호와 제2 펄스 신호의 위상이 동일해지도록 선택값을 조정할 수 있다(S170).
예를 들어, 제어 로직이 위상 검출기의 출력 신호를 기초로 위상이 동일한지 여부, 즉 DLL 회로가 락 상태가 되었는지 판단하고, 위상이 동일하다고 판단되면, 락 신호를 생성하고, 위상이 동일하지 않다고 판단되면, 선택값을 증가시키거나 감소시킬 수 있다.
선택값이 조정되면, 변경된 선택값에 따라 지연 신호를 생성하는 단계(S140)가 다시 수행될 수 있다. 지연 신호를 생성하는 단계(S130), 위상 검출 단계(S140), 위상의 동일성 판단 단계(S150) 및 선택값 조정 단계(S170)는 제어 루프를 형성하며, 제어 루프는 DLL 회로가 락 상태가 될 때까지 반복적으로 수행될 수 있다. 또한, DLL 회로가 락 상태가 된 이후에도, PVT 변화에 따라 클럭 신호가 변할 수 있으며, 이때 락 상태 및 락 상태에 대응하는 선택 신호가 다시 검출되어야 하므로, 제어 루프는 DLL 회로가 락 상태가 된 이후에도 계속 수행될 수 있다.
전술한 바와 같이, 제어 루프 주기는 클럭 주기(Tck)의 2 이상의 정수배일 수 있다. 한편, 제어 루프 주기의 설정은 초기 선택값 설정 단계(S110)와 실질적으로 동시에 수행될 수 있다. 예컨대, 제어 로직이 제어 신호에 기초하여 제어 루프 주기를 설정할 수 있다.
도 4는 도 3의 선택값 조정 단계(S170)를 보다 상세하게 나타낸 흐름도이다.
도 4를 참조하면, DLL 회로는 지연 신호와 제2 펄스 신호의 위상이 동일하지 않다고 판단되면, 지연량(Td)이 S/2*Tck보다 적은지 판단할 수 있다(S170). 예컨대, 제어 로직이 위상 검출기의 출력 신호가 업 신호(UP)면, 지연량(Td)이 S/2*Tck보다 적다고 판단하고, 위상 검출기의 출력 신호가 다운 신호(DN)면, 지연량(Td)이 S/2*Tck보다 많다고 판단할 수 있다.
DLL 회로는 지연량(Td)이 S/2*Tck보다 적으면, 선택값(SEL)에 단위 증가 값(α)을 더함으로써, 새로운 선택값(SELnew)을 생성하고(S172), 지연량(Td)이 S/2*Tck보다 적으면, 선택값(SEL)에 단위 감소 값(α)을 뺌으로써, 새로운 선택값(SELnew)을 생성할 수 있다(S173). 도 4에서는 단위 증가 값과 단위 감소 값이 동일한 것으로 도시되었으나, 이에 제한되는 것은 아니며, 단위 증가 값과 단위 감소 값은 상이할 수 있다.
DLL 회로는 새로운 선택값(SELnew)을 선택값(SEL)으로서 설정할 수 있다(S174). 새로운 선택값(SELnew)이 지연 라인으로 출력할 수 있다. 이로써, 지연 신호 및 제2 펄스 신호의 위상차 검출 결과에 따라 선택값이 조정될 수 있다.
도 5a 내지 도 5c는 비교예에 따른 DLL 회로의 타이밍도를 나타낸다. 도 5a 내지 도 5c는 본 개시의 실시예에 따른 DLL 회로(도 1의 100)를 명확하게 이해시키기 위한 것일 뿐 본 개시의 기술적 사상의 범위를 한정하고자 하는 것은 아니다.
전술한 바와 같이, 본 개시의 실시예에 따른 DLL 회로(100)는 클럭 신호(CLK)를 기초로 생성되는 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)에 기초하여 락 상태 및 상기 락 상태에 대응하는 선택값(SEL)을 검출한다. 그러나, 비교예에 따른 DLL 회로는, 본 개시의 실시예에 따른 DLL 회로(100)와는 달리, 클럭 신호(CLK)를 기초로 락 상태에 대응하는 선택값(SEL)을 검출할 수 있다. 비교예에 따른 DLL 회로는 클럭 신호(CLK)를 지연 라인을 통해 지연시켜, 지연 클럭 신호(CLKd)를 생성하고, 도 5a 내지 도 5c에 도시된 바와 같이, 클럭 신호(CLK)의 위상과 지연 클럭 신호(CLKd)의 위상을 비교하고, 비교 결과를 기초로 지연 라인의 지연량(Td)이 Tck에 해당하도록 선택값을 설정함으로써, DLL회로가 락 상태가 되는 선택값(SEL)을 검출할 수 있다. 예컨대, 클럭 신호(CLK)의 라이징 엣지에 지연 클럭 신호(CLKd)의 레벨을 샘플링하고, 지연 클럭 신호(CLKd)의 레벨이 로직 하이면, 선택값(SEL)을 증가시키고, 지연 클럭 신호(CLKd)의 레벨이 로직 로우면, 선택값(SEL)을 감소시킬 수 있다.
도 5a를 참조하면, 비교예에 따른 DLL 회로에서는, 초기 선택값(SEL0), 즉 선택값(SEL)의 초기값에 따른 지연 라인의 지연량(Td)이 0.5*Tck보다 크고 1.5*Tck보다 작으면 제어 로직이 선택값(SEL)을 증가시키거나 감소시켜 DLL 회로가 락 상태가 되도록 하는 선택값(SEL)을 검출할 수 있다. 비교예에 따른 DLL 회로가 락 상태가 되면, 클럭 신호(CLK)와 지연 클럭 신호(CLKd)는 한 클럭 주기(Tck)의 위상차를 갖게 된다.
그러나, 도 5b에 도시된 바와 같이, 초기 선택값(SEL0)에 따른 지연 라인의 지연량(Td)이 0.5*Tck보다 작게 설정된 경우, 제어 로직은 선택값(SEL)을 감소시키게 되며, 이에 따라, 선택값(SEL)이 최소값에 근접하게 되는 예외적인 케이스가 발생하게 된다. 선택값(SEL)이 최소값에 근접하면, DLL 회로에 구비되는 제어 로직이, 선택값(SEL)이 최소값에 근접하였음을 감지하고, 초기 선택값(SEL0)을 재설정한다. 제어 로직이 지연량(Td)이 0.5*Tck보다 커지도록 초기 선택값(SEL0)을 증가시킬 수 있다. 이후, DLL 회로는 재설정된 초기 선택값(SEL0)을 기초로, 락 상태에 대응하는 선택값(SEL)을 검출하기 위한 과정을 반복하여야 한다. 이에 따라, 제어 로직의 복잡도가 증가하게 되며, DLL 회로가 락 상태가 되기까지 소요되는 시간이 증가하게 된다.
또한, 도 5c에 도시된 바와 같이, 초기 선택값(SEL0)에 따른 지연 라인의 지연량(Td)이 1.5*Tck보다 크게 설정된 경우, 제어 로직은 선택값(SEL)을 증가시키게 되며, 이에 따라, DLL 회로가 의도하지 않은 고조파 락 상태가 발생할 수 있다. 비교예에 따른 DLL 회로는 클럭 신호(CLK)와 지연 클럭 신호(CLKd)가 두 클럭 주기(Tck) 이상의 위상차를 가지는 락 상태가 되어, 오동작하게 된다.
그러나, 도 1을 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 DLL 회로(100)는 클럭 신호(CLK)를 기초로 생성되는 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)에 기초하여 락 상태에 대응하는 선택값(SEL)을 검출한다. 이때, DLL 회로(100)는 지연 신호(DLLs)를 제1 펄스 신호(DLLi)의 위상보다 s/2*Tck만큼 위상이 늦은 제2 펄스 신호(DLLs)와 비교하여 락 상태를 검출하므로, 초기 선택값(SEL0)에 따른 지연량(Td)이 매우 작게, 예컨대 0.5*Tck보다 작게 설정되더라도 도 2a에 도시된 바와 같이 제어 로직(140)이 선택값(SEL)을 증가시켜 락 상태 및 상기 락 상태에 대응하는 선택값(SEL)을 검출할 수 있다. 따라서, 제어 로직(140)이 단순화될 수 있으며, 락 상태를 검출하는데 소요되는 시간이 감소될 수 있다.
또한, 제2 펄스 신호(DLLs)의 주기가 클럭 주기(Tck)의 2 이상의 정수배에 해당하므로, 초기 선택값(SEL0)에 따른 지연량(Td)이 매우 크게, 예컨대 1.5*Tck보다 크게 설정되더라도 도 2b에 도시된 바와 같이, 제어 로직(140)이 선택값(SEL)을 감소시킬 수 있으며, 이에 따라 의도하지 않은 고조파 락 상태가 발생하는 것을 방지할 수 있다. 이때, 지연량(Td)이 제어 루프 주기에서 제1 펄스 신호(DLLi)의 펄스 폭을 뺀 양보다 작기만 하면, 의도하지 않은 고조파 락 상태가 발생하는 것이 방지될 수 있다. 또한, 지연 라인(120)에 인가되는 제1 펄스 신호(DLLi)의 주기는 클럭 신호(CLK)의 주기보다 길고, 제어 루프 주기와 실질적으로 동일하므로 지연 라인(120)의 동적 소비 전력이 감소할 수 있다.
이와 같이, 본 개시의 실시예에 따른 DLL 회로(100)는 제어 로직(140)이 단순해지며, 락 상태를 빠르게 검출할 수 있다. 또한, 의도하지 않은 고조파 락이 발생하는 것을 방지할 수 있다.
도 6은 본 개시의 실시예에 따른 DLL 회로의 동작을 보다 상세하게 나타내는 타이밍도이다.
도 6을 참조하면, 제어 루프 주기(Tloop)는 클럭 신호(CLK)의 클럭 주기(Tck)의 c배(c는 2 이상의 정수배), 즉 c*Tck일 수 있다. 제1 펄스 신호(DLLi)의 주기(Ti) 및 제2 펄스 신호(DLLs)의 주기(Ts)는 제어 루프 주기(Tloop)에 기초하여 설정될 수 있다. 예컨대, 제1 펄스 신호(DLLi)의 주기(Ti) 및 제2 펄스 신호(DLLs)의 주기(Ts)는 제어 루프 주기(Tloop)와 동일할 수 있다.
제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)는 클럭 신호(CLK)에 동기될 수 있다. 다시 말해, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 라이징 엣지 및 폴링 엣지는 클럭 신호(CLK)의 라이징 엣지 또는 폴링 엣지에 동기될 수 있다. 예를 들어, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 라이징 엣지는 클럭 신호(CLK)의 라이징 엣지에 동기될 수 있다. 다른 예로서, 제1 펄스 신호(DLLi)의 라이징 엣지 및 폴링 엣지는 클럭 신호(CLK)의 라이징 엣지에 동기되고, 제2 펄스 신호(DLLs)의 라이징 엣지 및 폴링 엣지는 클럭 신호(CLK)의 폴링 엣지에 동기될 수 있다. 그러나 이에 제한되는 것은 아니며, 다른 예도 가능할 것이다.
제2 펄스 신호(DLLs)는 제1 펄스 신호(DLLi)보다 반 클럭 주기이상 늦게 클럭 신호(CLK)에 동기될 수 있다. 이에 따라, 제2 펄스 신호(DLLs)의 위상이 제1 펄스 신호(DLLi)의 위상보다 늦을 수 있다. 다시 말해서, 제2 펄스 신호(DLLs)의 n번째 펄스의 라이징 엣지가 발생하는 시점이 제1 펄스 신호(DLLi)의 n번째 펄스의 라이징 엣지가 발생하는 시점보다 늦을 수 있다. 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차이는 (s/2)*Tck일 수 있다. 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 제어 루프 주기(Tloop)보다 작거나 같을 수 있다.
제1 펄스 신호(DLLi)의 펄스폭(Tpwi) 및 제2 펄스 신호(DLLs)의 펄스폭(Tpws)은 클럭 주기(Tck)의 정수배이며, 제어 루프 주기(Tloop)보다 작을 수 있다. 제2 펄스 신호(DLLs)의 펄스폭(Tpws)은 제1 펄스 신호(DLLi)의 펄스폭(Tpwi)과 같거나 다를 수 있다.
지연 신호(DLLd)는 제1 펄스 신호(DLLi)가 지연 라인(도 1의 120)의 지연량만큼 지연되어 생성되므로, 지연 신호(DLLd)의 신호 특성은 제1 펄스 신호(DLLi)의 신호 특성과 동일할 수 있다. 예컨대, 지연 신호(DLLd)의 주기 및 펄스폭은 제1 펄스 신호(DLLi)의 주기(Ti) 및 펄스폭(Tpwi)과 동일하다. 다만, 지연 신호(DLLd)의 위상은 제1 펄스 신호(DLLi)의 위상보다 지연량(Td)만큼 늦을 수 있다.
지연량(Td)이 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차, 즉 (s/2)*Tck와 동일해지면, 락 상태가 발생한다. 따라서, 지연량(Td)이 (s/2)*Tck보다 작다고 판단되면, DLL 회로는 지연량(Td)을 증가시키도록, 다시 말해 선택값을 증가시키도록 동작하고, 지연량(Td)이 (s/2)*Tck보다 크다고 판단되면, DLL 회로는 지연량(Td)을 감소시키도록, 다시 말해 선택값을 감소시키도록 동작할 수 있다. 예컨대 현재 제어 루프에서, 지연량(Td)이 (s/2)*Tck보다 작다고 판단되면, 다음 제어 루프에서, 지연량(Td)이 증가될 수 있다. 지연량(Td)의 증가폭은 선택값의 단위 증가 값에 비례할 수 있다.
초기 선택값에 따른 지연량(Td)(이하, 초기 지연량이라고 함)이 제어 루프 주기(Tloop)에서 펄스폭(Tpwi)을 뺀 양보다 작게만 설정되면, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차의 양에 관계없이, 의도하지 않은 고조파 락의 발생이 방지될 수 있다. 또한, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차가 클수록 의도하지 않은 고조가 락 상태가 발생하는 것이 방지될 수 있는 조건을 만족시키는 초기 지연량(Td)의 최대값이 증가될 수 있다.
도 7a 및 도 7b는 본 개시의 실시예에 따른 DLL 회로의 동작의 실시예들을 나타내는 타이밍도이다. 구체적으로, 도 7a 및 도 7b는 제1 펄스 신호(DLLi)의 펄스폭(Tpwi) 설정의 실시예들을 나타낸다. 설명의 편의를 위하여, 제어 루프 주기(Tloop)는 8*Tck이고, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 한 클럭 주기(Tck)인 것을 가정하기로 한다.
지연량(Td)이 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차, 즉 한 클럭 주기(Tck)보다 작으면, DLL회로는 선택값을 증가시키도록 동작하고, 한 클럭 주기(Tck)보다 크면, DLL회로는 선택값을 감소시키도록 동작할 수 있다.
도 7a를 참조하면, 제1 펄스 신호(DLLi)의 펄스폭(Tpwi)은 한 클럭 주기(Tck)로 설정될 수 있다. 도 6을 참조하여 전술한 바와 같이, 초기 지연량(Td)이 제어 루프 주기(Tloop)에서 펄스폭(Tpwi)을 뺀 양, 즉 7*Tck (8*Tck-Tck) 미만으로 설정되면, 의도하지 않은 고조파 락의 발생이 방지될 수 있다. 펄스폭(Tpwi)이 작으므로, 의도하지 않은 고조가 락 상태가 발생하는 것이 방지될 수 있는 조건을 만족시키는 초기 지연량(Td)의 최대값이 클 수 있다. 다시 말해, DLL 회로가 정상적으로 락 상태를 검출할 수 있는 조건을 만족하는 초기 지연량(Td)의 범위가 넓을 수 있다.
도 7b를 참조하면, 제1 펄스 신호(DLLi)의 펄스폭(Tpwi)은 한 클럭 주기(Tck)의 2 이상의 정수배로 설정될 수 있다. 예컨대, 펄스폭(Tpwi)은 한 클럭 주기(Tck)의 2 내지 7배로 설정될 수 있다. 제1 펄스 신호(DLLi)의 펄스폭(Tpwi)이 넓을수록, 지연 라인(도 1의 120)의 단위 지연 셀(UD)의 듀티 왜곡(distortion)으로 인한 영향이 감소될 수 있다. 따라서, 제1 펄스 신호(DLLi)의 펄스폭(Tpwi)이 넓을수록 안정적으로 지연 신호(DLLd)가 생성될 수 있다.
도 7b에 도시된 바와 같이, 펄스폭(Tpwi)이 한 클럭 주기(Tck)의 4배로 설정된 경우, 초기 지연량(Td)이 4*Tck (8*Tck-4*Tck) 미만으로 설정되면 의도하지 않은 고조파 락의 발생이 방지될 수 있다.
도 8a 내지 도 8c는 본 개시의 실시예에 따른 DLL 회로의 동작의 실시예들을 나타내는 타이밍도이다. 구체적으로, 도 8a 내지 도 8c는 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차 설정의 다양한 실시예를 나타낸다.
도 8a를 참조하면, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차는 한 클럭 주기(Tck)로 설정될 수 있다. 전술한 바와 같이, 지연량(Td)이 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차와 같아지면, 락 상태로 판단될 수 있다. 따라서, 지연량(Td)이 한 클럭 주기(Tck)와 같아지면, 락 상태로 판단될 수 있으며 락 상태에 대응하는 선택값, 다시 말해, 지연량(Td)이 한 클럭 주기(Tck)에 해당할 때의 선택값이 검출될 수 있다. 그러나, 위상 검출기(도 1의 130)의 에러, 또는 라우팅 미스 매치 등으로 인하여, 에러 요소(Terror)가 발생할 수 있으며, 실제로는 지연량(Td)에 에러 요소(Terror)가 추가된 값 (즉, Td+Terror)이 한 클럭 주기(Tck)와 같아지면, 락 상태로 판단될 수 있다. 지연량(Td)은 Tck - Terror로 나타낼 수 있으며, 락 상태에 대응하는 선택값은 한 클럭 주기(Tck)와 에러 요소(Terrer)를 포함할 수 있다. 따라서, 한 클럭 주기(Tck)에 대응하는 선택값은 실제로는 에러 요소(Terror)를 포함할 수 있다.
도 8b를 참조하면, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차는 두 클럭 주기(2*Tck)로 설정될 수 있다. 이에 따라, DLL 회로는 의도적으로 고조파 락 상태를 검출할 수 있으며, 고조파 성분(harmonic factor)은 2이다. 지연량(Td)이 두 클럭 주기(2*Tck)와 같아지면, 락 상태(의도한 고조파 락 상태)로 판단될 수 있으며, 락 상태에 대응하는 선택값, 다시 말해, 지연량(Td)이 두 클럭 주기(2*Tck)인 선택값이 검출될 수 있다.
한편, 도 8a를 참조하여 설명한 바와 같이, 실제로는 지연량(Td)에 에러 요소(Terror)가 추가된 값 (즉, Td+Terror)이 두 클럭 주기(2*Tck)와 같아지면, 락 상태로 판단될 수 있다. 지연량(Td)은 2*Tck - Terror로 나타낼 수 있으며, 락 상태에 대응하는 선택값은 두 클럭 주기(2*Tck)와 에러 요소(Terrer)를 포함할 수 있다. 에러 요소(Terror)를 고려하지 않으며, 한 클럭 주기(Tck)에 대응하는 지연량(Td')은 락 상태에 대응하는 지연량(Td)을 고조파 성분인 2로 나눈 양이다. 한 클럭 주기(Tck)에 대응하는 지연량(Td')은 실제로는 Tck - Terror/2 이다. 따라서, 한 클럭 주기(Tck)에 대응하는 선택값은 에러 요소(Terror)의 1/2배를 포함할 수 있다.
제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차가 (s/2)*Tck 이면, 한 클럭 주기(Tck)에 대응하는 선택값은 에러 요소(Terror)의 1/s배를 포함할 수 있다.
이와 같이, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차가 한 클럭 주기(Tck) 보다 크게 설정되는 경우, 다시 말해 DLL회로가 의도적으로 고조파 락을 검출하는 경우, 한 클럭 주기에 대응하는 선택값은, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차가 한 클럭 주기(Tck)로 설정되는 경우, 다시 말해 한 클럭 주기(Tck)를 검출하는 경우보다, 더 적은 에러 요소(Terror)를 포함할 수 있다.
도 8c를 참조하면, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차는 반 클럭 주기((1/2)*Tck)로 설정될 수 있다. 제1 펄스 신호(DLLi)는 클럭 신호(CLK)의 라이징 엣지에 동기되고, 제2 펄스 신호(DLLs)는 클럭 신호(CLK)의 폴링 엣지에 동기될 수 있다. 그러나, 이에 제한되는 것은 아니며, 제1 펄스 신호(DLLi)는 클럭 신호(CLK)의 폴링 엣지에 동기되고, 제2 펄스 신호(DLLs)는 클럭 신호(CLK)의 라이징 엣지에 동기될 수도 있다.
제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차가 반 클럭 주기((1/2)*Tck)로 설정되면, 지연 라인(도 1의 120)의 최대 지연량(TdMAX)이 펄스 신호(CLK)의 한 클럭 주기(Tck) 미만인 경우에도 락 상태를 검출할 수 있다. 최대 지연량(TdMAX)이 펄스 신호(CLK)의 반 클럭 주기(1/2*Tck) 이상이면, 락 상태를 검출할 수 있는바, DLL 회로(100)는 지연 라인(120)의 제한된 최대 지연량(TdMAX), 다시 말해 제한된 개수의 단위 지연 셀을 기초로 저속으로 동작할 수 있다.
도 9a는 본 개시의 실시예에 따른 DLL 회로의 전처리 회로의 일 예를 나타내는 블록도이고, 도 9b는 도 9a의 전처리 회로의 타이밍도이다.
도 9a를 참조하면, 전처리 회로(110a)는 전처리 제어기(111a) 및 전처리 펄스 생성기(112a)를 포함할 수 있다.
전처리 제어기(111a)는 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)를 생성할 수 있다. 전처리 제어기(111a)는 타이밍 제어 로직(TCL)을 포함할 수 있다. 타이밍 제어 로직(TCL)은 클럭 신호(CLK) 및 타이밍 제어 신호(CTRLt)를 기초로 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)를 생성할 수 있다. 예컨대 타이밍 제어 로직(TCL)은 카운터 또는 분주기를 포함할 수 있다. 타이밍 제어 신호(CTRLt)는 DLL 회로(도 1의 100)에 대하여 설정된 기준 지연량 또는 제어 루프 주기를 기초로 카운터 또는 분주기를 제어함으로써, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)를 생성할 수 있다. 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)는 대략적으로 설정된 위상차를 가질 수 있다. 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차는 한 클럭 주기(Tck)에 기초하여 설정될 수 있다.
타이밍 제어 로직(TCL) 내부의 지연 성분으로 인하여, 도 9b에 도시된 바와 같이, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)는 클럭 신호(CLK)에 동기되지 않을 수 있다. 또한, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차는 클럭 주기(Tck)에 더하여 지연 성분(Tid)을 더 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시예에 있어서, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)는 클럭 신호(CLK)에 동기될 수 있다.
전처리 펄스 생성기(112a)는 클럭 신호(CLK), 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)를 기초로 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 생성할 수 있다. 전처리 펄스 생성기(112a)는 클럭 신호(CLK)에 동기하여, 제1 프리 펄스 신호(Ci)를 제1 펄스 신호(DLLi)로서 출력하고 제2 프리 펄스 신호(Cs)를 제2 펄스 신호(DLLs)로서 출력할 수 있다.
전처리 펄스 생성기(112a)는 제1 플립 플롭(FF1) 및 제2 플립 플롭(FF2)을 포함할 수 있다. 제1 플립 플롭(FF1)은 클럭 신호(CLK)에 동기하여, 제1 프리 펄스 신호(Ci)를 제1 펄스 신호(DLLi)로서 출력할 수 있다. 제2 플립 플롭(FF2)은 제2 프리 펄스 신호(Cs)를 제2 펄스 신호(DLLs)로서 출력할 수 있다. 이에 따라, 도 9b에 도시된 바와 같이, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)는 클럭 신호(CLK)에 동기될 수 있으며, 제1 펄스 신호(DLLi)와 제2 펄스 신호(DLLs)의 위상차는 클럭 주기(Tck)의 정수배에 해당할 수 있다.
도 10a는 본 개시의 실시예에 따른 DLL 회로의 전처리 회로의 일 예를 나타내는 블록도이고, 도 10b는 도 10a의 전처리 회로의 타이밍도이다.
도 10a를 참조하면, 전처리 회로(110b)는 전처리 제어기(111b) 및 전처리 펄스 생성기(112b)를 포함할 수 있다. 전처리 제어기(111b)의 동작은 도 9a의 전처리 제어기(111a)와 실질적으로 동일할 수 있다. 따라서 중복되는 설명은 생략하기로 한다.
전처리 펄스 생성기(112b)는 제1 플립 플롭(FF1), 제2 플립 플롭(FF2) 및 선택기(MUX)를 포함할 수 있다. 선택기(MUX)는 예컨대 멀티플렉서로 구현될 수 있다.
제1 플립 플롭(FF1)은 클럭 신호(CLK)에 동기하여 제1 프리 펄스 신호(Ci)를 제1 펄스 신호(DLLi)로서 출력할 수 있다. 제2 플립 플롭(FF2)은 클럭 신호(CLK) 또는 클럭 신호(CLK)의 상보 클럭 신호(CLKB)(이하, 상보 클럭 신호라고 함)에 동기하여 제2 프리 펄스 신호(Cs)를 제2 펄스 신호(DLLs)로서 출력할 수 있다. 도 10b에 도시된 바와 같이, 상보 클럭 신호(CLKB)의 위상은 클럭 신호(CLK)의 위상보다 반 클럭 주기(1/2*Tck)만큼 늦을 수 있다.
선택기(MUX)는 반 클럭 인에이블 신호(HEN)에 기초하여 클럭 신호(CLK) 또는 상보 클럭 신호(CLKB)를 제2 플립 플롭(FF2)에 제공할 수 있다. 예컨대, 반 클럭 인에이블 신호(HEN)가 비활성화 상태, 예컨대 로직 로우일 때, 클럭 신호(CLK)를 제2 플립 플롭(FF2)에 제공하고, 반 클럭 인에이블 신호(HEN)가 활성화 상태, 예컨대 로직 하이일 때, 클럭 신호(CLK)를 반전시킨, 상보 클럭 신호(CLKB)를 제2 플립 플롭(FF2)에 제공할 수 있다.
이에 따라, 제2 플립 플롭(FF2)은 반 클럭 인에이블 신호(HEN)가 비활성화 상태일 때, 클럭 신호(CLK)에 동기하여 제2 펄스 신호(DLLs)를 출력하고, 반 클럭 인에이블 신호(HEN)가 활성화 상태일 때, 상보 클럭 신호(CLKB)에 제2 펄스 신호(DLLs)를 출력할 수 있다.
반 클럭 인에이블 신호(HEN)가 비활성화 상태일 때의 전처리 회로(110b)의 동작은 도 9a의 전처리 회로(110a)와 실질적으로 동일할 수 있으며, 전처리 회로(110b)의 타이밍도는 도 9b와 동일할 수 있다.
도 10b는 반 클럭 인에이블 신호(HEN)가 활성화 상태일 때의 전처리 회로(110b)의 타이밍도를 나타낸다. 예컨대, 제1 펄스 신호(DLLi) 와 제2 펄스 신호(DLLs)의 위상차가 반 클럭 주기(1/2*Tck)로 설정된 경우, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차는 반 클럭 주기(1/2*Tck) 또는 한 클럭 주기(Tck)에 기초하여 설정될 수 있다. 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차는 지연 성분(Tid)을 더 포함할 수 있다.
제1 프리 펄스 신호(Ci)가 클럭 신호(CLK)에 동기되어, 제1 펄스 신호(DLLi)로서 출력되고, 제2 프리 펄스 신호(Cs)가 상보 클럭 신호(CLKb)에 동기되어, 제2 펄스 신호(DLLs)로서 출력되므로, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 반 클럭 주기(1/2*Tck)로 설정될 수 있다.
한편, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차가 클럭 주기(Tck)의 1.5배 또는 2배에 기초하여 설정되는 경우, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 클럭 주기(Tck)의 1.5배, 즉 1.5*Tck로 설정될 수 있다. 이와 같이, 제1 프리 펄스 신호(Ci) 및 제2 프리 펄스 신호(Cs)의 위상차에 따라, 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)의 위상차는 클럭 주기(Tck)의 정수배에 반 클럭 주기(1/2*Tck)가 더해진 양으로 설정될 수 있다.
이상에서, 도 9a 내지 도 10b를 참조하여, 전처리 회로(110a, 110b)의 실시예들에 대하여 설명하였다. 그러나, 이에 제한되는 것은 아니며 클럭 신호(CLK)를 기초로, (s/2)*Tck의 위상차를 가지는 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 생성하는 기술적 범위에서, 전처리 회로의 구성 및 구성들의 동작이 가변될 수 있다.
도 11a는 본 개시의 실시예에 따른, 집적 회로를 나타내는 블록도이고, 도 11b는 도 11a의 집적 회로의 클럭 신호들의 타이밍도이다. 도 11c는 도 11a의 집적 회로에서, 슬레이브 선택값을 설정하는 다양한 실시예를 나타낸다.
도 11a를 참조하면, 집적 회로(1000)는 마스터 DLL 회로(1100) 및 적어도 하나의 슬레이브 DLL 회로(1200)를 포함할 수 있다. 마스터 DLL 회로(1100) 및 적어도 하나의 슬레이브 DLL 회로(1200)는 DLL 블록을 구성할 수 있다.
도 1 내지 도 10b를 참조하여 설명한 DLL 회로가 마스터 DLL 회로(1100)로서 적용될 수 있다. 마스터 DLL 회로(1100)는 제어 신호, 예컨대 마스터 제어 신호(CTRLM) 및 입력되는 클럭 신호, 예컨대 제1 클럭 신호(CLK1)를 기초로 선택값(SEL)을 생성할 수 있다. 제1 클럭 신호(CLK1)는 집적 회로(1000)의 기준 클럭 신호일 수 있다. 구체적으로, 마스터 DLL 회로(1100)는 제1 클럭 신호(CLK1)를 기초로, 제1 클럭 신호(CLK1)의 클럭 주기(Tck)에 기초한 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하고, 제1 펄스 신호 및 제2 펄스 신호를 기초로 락 상태를 검출할 수 있다. 마스터 DLL 회로(1100)에 대하여 설정되는 기준 지연량에 따라 제1 펄스 신호 및 제2 펄스 신호의 위상차가 가변될 수 있다. 제1 펄스 신호 및 제2 펄스 신호의 위상차는 기준 지연량과 동일할 수 있다.
마스터 DLL 회로(1100)는 락 상태가 되면 락 신호(LOCK)를 생성하고, 락 신호(LOCK)를 DLL 제어 회로(미도시) 또는 슬레이브 DLL 회로(1200)로 제공할 수 있다. 락 상태에 대응하는 선택값(SEL)은 마스터 DLL 회로(1100)에 대하여 설정된 기준 지연량에 대응하는 기준 선택값을 나타낸다. 예컨대, 기준 지연량이 제1 클럭 신호(CLK1)의 클럭 주기(Tck)의 두 배이면, 락 상태에 대응하는 선택값(SEL)은 클럭 주기(Tck)의 두 배일 수 있다. 다른 예로서, 기준 지연량이 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)와 같으면, 락 상태에 대응하는 선택값(SEL)은 한 클럭 주기(Tck)일 수 있다.
슬레이브 DLL 회로(1200)는 마스터 DLL 회로(1100)로부터 제공되는 선택값(SEL)을 기초로, 입력되는 클럭 신호, 예컨대 제2 클럭 신호(CLK2)를 슬레이브 DLL 회로(1200)에 대하여 설정된 타겟 지연량만큼 지연 시킨 내부 클럭 신호(SCLK)를 생성할 수 있다. 도 11b에 도시된 바와 같이, 제2 클럭 신호(CLK2)의 클럭 주기는 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)와 같을 수 있다. 그러나, 이에 제한되는 것은 아니며, 제2 클럭 신호(CLK2)의 클럭 주기는 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)의 정수배에 해당할 수 있다. 실시예에 있어서, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)를 기초로 생성될 수 있다.
슬레이브 DLL 회로(1200)는 제어 로직(1210) 및 지연 라인(1220)을 포함할 수 있다. 제어 로직(1210)은 제어 신호, 예컨대 슬레이브 제어 신호(CTRKLS) 및 선택값(SEL)을 기초로 슬레이브 선택값(SELs)을 생성할 수 있다. 슬레이브 제어 신호(CTRKLS)는 슬레이브 DLL 회로(1200)의 타겟 지연량 및 마스터 DLL 회로(1100)의 기준 지연량을 나타내는 정보를 포함할 수 있다. 제어 로직(1210)은 기준 지연량 및 선택값(SEL)을 기초로, 타겟 지연량에 대응하는 슬레이브 선택값(SELs)을 생성할 수 있다.
지연 라인(1220)은 제2 클럭 신호(CLK2)를 슬레이브 선택값(SELs)을 기초로 설정되는 지연량만큼 지연시킨 내부 클럭 신호(SCLK)를 생성할 수 있다. 지연 라인(1220)의 단위 지연 셀은 마스터 DLL 회로(1100)의 지연 라인에 포함되는 단위 지연 셀과 같을 수 있다. 따라서, 단위 지연 셀의 단위 지연량은 마스터 회로(1100)의 단위 지연 셀의 단위 지연량과 같을 수 있다.
제2 클럭 신호(CLK2)의 클럭 주기가 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)와 동일하고, 슬레이브 DLL 회로(1200)의 타겟 지연량이 90도(degree)인 경우를 가정하면, 지연 라인(1210)의 지연량을 1/4*Tck로 설정하는 슬레이브 선택값(SELs)이 지연 라인(1210)에 제공될 수 있다.
선택값(SEL)이 한 클럭 주기(Tck)에 대응하는 경우, 다시 말해서, 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)가 마스터 DLL 회로(1100)에 대한 기준 지연량으로 설정된 경우, 슬레이브 선택값(SELs)은 선택값(SEL)을 4로 나눈 값, 즉 1/4*SEL일 수 있다. 이에 따라, 도 11b에 도시된 바와 같이, 제2 클럭 신호(CLK2)가 90도 즉 1/4*Tck 만큼 지연된 내부 클럭 신호(SCLK)가 생성될 수 있다.
슬레이브 선택값(SELs)은 기준 지연량, 타겟 지연량, 제2 클럭 신호(CLK2)의 클럭 주기에 따라 다양하게 설정될 수 있다. 도11c를 참조하여, 슬레이브 선택값(SELs)을 설정하는 다양한 실시예를 설명하기로 한다.
도 11c를 참조하면, 기준 지연량(TDref), 제2 클럭 신호(도 11a의 CLK2)의 클럭 주기(Tck2), 타겟 지연량(TDts)은 다양하게 설정될 수 있다.
예를 들어, 기준 지연량(TDref)이 제1 클럭 신호(도 11a의 CLK1)의 한 클럭 주기(이하, 제1 클럭 주기라고 함)로 설정되고, 제2 클럭 신호(CLK2)의 클럭 주기(Tck2)(이하, 제2 클럭 주기라고 함)가 제1 클럭 주기(Tck)로 설정된 경우, 타겟 지연량이 90도이면, 슬레이브 선택값(SELs)은 1/4*SEL로 설정될 수 있다. 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 1/2*SEL이고, 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 3/4*SEL이고, 타겟 지연량이 360도이면, 슬레이브 선택값(SELs)은 SEL로 설정될 수 있다.
다른 예로서, 기준 지연량(TDref)이 제1 클럭 주기(Tck)로 설정되고, 제2 클럭 주기(Tck2)가 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck로 설정된 경우, 선택값(SEL)은 제1 클럭 주기(Tck)에 대응하며, 타겟 지연량이 90도이면, 슬레이브 선택값(SELs)은 1/2*SEL일 수 있다. 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 SEL이고, 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 3/2*SEL이고, 타겟 지연량이 360도이면, 슬레이브 선택값(SELs)은 2*SEL로 설정될 수 있다.
기준 지연량(TDref)이 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck로 설정되고, 제2 클럭 주기(Tck2)가 제1 클럭 주기(Tck)로 설정된 경우, 선택값(SEL)은 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck에 대응하며, 타겟 지연량이 90도이면, 슬레이브 선택값(SELs)은 1/8*SEL일 수 있다. 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 1/4*SEL이고, 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 3/8*SEL이고, 타겟 지연량이 360도이면, 슬레이브 선택값(SELs)은 1/2*SEL로 설정될 수 있다.
기준 지연량(TDref)이 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck로 설정되고, 제2 클럭 주기(Tck2)가 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck로 설정된 경우, 선택값(SEL)은 제1 클럭 주기(Tck)의 두 배, 즉 2*Tck에 대응하므로, 타겟 지연량이 90도이면, 슬레이브 선택값(SELs)은 1/4*SEL로 설정될 수 있다. 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 1/2*SEL이고, 타겟 지연량이 180도이면, 슬레이브 선택값(SELs)은 3/4*SEL이고, 타겟 지연량이 360도이면, 슬레이브 선택값(SELs)은 SEL로 설정될 수 있다.
도 11c를 참조하여, 슬레이브 선택값(SELs)을 설정하는 다양한 예를 설명하였다. 그러나, 이에 제한되는 것은 아니며, 슬레이브 선택값(SELs)은 기준 지연량, 타겟 지연량, 제2 클럭 신호(CLK2)의 클럭 주기에 따라 다양하게 설정될 수 있다.
계속하여 도 11a를 참조하면, PVT 변화에 따라 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 클럭 주기가 변할 수 있다. 슬레이브 선택값(SELs)이 고정된 값을 갖는다면, PVT 변화에 따라, 내부 클럭 신호(SCLK)의 지연량이 달라질 수 있다. 그러나, 마스터 DLL 회로(1100)가 PVT 변화에 따라 가변되며, (s/2)*Tck에 대응하는 선택값(SEL)을 생성하고, 슬레이브 DLL 회로(1200)는 선택값(SEL)을 기초로 슬레이브 선택값(SELs)을 생성하므로, PVT 변화를 보상할 수 있으며, 지연 라인(1210)의 지연량이 일정하게 유지될 수 있다.
한편, 도 1 내지 도 10b를 참조하여 설명한 바와 같이, 마스터 DLL 회로(1100)는 제1 클럭 신호(CLK1)를 기초로 생성되는 제1 펄스 신호(DLLi) 및 제2 펄스 신호(DLLs)를 기초로 락 상태에 대응하는 선택값(SEL)을 검출하므로, 선택값(SEL)의 검출이 빨라질 수 있다. 따라서, 집적 회로(1000)는 PVT 변화를 빠르게 보상할 수 있으며, 슬레이브 DLL 회로(1200)는 안정적으로 내부 클럭 신호(SCLK)를 생성할 수 있다. 또한, 마스터 DLL 회로(1100)의 지연 라인의 동적 소비전력이 감소됨에 따라, 집적 회로(1000)의 소비 전력이 감소될 수 있다.
도 12는 본 개시의 실시예에 따른 집적 회로를 나타내는 블록도이다.
도 12의 집적 회로(2000)는 메모리로 데이터를 전송하고, 메모리로부터 데이터를 수신하는 기능을 수행하는 메모리 인터페이스 회로일 수 있다. 집적 회로(2000)는 메모리 컨트롤러(2100) 및 메모리 물리 계층(2200)을 포함할 수 있다.
메모리 컨트롤러(2100)는 DLL 제어 회로(2110)를 포함하고, 메모리 물리 계층(2200)은 마스터 DLL 회로(MDLL) 및 복수의 슬레이브 DLL 회로(SDLL1, SLDD2)를 포함할 수 있다. 도 12에는 두 개의 슬레이브 DLL 회로(SDLL1, SDLL2)가 도시되었으나, 이에 제한되는 것은 아니며, 메모리 물리 계층(2200)은 3개 이상의 슬레이브 DLL 회로를 포함할 수 있다.
DLL 제어 회로(2110)는 레지스터(REG)를 포함할 수 있으며, 레지스터(REG)에는 마스터 DLL 회로(MDLL) 및 복수의 슬레이브 DLL 회로(SDLL1, SLDD2)에 대한 다양한 제어 정보 및 다양한 설정 값이 저장될 수 있다. 예를 들어, 레지스터(REG)에는 마스터 DLL 회로(MDLL)에 대한 타이밍 정보(T_INFO)가 저장될 수 있다. 타이밍 정보(T_INFO)는 초기 선택값, 제어 루프 주기, 단위 증가 값 또는 단위 감소 값 등을 포함할 수 있다. 타이밍 정보(T_INFO)는 마스터 제어 신호(CTRLM)로서 마스터 DLL 회로(MDLL)에 제공될 수 있다. 실시예에 있어서, 타이밍 정보(T_INFO)는 기준 지연량을 더 포함할 수 있다. 마스터 DLL 회로(MDLL)는 기준 지연량, 예컨대 제1 클럭 신호(CLK1)의 클럭 주기(Tck)의 (s/2)배에 대응하는 선택값을 검출할 수 있다.
또한, 레지스터(REG)에는 슬레이브 DLL 회로들(SDLL1 및 SDLL2) 각각에 대한 타겟 지연량에 대한 정보(TD1, TD2)가 저장될 수 있다. 제1 슬레이브 DLL 회로(SDLL1)에 대한 타겟 지연량(TD1)은 제1 슬레이브 제어신호(CTRLS1)에 포함되어, 제1 슬레이브 DLL 회로(SDLL1)에 제공될 수 있다. 제2 슬레이브 DLL 회로(SDLL2)에 대한 타겟 지연량(TD2)은 제2 슬레이브 제어신호(CTRLS2)에 포함되어, 제2 슬레이브 DLL 회로(SDLL2)에 제공될 수 있다.
레지스터(REG)에는 또한 마스터 DLL 회로로부터 제공되는 락 신호(LOCK)가 저장될 수 있으며, 이외에도 마스터 DLL 회로(MDLL) 및 복수의 슬레이브 DLL 회로(SDLL1, SLDD2)를 제어하기 위한 다른 제어 정보 및 설정 값이 저장될 수 있다.
마스터 DLL 회로(MDLL1)는 제1 클럭 신호(CLK1)를 기초로 락 상태에 대응하는 선택값(SEL)을 검출할 수 있다. 마스터 DLL 회로(MDLL1)는 DLL 제어 회로(2110)로부터 제공되는 마스터 제어 신호(CTRLM)를 기초로 동작할 수 있다.
마스터 DLL 회로(MDLL1)는 선택값(SEL)을 제1 슬레이브 회로(SDLL1) 및 제2 슬레이브 회로(SDLL2)로 제공할 수 있다. 마스터 DLL 회로(MDLL1)는 락 신호(LOCK)를 DLL 제어 회로(2110)에 제공할 수 있으며, 락 신호(LOCK)는 제1 슬레이브 회로(SDLL1) 및 제2 슬레이브 회로(SDLL2)에 제공되는 선택값(SEL)이 유효한지 여부, 다시 말해서 선택값(SEL)이 락 상태에 대응하는지 여부를 나타낼 수 있다. 선택값(SEL)의 유효성 정보는 제1 슬레이브 제어 신호(CTRLS1) 및 제2 슬레이브 제어 신호(CTRLS2)에 포함되어, 제1 슬레이브 DLL 회로(SDLL1) 및 제2 슬레이브 DLL 회로(SDLL2)에 각각 제공될 수 있다. 실시예에 있어서, 락 신호(LOCK)는 제1 슬레이브 DLL 회로(SDLL1) 및 제2 슬레이브 DLL 회로(SDLL2)에 직접 제공될 수도 있다.
제1 슬레이브 DLL 회로(SDLL1)는 제1 슬레이브 제어 신호(CTRLS1)를 기초로 동작하며, 제2 클럭 신호(CLK2) 및 선택값(SEL)을 기초로, 제1 내부 기준 신호(SCLK1)를 생성할 수 있다. 제2 클럭 신호(CLK2)의 클럭 주기는 제1 클럭 신호(CLK1)의 클럭 주기의 양의 정수배일 수 있다.
제2 슬레이브 DLL 회로(SDLL2)는 제2 슬레이브 제어 신호(CTRLS2)를 기초로 동작하며, 제3 클럭 신호(CLK3) 및 선택값(SEL)을 기초로, 제2 내부 기준 신호(SCLK2)를 생성할 수 있다. 제3 클럭 신호(CLK3)의 클럭 주기는 제1 클럭 신호(CLK1)의 클럭 주기의 양의 정수배일 수 있다.
도 11a를 참조하여 설명한 슬레이브 DLL 회로(1200)가 제1 슬레이브 DLL 회로(SDLL1) 및 제2 슬레브 DLL 회로(SDLL2) 에 제공될 수 있다. 제1 슬레이브 DLL 회로(SDLL1) 및 제2 슬레브 DLL 회로(SDLL2)는 마스터 DLL 회로로부터 제공되는 선택값(SEL)을 기초로, PVT 보상된 제1 내부 기준 신호(SCLK1) 및 제2 내부 기준 신호(SCLK2)를 각각 생성할 수 있다. 실시예에 있어서, 제1 슬레이브 DLL 회로(SDLL1)의 지연량과 제2 슬레이브 DLL 회로(SDLL2)의 지연량은 서로 다를 수 있다.
본 개시의 도 1 내지 도 10b를 참조하여 설명한 DLL 회로(도 1의 100)가 본 개시의 실시예에 따른 집적 회로(2000)에 구비된 마스터 DLL 회로(MDLL1)에 적용될 수 있다. 마스터 DLL 회로(MDLL1)는 전처리 회로를 구비할 수 있으며, 전처리 회로는 제1 클럭 신호(CLK1)를 전처리하여 제1 클럭 신호(CLK1)의 한 클럭 주기(Tck)의 (s/2)배(s는 양의 정수)의 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하고, 제1 펄스 신호 및 제2 펄스 신호를 기초로 선택값(SEL)을 검출할 수 있다. 이에 따라, 마스터 DLL 회로(MDLL1)의 제어 로직이 단순해지며, 마스터 DLL 회로(MDD1)의 소비 전력이 감소될 수 있다. 또한 선택값(SEL)을 검출하는데 소요되는 시간이 단축될 수 있다. 따라서, 집적 회로(2000)의 데이터 수신 또는 송신 특성이 향상될 수 있으며, 소비 전력이 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: DLL 회로
110: 전처리 회로
120: 지연 라인
130: 위상 검출기
140: 제어 로직

Claims (10)

  1. 입력되는 클럭 신호를 기초로, 상기 클럭 신호의 클럭 주기의 s/2 배(s는 양의 정수)만큼의 위상차를 갖는 제1 펄스 신호 및 제2 펄스 신호를 생성하는 전처리 회로;
    상기 제1 펄스 신호를 수신하고, 상기 제1 펄스 신호를 선택값에 따른 지연량만큼 지연시켜 지연 신호를 생성하는 지연 라인;
    상기 지연 신호 및 상기 제2 펄스 신호를 수신하고, 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하는 위상 검출기; 및
    상기 위상 검출기에서 검출된 위상차를 기초로, 상기 지연 신호가 상기 제2 펄스 신호에 동기되도록 상기 선택값을 조절하는 제어 로직을 포함하는 지연 동기 루프 회로.
  2. 제1 항에 있어서, 상기 제1 펄스 신호의 위상이 상기 제2 펄스 신호의 위상보다 빠른 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제1 항에 있어서, 상기 제1 펄스 신호의 위상이 상기 제2 펄스 신호의 위상보다 상기 클럭 주기만큼 빠른 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제1 항에 있어서, 상기 제1 펄스 신호의 위상이 상기 제2 펄스 신호의 위상보다 상기 클럭 주기의 1/2배만큼 빠른 것을 특징으로 하는 지연 동기 루프 회로.
  5. 제1 항에 있어서,
    상기 위상 검출기는 제어 루프 주기마다 상기 지연 신호 및 상기 제2 펄스 신호의 위상차를 검출하고,
    상기 제1 펄스 신호 및 상기 제2 펄스 신호의 주기는 상기 제어 루프 주기와 동일한 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제5 항에 있어서,
    상기 제어 루프 주기는, 상기 클럭 주기의 2이상의 정수배인 것을 특징으로 하는 지연 동기 루프 회로.
  7. 제1 항에 있어서, 상기 위상 검출기는,
    상기 제2 펄스 신호의 라이징 엣지 또는 폴링 엣지마다 상기 지연 신호의 레벨을 샘플링하여 상기 위상차를 검출하는 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제1 항에 있어서, 상기 제어 로직은,
    상기 제2 펄스 신호 및 상기 지연 신호의 위상차가 없으면, 동기 신호를 생성하고, 상기 동기 신호 및 상기 선택값을 외부 회로로 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 제1 항에 있어서, 상기 전처리 회로는,
    상기 클럭 신호를 기초로 제1 프리 펄스 신호 및 제2 프리 펄스 신호를 생성하는 전처리 제어기; 및
    상기 클럭 신호에 동기하여, 상기 제1 프리 펄스 신호를 상기 제1 펄스 신호로서 출력하고 상기 제2 프리 펄스 신호를 상기 제2 펄스 신호로서 출력하는 펄스 생성기를 포함하는 것을 특징으로 하는 지연 동기 루프 회로.
  10. 제9 항에 있어서, 상기 펄스 생성기는,
    반 클럭 인에이블 신호에 응답하여, 상기 클럭 신호의 상보 클럭 신호에 동기하여 상기 제2 프리 펄스 신호를 상기 제2 펄스 신호로서 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
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