KR20090107256A - 듀티 사이클 보정 회로 - Google Patents

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Abstract

듀티 사이클 보정 회로(Duty cycle correction circuit)가 개시된다. 상기 듀티 사이클 보정 회로는 플립플롭, 상기 플립플롭의 입력단과 출력단 사이에 연결되고, 상기 플립플롭의 출력 신호를 반전하여 출력하는 피드백부 및 상기 피드백부의 출력 신호에 응답하여, 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하여 상기 플립플롭으로 출력하는 선택부를 구비하고, 상기 제 1 클럭 신호는 상기 제 2 클럭 신호와 반주기의 위상차를 가지는 신호인 것을 특징으로 한다. 상기 듀티 사이클 보정 회로는 반주기의 위상차를 가지는 클럭 신호들 및 간단한 디지털 회로를 이용하여 초기 조건에 무관하게 듀티 비(duty ratio)를 50:50으로 보정할 수 있는 장점이 있다.

Description

듀티 사이클 보정 회로{Duty cycle correction circuit}
본 발명은 듀티 사이클(Duty cycle) 보정에 관한 것으로, 특히 간단한 구성을 가지면서 듀티 비(duty ratio)를 50:50으로 보정할 수 있는 듀티 사이클 보정 회로(Duty cycle correction circuit)에 관한 것이다.
A/D 컨버터(Analog to Digital Convertor)와 DDR(Double Data Rate) SDRAM과 같은 고속으로 동작하는 장치들은 클럭(clock)의 상승 에지(rising edge)뿐만 아니라 하강 에지(falling edge)도 동시에 사용하는 것이 일반적이다. 상승 에지 및 하강 에지가 모두 사용되는 클럭의 경우 시스템의 설계 마진(margin)을 위하여 50:50의 듀티비(duty rate)를 유지하는 것이 중요하다. 또한, 시스템의 필요에 따라 다른 듀티비를 필요로 하는 경우도 있으므로, 설계자가 원하는 듀티비를 유지하는 것 역시 필요하다.
따라서, DRAM 및 여러 인터페이스 시스템 등에서 듀티 사이클 보정 회로(duty cycle correction circuit)를 이용하여 듀티 비를 50:50으로 보정한다. 종래의 듀티 사이클 보정 회로는 수신된 하나의 입력 클럭을 아날로그 방식으로 교정하였다. 따라서, 종래의 듀티 사이클 보정 회로를 이용하는 경우, 아날로그 방식을 이용하므로 복잡하고, 다중 위상 클럭(multiphase clock)을 이용하는 시스템에서는 모든 다중 위상의 개수와 동일한 개수의 듀티 사이클 보정 회로가 필요하게 되는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 간단한 디지털 회로를 이용하여 듀티 비(duty ratio)를 50:50으로 보정할 수 있는 듀티 사이클 보정 회로(Duty cycle correction circuit)를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 듀티 사이클 보정 회로는 플립플롭, 상기 플립플롭의 입력단과 출력단 사이에 연결되고, 상기 플립플롭의 출력 신호를 반전하여 출력하는 피드백부 및 상기 피드백부의 출력 신호에 응답하여, 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하여 상기 플립플롭으로 출력하는 선택부를 구비하고, 상기 제 1 클럭 신호는 상기 제 2 클럭 신호와 반주기의 위상차를 가지는 신호인 것을 특징으로 한다.
상기 선택부는 상기 피드백부의 출력 신호가 제 1 논리 상태인 경우 상기 제 1 클럭 신호를 출력하고, 상기 피드백부의 출력 신호가 제 2 논리 상태인 경우 상기 제 2 클럭 신호를 출력하는 것이 바람직하다.
상기 듀티 사이클 보정 회로는 기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터 및 상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 발진기를 더 구비할 수 있다.
상기 전압 제어 발진기는 위상이 상이한 복수의 클럭 신호들을 출력하고, 상 기 제 1 클럭 신호 및 제 2 클럭 신호는 상기 전압 제어 발진기에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것이 바람직하다.
상기 듀티 사이클 보정 회로는 기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터 및 상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 지연 회로를 더 구비할 수 있다.
상기 전압 제어 지연 회로는 위상이 상이한 복수의 클럭 신호들을 출력하고, 상기 제 1 클럭 신호 및 제 2 클럭 신호는 상기 전압 제어 지연 회로에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것이 바람직하다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 듀티 보정 회로는 플립플롭, 상기 플립플롭의 입력단과 출력단 사이에 연결되고, 상기 플립플롭의 출력 신호를 반전하여 출력하는 피드백부, 상기 피드백부의 출력 신호에 응답하여, 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하여 상기 플립플롭으로 출력하는 선택부, 상기 플립플롭의 출력 신호를 반전하여 출력하는 제 1 반전부, 상기 플립플롭의 입력 신호와 출력 신호 사이의 지연 정도만큼 상기 제 1 반전부의 출력 신호를 지연하여 출력하는 지연부 및 상기 지연부의 출력신호를 반전하여 출력하는 제 2 반전부를 구비하고, 상기 제 1 클럭 신호는 상기 제 2 클럭 신호와 반주기의 위상차를 가지는 신호인 것을 특징으로 한다.
상기 듀티 사이클 보정 회로는 기준 클럭 신호 및 내부 클럭 신호를 비교하 여 위상차를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터 및 상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 발진기를 더 구비하는 것이 바람직하다.
상기 전압 제어 발진기는 위상이 상이한 복수의 클럭 신호들을 출력하고, 상기 제 1 클럭 신호 및 제 2 클럭 신호는 상기 전압 제어 발진기에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것이 바람직하다.
상기 듀티 사이클 보정 회로는 기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터 및 상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 지연 회로를 더 구비하는 것이 바람직하다.
상기 전압 제어 지연 회로는 위상이 상이한 복수의 클럭 신호들을 출력하고, 상기 제 1 클럭 신호 및 제 2 클럭 신호는 상기 전압 제어 지연 회로에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것이 바람직하다.
본 발명에 따른 듀티 사이클 보정 회로(Duty cycle correction circuit)는 반주기의 위상차를 가지는 클럭 신호들 및 간단한 디지털 회로를 이용하여 초기 조건에 무관하게 듀티 비(duty ratio)를 50:50으로 보정할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 듀티 사이클 보정 회로(Duty cycle correction circuit)(100)의 블록도이다.
도 1을 참조하면, 듀티 사이클 보정 회로(100)는 플립플롭(110), 피드백부(120) 및 선택부(130)를 구비할 수 있다. 피드백부(120)는 플립플롭(110)의 입력단과 출력단 사이에 연결되고, 플립플롭(110)의 출력단(Q)으로 출력되는 신호를 반전하여 플립플롭(110)의 입력단(D)으로 전송한다. 피드백부(120)는 인버터(INV)로 구현할 수 있다. 다만, 도 1에서는 별도의 인버터(INV)를 이용하여 플립플롭(110)의 출력 신호를 반전하고 있으나, 반전 출력 신호를 출력하는 플립플롭(110)의 반전 출력단을 직접 플립플롭(110)의 입력단(D)과 연결하여도 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사항이다. 즉, 플립플롭(110)의 입력단(D)으로 플립플롭(110)의 출력 신호(OUT)가 반전된 신호가 입력된다면 본 발명과 동일한 효과를 얻을 수 있다.
선택부(130)는 플립플롭(110)의 출력신호가 반전된 신호, 즉, 피드백부(120)의 출력신호(n1)에 응답하여 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2) 중 하 나를 선택하여 플립플롭(130)으로 출력한다. 예를 들어, 피드백부(120)의 출력신호(n1)가 제 1 논리 상태인 경우 선택부(130)는 제 1 클럭 신호(CLK1)를 출력하고, 피드백부(120)의 출력신호(n1)가 제 2 논리 상태인 경우 선택부(130)는 제 2 클럭 신호(CLK2)를 출력할 수 있다. 또한, 반대로, 피드백부(120)의 출력신호(n1)가 제 1 논리 상태인 경우 선택부(130)는 제 2 클럭 신호(CLK2)를 출력하고, 피드백부(120)의 출력신호(n1)가 제 2 논리 상태인 경우 선택부(130)는 제 1 클럭 신호(CLK1)를 출력하는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 이하에서, 제 1 논리 상태는 논리 하이 상태를 의미하고, 제 2 논리 상태는 논리 로우 상태를 의미한다. 다만, 반대로 제 1 논리 상태가 논리 로우 상태를 의미하고, 제 2 논리 상태가 논리 하이 상태를 의미하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는 반주기의 위상차, 즉 180ㅀ의 위상차를 가지는 것이 바람직하다. 선택부(130)는 먹스(MUX)로 구현할 수 있다.
도 2는 도 1의 듀티 사이클 보정 회로(100)의 동작을 설명하기 위한 파형도이다.
이하에서는, 피드백부(120)의 출력신호(n1)가 제 1 논리 상태인 경우 선택부(130)는 제 1 클럭 신호(CLK1)를 출력하고, 피드백부(120)의 출력신호(n1)가 제 2 논리 상태인 경우 선택부(130)는 제 2 클럭 신호(CLK2)를 출력하는 것으로 가정한다. 다만, 앞서 설명한 바와 같이 반대의 경우에도 본 발명과 동일한 효과를 얻을 수 있다.
도 1 및 도 2를 참조하면, t1 시점 이전까지는 피드백부(120)의 출력 신호(n1)가 제 1 논리 상태이므로 선택부(130)는 제 1 클럭 신호(CLK1)를 출력한다. t1 시점 이전까지 제 1 클럭 신호(CLK1)는 제 2 논리 상태이므로 선택부(130)의 출력 신호(n2)는 제 2 논리 상태이다.
t1 시점에서 제 1 클럭 신호(CLK1)가 제 2 논리 상태에서 제 1 논리 상태로 변경되므로, 플립플롭(110)은 제 1 논리 상태의 입력 신호(n1)를 출력단(Q)을 통하여 출력한다. 그러므로, 플립플롭(110)의 출력 신호(OUT)는 t2 시점에서 제 2 논리 상태에서 제 1 논리 상태로 변경된다. t1과 t2 사이의 시간은 플립플롭(110)의 입력 신호(n1)가 플립플롭(110)을 통과하는 동안 지연되는 시간이다. 플립플롭(110)의 출력 신호(OUT)가 제 1 논리 상태가 되었으므로, t3 시점에서 피드백부(120)의 출력신호(n1)는 제 2 논리 상태로 변경된다. t2 시점과 t3 시점 사이의 시간은 플립플롭(110)의 출력 신호(OUT)가 피드백부(120)를 통과하는 동안 지연되는 시간이다. 선택부(130)는 제 2 논리 상태인 피드백부(120)의 출력 신호(n1)에 응답하여 동작하므로, 선택부(130)는 제 2 클럭 신호(CLK2)를 출력한다. 이 경우 제 2 클럭 신호(CLK2)는 제 2 논리 상태이므로, 선택부(130)의 출력 신호(n2)는 t4 시점에서 제 2 논리 상태로 변경된다. 그러므로, 플립플롭(110)은 이전에 출력하던 제 1 논리 상태의 출력 신호(OUT)를 계속하여 출력한다. t3 시점과 t4 시점 사이의 시간은 피드백부(120)의 출력 신호(n1)에 응답하여 선택부(130)가 동작하는 동안 지연되는 시간이다.
이후, t5 시점에서 제 2 클럭 신호(CLK2)가 제 2 논리 상태에서 제 1 논리 상태로 변경되므로, 플립플롭(110)은 제 2 논리 상태의 입력 신호(n1)를 출력단(Q)을 통하여 출력한다. 그러므로, 플립플롭(110)의 출력 신호(OUT)는 t6 시점에서 제 1 논리 상태에서 제 2 논리 상태로 변경된다. t5와 t6 사이의 시간은 플립플롭(110)의 입력 신호(n1)가 플립플롭(110)을 통과하는 동안 지연되는 시간이다. 플립플롭(110)의 출력 신호(OUT)가 제 2 논리 상태가 되었으므로, t7 시점에서 피드백부(120)의 출력신호(n1)는 제 1 논리 상태로 변경된다. t6 시점과 t7 시점 사이의 시간은 플립플롭(110)의 출력 신호(OUT)가 피드백부(120)를 통과하는 동안 지연되는 시간이다. 선택부(130)는 제 1 논리 상태인 피드백부(120)의 출력 신호(n1)에 응답하여 동작하므로, 선택부(130)는 제 1 클럭 신호(CLK1)를 출력한다. 이 경우 제 1 클럭 신호(CLK1)는 제 2 논리 상태이므로, 선택부(130)의 출력 신호(n2)는 t8 시점에서 제 2 논리 상태로 변경된다. 그러므로, 플립플롭(110)은 이전에 출력하던 제 2 논리 상태의 출력 신호(OUT)를 계속하여 출력한다. t7 시점과 t8 시점 사이의 시간은 피드백부(120)의 출력 신호(n1)에 응답하여 선택부(130)가 동작하는 동안 지연되는 시간이다.
도 1의 실시예에 따라 듀티 사이클을 보정하는 경우, 플립플롭(110)의 출력 신호(OUT)는 제 1 클럭 신호(CLK1)의 상승 에지(rising edge)에 동기되어 제 2 논리 상태에서 제 1 논리 상태로 변경되고, 제 2 클럭 신호(CLK2)의 상승 에지(rising edge)에 동기되어 제 1 논리 상태에서 제 2 논리 상태로 변경된다. 도 2에서 t1 시점에서 t9 시점까지가 한주기(T)이고, 제 1 클럭 신호(CLK1)의 상승 에지인 t1 시점에서 제 2 클럭 신호(CLK2)의 상승 에지인 t5 시점까지가 반주기(T/2) 이다. 즉, 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)는 반주기의 위상차를 가지므로, 출력 신호(OUT)는 반주기 동안 동일한 논리 상태를 유지하게 된다. 따라서, 듀티 사이클 보정 회로(100)는 제 1 클럭 신호(CLK1)의 상승에지 및 제 2 클럭 신호(CLK2)의 상승에지를 이용함으로서 50:50의 듀티비(duty ratio)로 보정된 출력 신호(OUT)를 출력할 수 있다. 또한, 본 발명의 실시예에 따를 경우, 초기 조건에 무관하게 듀비 사이클을 보정할 수 있다. 즉, 플립플롭(110)을 리셋하지 않아도 반주기의 위상차를 가지는 클럭 신호들(CLK1, CLK2)을 수신하여 상기와 같이 동작함으로서 듀티 사이클을 보정할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로(Duty cycle correction circuit)(300)의 블록도이다.
도 1 및 도 3을 참조하면, 듀티 사이클 보정 회로(300)는 플립플롭(310), 피드백부(320) 및 선택부(330), 제 1 반전부(340), 지연부(350) 및 제 2 반전부(360)를 구비할 수 있다.
플립플롭(310), 피드백부(320) 및 선택부(330)는 도 1의 플립플롭(110), 피드백부(120) 및 선택부(130)와 구성 및 동작이 유사하므로 이하에서 상세한 설명은 생략한다. 제 1 반전부(340)는 플립플롭(310)의 출력 신호를 반전하여 출력한다. 제 1 반전부(340)는 인버터(INV_1)로 구현할 수 있다. 지연부(350)는 제 1 반전부(340)의 출력 신호를 지연하여 출력한다. 지연부(350)는 플립플롭(310)과 동일한 정도로 입력 신호를 지연하여 출력한다. 즉, 지연부(350)의 지연 정도는 플립플롭(310)의 입력 신호와 출력 신호 사이의 지연 정도와 동일한 것이 바람직하다. 지 연부(350)는 플립플롭(310)과 동일한 구성을 가지면서 클럭 신호에 무관하게 입력 신호를 출력하는 구성을 가질 수 있다. 또한, 지연부(350)는 복수의 인버터를 직렬로 연결한 인버터 체인을 이용하여 입력 신호를 지연하여 출력할 수도 있다. 제 2 반전부(360)는 지연부(350)의 출력 신호를 반전하여 출력 신호(OUT)로서 출력한다. 제 2 반전부(360)는 인버터(INV_2)로 구현할 수 있다.
도 1에서 설명한 바와 같이, 상기 반전 출력 신호를 이용하는 경우, 피드백부(320) 및 제 1 반전부(340)는 생략될 수 있다. 또한, 피드백부(320) 및 제 1 반전부(340)를 병합하여, 하나의 인버터를 이용함으로서 구현할 수도 있다. 즉, 플립플롭(310)의 입력 신호(n1) 및 지연부(350)의 입력 신호는 플립플롭(310)의 출력 신호가 반전된 신호이므로, 하나의 인버터를 이용하여 플립플롭(310)의 출력 신호를 반전한 후 상기 반전된 신호를 플립플롭(310) 및 지연부(350)로 출력함으로서 본 발명과 동일한 효과를 얻을 수 있다.
도 4는 도 3의 듀티 사이클 보정 회로(300)의 동작을 설명하기 위한 파형도이다.
이하에서는, 도 2와 마찬가지로 피드백부(320)의 출력신호(n1)가 제 1 논리 상태인 경우 선택부(330)는 제 1 클럭 신호(CLK1)를 출력하고, 피드백부(320)의 출력신호(n1)가 제 2 논리 상태인 경우 선택부(330)는 제 2 클럭 신호(CLK2)를 출력하는 것으로 가정한다. 다만, 앞서 설명한 바와 같이 반대의 경우에도 본 발명과 동일한 효과를 얻을 수 있다.
도 3 및 도 4를 참조하면, t1' 시점 이전까지는 피드백부(320)의 출력 신 호(n1)가 제 1 논리 상태이므로 선택부(330)는 제 1 클럭 신호(CLK1)를 출력한다. t1' 시점 이전까지 제 1 클럭 신호(CLK1)는 제 2 논리 상태이므로 선택부(330)의 출력 신호(n2)는 제 2 논리 상태이다. t1' 시점에서 제 1 클럭 신호(CLK1)가 제 2 논리 상태에서 제 1 논리 상태로 변경되므로, 플립플롭(310)은 제 1 논리 상태의 입력 신호(n1)를 출력단(Q)을 통하여 출력한다. 그러므로, 플립플롭(310)의 출력 신호(n3)는 t2' 시점에서 제 2 논리 상태에서 제 1 논리 상태로 변경된다. t1'와 t2' 사이의 시간은 플립플롭(310)의 입력 신호(n1)가 플립플롭(310)을 통과하는 동안 지연되는 시간이다.
t2' 시점 이후에 플립플롭(310)의 출력 신호(n3)는 제 1 반전부(340)를 통하여 반전되고, 지연부(350)는 제 1 반전부(340)의 출력 신호를 지연하며, 제 2 반전부(360)는 지연부(350)의 출력 신호를 반전하여 출력 신호(OUT)로서 출력한다. 그러므로, 출력 신호(OUT)는 t5' 시점에서 제 2 논리 상태에서 제 1 논리 상태로 변경된다. t2'와 t5' 사이의 시간은 플립플롭(310)의 출력 신호(n3)가 제 1 반전부(340), 지연부(350) 및 제 2 반전부(350)를 통과하는 동안 지연되는 시간이다.
플립플롭(310)의 출력 신호(n3)가 제 1 논리 상태가 되었으므로, t2' 시점에서 피드백부(320)의 출력신호(n1)는 제 2 논리 상태로 변경된다. t2' 시점과 t3' 시점 사이의 시간은 플립플롭(310)의 출력 신호가 피드백부(320)를 통과하는 동안 지연되는 시간이다. 선택부(330)는 제 2 논리 상태인 피드백부(320)의 출력 신호(n1)에 응답하여 동작하므로, 선택부(330)는 제 2 클럭 신호(CLK2)를 출력한다. 이 경우 제 2 클럭 신호(CLK2)는 제 2 논리 상태이므로, 선택부(330)의 출력 신 호(n2)는 t4' 시점에서 제 2 논리 상태로 변경된다. 따라서, 플립플롭(310)은 이전에 출력하던 제 1 논리 상태의 출력 신호를 계속 출력하므로, 출력 신호(OUT)는 계속하여 제 1 논리 상태이다. t3' 시점과 t4' 시점 사이의 시간은 피드백부(320)의 출력 신호(n1)에 응답하여 선택부(330)가 동작하는 동안 지연되는 시간이다.
이후, t6' 시점에서 제 2 클럭 신호(CLK2)가 제 2 논리 상태에서 제 1 논리 상태로 변경되므로, 플립플롭(310)은 제 2 논리 상태의 입력 신호(n1)를 출력단(Q)을 통하여 출력한다. 그러므로, 플립플롭(310)의 출력 신호(n3)는 t7' 시점에서 제 1 논리 상태에서 제 2 논리 상태로 변경된다. t6'와 t7' 사이의 시간은 플립플롭(310)의 입력 신호(n1)가 플립플롭(310)을 통과하는 동안 지연되는 시간이다.
t7' 시점 이후에 플립플롭(310)의 출력 신호(n3)는 제 1 반전부(340)를 통하여 반전되고, 지연부(350)는 제 1 반전부(340)의 출력 신호를 지연하며, 제 2 반전부(360)는 지연부(350)의 출력 신호를 반전하여 출력 신호(OUT)로서 출력한다. 그러므로, 출력 신호(OUT)는 t10' 시점에서 제 1 논리 상태에서 제 2 논리 상태로 변경된다. t7'와 t10' 사이의 시간은 플립플롭(310)의 출력 신호(n3)가 제 1 반전부(340), 지연부(350) 및 제 2 반전부(350)를 통과하는 동안 지연되는 시간이다.
플립플롭(310)의 출력 신호(n3)가 제 2 논리 상태가 되었으므로, t7' 시점에서 피드백부(320)의 출력신호(n1)는 제 1 논리 상태로 변경된다. t6' 시점과 t7' 시점 사이의 시간은 플립플롭(310)의 출력 신호가 피드백부(320)를 통과하는 동안 지연되는 시간이다. 선택부(330)는 제 1 논리 상태인 피드백부(320)의 출력 신호(n1)에 응답하여 동작하므로, 선택부(330)는 제 1 클럭 신호(CLK1)를 출력한다. 이 경우 제 1 클럭 신호(CLK1)는 제 2 논리 상태이므로, 선택부(330)의 출력 신호(n2)는 t9' 시점에서 제 2 논리 상태로 변경된다. 따라서, 플립플롭(310)은 이전에 출력하던 제 2 논리 상태의 출력 신호를 계속 출력하므로, 출력 신호(OUT)는 계속하여 제 2 논리 상태이다. t8' 시점과 t9' 시점 사이의 시간은 피드백부(320)의 출력 신호(n1)에 응답하여 선택부(330)가 동작하는 동안 지연되는 시간이다.
도 3의 실시예에 따라 듀티 사이클을 보정하는 경우 고속 동작을 하는 경우에도 정확하게 50:50의 듀티비를 보정할 수 있다. 도 1의 실시예의 경우, 도 1 및 도 2를 참조하면, t1 시점과 t2 시점사이의 시간은 제 1 논리 상태의 입력 신호(n1)가 플립플롭(110)의 통과하면서 지연되는 시간이고, t9 시점과 t10 시점사이의 시간은 제 2 논리 상태의 입력 신호(n1)가 플립플롭(110)의 통과하면서 지연되는 시간이다. 이 경우, t1 시점과 t2 시점 사이의 시간과 t5 시점과 t6 시점 사이의 시간은 동일하지 않은 경우가 있다.
도 3의 실시예의 경우, 도 3 및 도 4를 참조하면, t1' 시점과 t2' 시점 사이의 시간은 제 1 논리 상태의 입력 신호(n1)가 플립플롭(310)을 통과하면서 지연되는 시간이고, t2' 시점과 t5' 시점 사이의 시간은 제 1 논리 상태의 플립플롭(310)의 출력 신호(n3)가 제 1 반전부(340), 지연부(350) 및 제 2 반전부(360)를 통과하면서 지연되는 시간이다. 즉, t1' 시점에서 t5' 시점 사이의 시간은 제 1 논리 상태의 입력 신호(n1)가 플립플롭(310)과 제 1 반전부(340)를 통과하면서 지연되는 시간 및 제 2 논리 상태의 신호(제 1 반전부(340)의 출력 신호)가 지연부(350)와 제 2 반전부(360)를 통과하면서 지연되는 시간을 합한 시간이 된다.
t6' 시점과 t7' 시점 사이의 시간은 제 2 논리 상태의 입력 신호(n1)가 플립플롭(310)을 통과하면서 지연되는 시간이고, t7' 시점과 t10' 시점 사이의 시간은 제 2 논리 상태의 플립플롭(310)의 출력 신호(n3)가 제 1 반전부(340), 지연부(350) 및 제 2 반전부(360)를 통과하면서 지연되는 시간이다. 즉, t6' 시점에서 t10' 시점 사이의 시간은 제 2 논리 상태의 입력 신호(n1)가 플립플롭(310)과 제 1 반전부(340)를 통과하면서 지연되는 시간 및 제 1 논리 상태의 신호(제 1 반전부(340)의 출력 신호)가 지연부(350)와 제 2 반전부(360)를 통과하면서 지연되는 시간을 합한 시간이 된다.
따라서, t1' 시점에서 t5' 시점 사이의 시간은 t6' 시점에서 t10' 시점 사이의 시간과 동일하게 된다. 제 1 논리 상태의 신호가 플립플롭(310)을 통과하면서 지연되는 시간과 제 1 논리 상태의 신호가 지연부(360)를 통과하면서 지연되는 시간이 동일하고, 제 2 논리 상태의 신호가 플립플롭(310)을 통과하면서 지연되는 시간과 제 2 논리 상태의 신호가 지연부(360)를 통과하면서 지연되는 시간이 동일하기 때문이다. 마찬가지로, t11' 시점부터 t12' 시점 사이의 시간은 t13' 시점부터 t14' 시점 사이의 시간과 동일하다. 따라서, 도 3의 실시예에서는 플립플롭(310)에 의한 지연 정도까지 고려함으로서 고속 동작을 하는 경우에도 정확하게 50:50의 듀티비를 보정할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로(500)의 블록도이다.
도 1 내지 도 5를 참조하면, 듀티 사이클 보정 회로(500)는 다중 위상 클럭 을 출력하는 위상 동기 루프 회로(PLL : Phase Locked Loop)를 이용하여 구현할 수 있다. 듀티 사이클 보정 회로(500)는 위상 주파수 검출기(PFD : Phase Frequency Detector), 차지 펌프(Charge Pump) 및 루프 필터(Loop Filter)(CP/LF), 전압 제어 발진기(VCO : Voltage Controlled Oscillator) 및 듀티 사이클 보정부(DCC)를 구비할 수 있다.
위상 주파수 검출기(PFD)는 기준 클럭 신호(CLK_REF) 및 내부 클럭 신호(CLK_VCO)를 비교해서 그 위상차를 검출하여 출력하고, 전하 펌프 및 루프 필터(CP/LF)는 위상 주파수 검출기(PFD)의 출력 신호에 응답하여 전압 신호를 출력한다. 전압 제어 발진기(VCO)는 상기 전압 신호에 응답하여 위상이 조절된 내부 클럭 신호를 출력한다. 또한, 전압 제어 발진기(VCO)는 위상이 상이한 복수의 클럭 신호들, 즉, 다중 위상 클럭(multiphase clock)(CLK_1, CLK_2, CLK_3, CLK4)을 출력한다. 도 5에서는 전압 제어 발진기(VCO)가 4개의 위상이 상이한 클럭 신호들(CLK_1, CLK_2, CLK_3, CLK4)을 출력하는 경우에 대하여 설명하고 있으나, 본 발명이 이에 한정되지 않음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
듀티 사이클 보정부(DCC)는 도 1 또는 도 3의 듀티 사이클 보정 회로(100, 300)와 동일하게 구현할 수 있다. 그러므로, 이하에서 듀티 사이클 보정부(DCC)의 상세한 설명은 생략한다. 듀티 사이클 보정부(DCC)는 전압 제어 발진기(VCO)에서 출력하는 클럭 신호들(CLK_1, CLK_2, CLK_3, CLK4) 중 반주기의 위상차를 가지는 두개의 클럭 신호를 이용한다. 예를 들어, 클럭 신호들(CLK_1, CLK_2)이 반 주기의 위상차를 가지고, 클럭 신호들(CLK_3, CLK4)이 반주기의 위상차를 가진다고 하자. 이 경우, 도 1 또는 도 3의 제 1 클럭 신호(CLK1) 대신 전압 제어 발진기(VCO)에서 출력하는 클럭 신호(CLK_1)를 이용하는 경우, 전압 제어 발진기(VCO)에서 출력하는 클럭 신호(CLK_2)를 제 2 클럭 신호(CLK2) 대신 이용할 수 있다. 마찬가지로, 도 1 또는 도 3의 제 1 클럭 신호(CLK1)를 전압 제어 발진기(VCO)에서 출력하는 클럭 신호(CLK_3)를 이용하는 경우, 제 2 클럭 신호(CLK2)는 전압 제어 발진기(VCO)에서 출력하는 클럭 신호(CLK_4)를 이용할 수 있다.
따라서, 본 발명의 실시예에 의할 경우, 종래의 위상 동기 루프 회로(PLL)와 같이 분주기(divider)를 이용하여 듀티비를 보정함이 없이, 도 1 또는 도 3의 실시예에 따른 듀티 사이클 보정 회로(100, 300)를 이용하여 듀티비를 50:50으로 보정할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로(600)의 블록도이다.
도 1 내지 도 6을 참조하면, 듀티 사이클 보정 회로(600)는 다중 위상 클럭을 출력하는 지연 동기 루프 회로(DLL : Delay Locked Loop)를 이용하여 구현할 수 있다. 듀티 사이클 보정 회로(600)는 도 5의 듀티 사이클 보정 회로(500)에서 전압 제어 발진기(VCO) 대신에 전압 제어 지연 회로(VCDL : Voltage Controlled Delay Line)구비하고 있다는 점을 제외하고는 도 5의 듀티 사이클 보정 회로(500)와 동일하다. 즉, 전압 제어 지연 회로(VCDL)에서도 전압 제어 발진기(VCO)와 마찬가지로 위상이 상이한 복수의 클럭 신호들, 즉, 다중 위상 클럭(multiphase clock)(CLK_1, CLK_2, CLK_3, CLK4)을 출력하므로 듀티비를 보정하는 구체적인 동작은 유사하다. 그러므로, 이하에서 상세한 설명은 생략한다. 도 5와 마찬가지로 도 6에서도 전압 제어 지연 회로(VCDL)가 4개의 위상이 상이한 클럭 신호들(CLK_1, CLK_2, CLK_3, CLK4)을 출력하는 경우에 대하여 설명하고 있으나, 본 발명이 이에 한정되지 않음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 듀티 사이클 보정 회로(Duty cycle correction circuit)의 블록도이다.
도 2는 도 1의 듀티 사이클 보정 회로의 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로의 블록도이다.
도 4는 도 3의 듀티 사이클 보정 회로의 동작을 설명하기 위한 파형도이다.
도 5는 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로의 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로의 블록도이다.

Claims (16)

  1. 플립플롭;
    상기 플립플롭의 입력단과 출력단 사이에 연결되고, 상기 플립플롭의 출력 신호를 반전하여 출력하는 피드백부; 및
    상기 피드백부의 출력 신호에 응답하여, 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하여 상기 플립플롭으로 출력하는 선택부를 구비하고,
    상기 제 1 클럭 신호는,
    상기 제 2 클럭 신호와 반주기의 위상차를 가지는 신호인 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서, 상기 선택부는,
    상기 피드백부의 출력 신호가 제 1 논리 상태인 경우 상기 제 1 클럭 신호를 출력하고, 상기 피드백부의 출력 신호가 제 2 논리 상태인 경우 상기 제 2 클럭 신호를 출력하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제1항에 있어서, 상기 피드백부는,
    인버터인 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제1항에 있어서, 상기 듀티 사이클 보정 회로는,
    기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터; 및
    상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 발진기를 더 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제4항에 있어서, 상기 전압 제어 발진기는,
    위상이 상이한 복수의 클럭 신호들을 출력하고,
    상기 제 1 클럭 신호 및 제 2 클럭 신호는,
    상기 전압 제어 발진기에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제1항에 있어서, 상기 듀티 사이클 보정 회로는,
    기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터; 및
    상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 지연 회로를 더 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제6항에 있어서, 상기 전압 제어 지연 회로는,
    위상이 상이한 복수의 클럭 신호들을 출력하고,
    상기 제 1 클럭 신호 및 제 2 클럭 신호는,
    상기 전압 제어 지연 회로에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 플립플롭;
    상기 플립플롭의 입력단과 출력단 사이에 연결되고, 상기 플립플롭의 출력 신호를 반전하여 출력하는 피드백부;
    상기 피드백부의 출력 신호에 응답하여, 제 1 클럭 신호 및 제 2 클럭 신호 중 하나를 선택하여 상기 플립플롭으로 출력하는 선택부;
    상기 플립플롭의 출력 신호를 반전하여 출력하는 제 1 반전부;
    상기 플립플롭의 입력 신호와 출력 신호 사이의 지연 정도만큼 상기 제 1 반전부의 출력 신호를 지연하여 출력하는 지연부; 및
    상기 지연부의 출력신호를 반전하여 출력하는 제 2 반전부를 구비하고,
    상기 제 1 클럭 신호는,
    상기 제 2 클럭 신호와 반주기의 위상차를 가지는 신호인 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제1항에 있어서, 상기 선택부는,
    상기 피드백부의 출력 신호가 제 1 논리 상태인 경우 상기 제 1 클럭 신호를 출력하고, 상기 피드백부의 출력 신호가 제 2 논리 상태인 경우 상기 제 2 클럭 신호를 출력하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 제1항에 있어서, 상기 피드백부는,
    인버터인 것을 특징으로 하는 듀티 사이클 보정 회로.
  11. 제1항에 있어서, 상기 제 1 반전부 및 제 2 반전부는,
    인버터인 것을 특징으로 하는 듀티 사이클 보정 회로.
  12. 제1항에 있어서, 상기 지연부는,
    인버터 체인인 것을 특징으로 하는 듀티 사이클 보정 회로.
  13. 제1항에 있어서, 상기 듀티 사이클 보정 회로는,
    기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터; 및
    상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 발진 기를 더 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  14. 제13항에 있어서, 상기 전압 제어 발진기는,
    위상이 상이한 복수의 클럭 신호들을 출력하고,
    상기 제 1 클럭 신호 및 제 2 클럭 신호는,
    상기 전압 제어 발진기에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것을 특징으로 하는 듀티 사이클 보정 회로.
  15. 제1항에 있어서, 상기 듀티 사이클 보정 회로는,
    기준 클럭 신호 및 내부 클럭 신호를 비교하여 위상차를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전압 신호를 출력하는 차지 펌프 및 루프 필터; 및
    상기 전압 신호에 응답하여 상기 내부 클럭 신호를 출력하는 전압 제어 지연 회로를 더 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  16. 제15항에 있어서, 상기 전압 제어 지연 회로는,
    위상이 상이한 복수의 클럭 신호들을 출력하고,
    상기 제 1 클럭 신호 및 제 2 클럭 신호는,
    상기 전압 제어 지연 회로에서 출력하는 클럭 신호들 중 반주기의 위상차를 가지는 클럭 신호들인 것을 특징으로 하는 듀티 사이클 보정 회로.
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