KR101046245B1 - 듀티 보정 회로 - Google Patents

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Abstract

듀티 보정 회로는 듀티 비(Duty Rate)에 따라 차동 신호들 중에서 하나를 입력 신호로서 선택하고, 상기 입력 신호와 상기 입력 신호를 상기 듀티 비에 따라 조정된 시간만큼 지연시킨 신호를 조합하여 듀티 보정 신호로서 생성하도록 구성된다.
듀티, 클럭 신호

Description

듀티 보정 회로{DUTY CORRECTION CIRCUIT}
본 발명은 반도체 회로 기술에 관한 것으로서, 특히 듀티 보정 회로에 관한 것이다.
반도체 회로 기술 예를 들어, 반도체 메모리 장치에서는 외부의 클럭 신호를 기준으로 내부 회로의 동작이 이루어진다.
클럭 신호의 듀티 비(Duty Rate)가 50% 즉, 하이 펄스 구간과 로우 펄스 구간이 폭이 일치하는 것이 이상적이다.
그러나 클럭 신호를 제공하는 기기의 동작 오류 또는 신호 전송 선로의 이상 등이 발생할 경우, 클럭 신호의 듀티 비에 오차가 발생할 수 있다.
따라서 외부에서 제공되는 클럭 신호의 듀티 비에 오차가 존재하더라도, 클럭 신호를 사용하는 기기 내부적으로 클럭 신호의 듀티 비 오차를 보상할 수 있는 기술이 요구되고 있다.
본 발명의 실시예는 듀티 비(Duty Rate)에 따라 차동 신호들 중에서 하나를 입력 신호로서 선택하고, 상기 입력 신호와 상기 입력 신호를 상기 듀티 비에 따라 조정된 시간만큼 지연시킨 신호를 조합하여 듀티 보정 신호로서 생성하도록 구성됨을 특징으로 한다.
본 발명의 다른 실시예는 선택 신호에 응답하여 차동 신호들 중에서 하나를 선택하여 입력 신호로서 출력하도록 구성된 다중화부; 시프트 제어 신호들에 따라 상기 입력 신호의 듀티를 보정하여 듀티 보정 신호를 생성하도록 구성된 듀티 보정부; 상기 듀티 보정 신호의 듀티를 검출하여 검출 신호를 생성하도록 구성된 듀티 검출부; 상기 검출 신호에 따라 상기 시프트 제어 신호들을 생성하도록 구성된 제어부; 및 상기 검출 신호에 따라 상기 선택 신호를 생성하도록 구성된 선택 신호 생성부를 구비함을 다른 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 듀티 보정 회로(100)는 다중화부(200), 듀티 보정부(300), 듀티 검출부(400), 제어부(500) 및 선택 신호 생성부(600)를 구비한다.
다중화부(200)는 선택 신호(MUXSEL)에 응답하여 클럭 신호(CK)와 클럭 바 신 호(CKB) 중에서 하나를 선택하여 입력 클럭 신호(CLKIN)로서 출력하도록 구성된다.
다중화부(200)는 예를 들어, 선택 신호(MUXSEL)가 하이 레벨인 경우 클럭 신호(CK)를 선택하여 입력 클럭 신호(CLKIN)로서 출력하고, 선택 신호(MUXSEL)가 로우 레벨인 경우 클럭 바 신호(CKB)를 선택하여 입력 클럭 신호(CLKIN)로서 출력하도록 구성할 수 있다.
이때 클럭 바 신호(CKB)는 클럭 신호(CK)와 반대의 위상을 갖는 신호이다.
듀티 보정부(300)는 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따라 입력 클럭 신호(CLKIN)의 듀티를 보정하여 듀티 보정 신호(Q0, Q180)를 생성하도록 구성된다.
이때 듀티 보정 신호(Q180)는 듀티 보정 신호(Q0)와 반대의 위상을 갖는 신호이다.
듀티 검출부(400)는 듀티 보정 신호(Q0, Q180)의 듀티를 검출하여 듀티 검출 신호(DET)를 생성하도록 구성된다.
듀티 검출부(400)는 예를 들어, 듀티 보정 신호(Q0)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우 하이 레벨의 듀티 검출 신호(DET)를 출력하고, 듀티 보정 신호(Q0)의 로우 레벨 구간이 하이 레벨 구간에 비해 긴 경우 로우 레벨의 듀티 검출 신호(DET)를 출력하도록 구성할 수 있다.
듀티 검출부(400)는 아날로그 방식 또는 디지털 방식의 일반적인 듀티 검출회로를 사용할 수 있다. 예를 들어, 아날로그 방식의 듀티 검출부는 두 입력 신호 즉, 차동 신호의 전류량 차이를 루프 필터(Loop Filter)를 통해 적분하여 검출 신 호로서 출력하도록 구성할 수 있다.
제어부(500)는 듀티 검출 신호(DET)에 따라 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)를 생성하도록 구성된다.
선택 신호 생성부(600)는 파워 업 신호(PWRUP) 및 듀티 검출 신호(DET)에 응답하여 선택 신호(MUXSEL)를 생성하도록 구성된다.
선택 신호 생성부(600)는 듀티 검출 신호(DET)의 초기값을 래치하여 선택 신호(MUXSEL)로서 출력하도록 구성된다.
도 2에 도시된 바와 같이, 듀티 보정부(300)는 지연 라인(310), 더미 회로부(320), 신호 조합부(330) 및 위상 분리부(340)를 구비한다.
지연 라인(310)은 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따라 입력 클럭 신호(CLKIN)의 지연 시간을 가변시켜 제 2 경로 신호(A2)를 생성하도록 구성된다.
지연 라인(310)은 제 1 내지 제 3 지연기(311 ~ 313), 제 1 및 제 2 다중화기(314, 315) 및 믹서(Mixer)(316)를 구비한다.
이때 시프트 제어 신호(SR<0:1>)의 논리값이 '10'인 경우, 제 1 다중화기(314)는 제 2 지연기(312)의 출력 신호를 선택하여 믹서(316)로 출력하고, 제 2 다중화기(315)는 제 1 지연기(311)의 출력 신호를 선택하여 믹서(316)로 출력한다.
한편, 시프트 제어 신호(SR<0:1>)의 논리값이 '01'인 경우, 제 1 다중화기(314)는 입력 클럭 신호(CLKIN)를 선택하여 믹서(316)로 출력하고, 제 2 다중화기(315)는 제 3 지연기(313)의 출력 신호를 선택하여 믹서(316)로 출력한다.
즉, 시프트 제어 신호(SR<0:1>)에 따라 입력 클럭 신호(CLKIN)의 지연시간이 큰 범위로 조정된다.
한편, 믹서(316)는 시프트 제어 신호(SR_FINE<0:2>)에 따라 정해진 가중치를 적용하여 제 1 다중화기(314)의 출력 신호와 제 2 다중화기(315)의 출력 신호를 혼합함으로써 입력 클럭 신호(CLKIN)의 지연시간을 미세 조정한다.
이때 믹서(316)는 시프트 제어 신호(SR_FINE<0:2>)의 논리값의 증가에 비례하여 제 2 다중화기(315)의 출력 신호에 대한 가중치를 크게 한다.
믹서(316)는 시프트 제어 신호(SR_FINE<0:2>)의 논리값이 증가함에 따라 제 2 다중화기(315)에 대한 가중치를 제 1 다중화기(314)에 대한 가중치에 비해 크게 적용하여 제 2 다중화기(315)의 출력 신호와 제 1 다중화기(314)의 출력 신호를 혼합한다.
믹서(316)는 상술한 바와 같이, 시프트 제어 신호(SR_FINE<0:2>)의 논리값이 증가함에 따라 제 2 다중화기(315)에 대한 가중치를 증가시키고, 결국, 시프트 제어 신호(SR_FINE<0:2>)의 논리값이 최대값(111)인 경우 제 2 다중화기(315)의 출력 신호에 최대의 가중치를 적용하여 출력 신호(A2)를 생성한다.
더미(Dummy) 회로부(320)는 입력 클럭 신호(CLKIN)를 지연 라인(310)의 신호 처리 지연에 해당하는 시간만큼 지연시켜 제 1 경로 신호(A1)를 생성하도록 구성된다.
더미 회로부(320)는 더미 다중화기(321) 및 더미 믹서(322)를 구비한다.
더미 다중화기(321)는 제 1 다중화기(314)와 제 2 다중화기(315)에 의한 신 호 처리 지연에 해당하는 지연 시간을 갖도록 설계되고, 더미 믹서(322)는 믹서(316)에 의한 신호 처리 지연에 해당하는 지연 시간을 갖도록 설계된다.
결국, 더미 회로부(320)는 제 1 경로 신호(A1)가 제 1 내지 제 3 지연기(311 ~ 313)에 의한 지연 시간을 제외하고, 제 2 경로 신호(A2)와 동일한 타이밍을 갖도록 하기 위하여 구성된 것이다.
신호 조합부(330)는 제 1 경로 신호(A1)와 제 2 경로 신호(A2)를 논리곱하여 조합 신호(A3)를 생성하도록 구성된다.
신호 조합부(330)는 실질적으로 제 1 경로 신호(A1)와 제 2 경로 신호(A2)를 논리곱함으로써 입력 클럭 신호(CLKIN)의 듀티가 보정된 조합 신호(A3)를 생성하도록 구성된다.
위상 분리부(340)는 조합 신호(A3)의 위상을 분리하여 듀티 보정 신호(Q0, Q180)를 생성하도록 구성된다.
이때 듀티 보정 신호(Q0)는 실질적으로 조합 신호(A3)와 동일한 위상을 가지며, 듀티 보정 신호(Q180)는 조합 신호(A3)와 반대의 위상을 가진다.
도 3에 도시된 바와 같이, 제어부(500)는 카운터(510) 및 시프트 제어신호 생성부(520)를 포함한다.
카운터(510)는 업/다운 카운터(Up/Down Counter)로서, 듀티 검출 신호(DET)에 따라 카운트 신호(C0 ~ C4)를 생성하도록 구성된다.
카운터(510)는 듀티 검출 신호(DET)에 따라 카운트 신호(C0 ~ C4)를 초기 논리값 즉, '00000'부터 카운트하여 증가 또는 감소시킨다. 즉, 듀티 검출 신호(DET) 가 하이 레벨인 경우 카운트 신호(C0 ~ C4)를 '00000', '10000', '01000', ...과 같은 순서로 증가시키고, 듀티 검출 신호(DET)가 로우 레벨인 경우 카운트 신호(C0 ~ C4)를 '01000', '10000', '00000', ...과 같은 순서로 감소시킨다.
시프트 제어신호 생성부(520)는 카운트 신호(C0 ~ C4)를 이용하여 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)를 생성하도록 구성된다.
시프트 제어신호 생성부(520)는 복수의 버퍼(BF1, BF2), 인버터(IV1), 낸드 게이트(ND1) 및 복수의 XNOR 게이트(XNOR1 ~ XNOR3)를 포함한다.
시프트 제어신호 생성부(520)는 카운트 신호(C3, C4)를 시프트 제어 신호(SR<0:1>)로서 출력하고, 카운트 신호(C0 ~ C2)를 시프트 제어 신호(SR_FINE<0:2>)로서 출력하도록 구성된다.
다만, 시프트 제어신호 생성부(520)는 시프트 제어 신호(SR<0:1>) 즉, 카운트 신호(C3, C4)의 논리값이 '10'일 때는 반전된 카운트 신호(C0 ~ C2)를 시프트 제어 신호(SR_FINE<0:2>)로서 출력하도록 구성된다.
도 2를 참조하면, 시프트 제어 신호(SR<0:1>)의 논리값이 '01'일 경우, 제 1 다중화기(314)는 제 2 지연기(312)의 출력을 선택하여 출력하고, 제 2 다중화기(315)는 제 1 지연기(311)의 출력을 선택하여 출력한다. 즉, 제 1 다중화기(314)의 출력 신호의 지연값이 제 2 다중화기(315)의 출력 신호의 지연값에 비해 크다.
한편, 시프트 제어 신호(SR<0:1>)의 논리값이 '10'인 경우를 제외하고 나머지 모든 경우는 제 2 다중화기(315)의 출력 신호의 지연값이 제 1 다중화기(314)의 출력 신호의 지연 값에 비해 크다.
즉, 믹서(316)를 통해 혼합할 때 시프트 제어 신호(SR<0:1>)의 논리값이'10'인 경우에는 다른 경우와 반대의 가중치를 적용해야 한다.
따라서 시프트 제어 신호(SR<0:1>)의 논리값이 '10'인 경우에만 카운트 신호(C0 ~ C2)를 반전시켜 시프트 제어 신호(SR_FINE<0:2>)를 생성할 수 있도록 도 3과 같이 인버터(IV1), 낸드 게이트(ND1) 및 복수의 XNOR 게이트(XNOR1 ~ XNOR3)를 이용하여 시프트 제어신호 생성부(520)를 구성한 것이다.
도 4에 도시된 바와 같이, 선택 신호 생성부(600)는 파워 업 신호(PWRUP)에 응답하여 선택 신호(MUXSEL)를 초기화 레벨 예를 들어, 하이 레벨로 래치하고, 로우 레벨의 듀티 검출 신호(DET)에 응답하여 선택 신호(MUXSEL)를 로우 레벨로 천이시켜 래치하도록 구성된다.
선택 신호 생성부(600)는 제 1 및 제 2 트랜지스터(M1, M2) 및 제 1 및 제 2 인버터(IV1, IV2)로 이루어진 래치(601)로 구성할 수 있다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
먼저, 클럭 신호(CK)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우의 본 발명의 실시예의 동작을 도 5를 참조하여 설명하면 다음과 같다.
선택 신호(MUXSEL)는 본 발명의 실시예에 따른 듀티 보정 회로(100)가 적용된 반도체 장치의 초기화 관련 신호 예를 들어, 반도체 메모리의 파워 업 신호(PWRUP)에 의해 하이 레벨로 초기화된 상태이다.
다중화부(200)는 하이 레벨의 선택 신호(MUXSEL)에 따라 클럭 신호(CK)를 선택하여 입력 클럭 신호(CLKIN)로서 듀티 보정부(300)에 제공한다.
듀티 보정부(300)는 제 1 경로 신호(A1)와 초기의 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따른 지연 시간만큼 지연된 제 2 경로 신호(A2)를 논리곱하고 위상 분리하여 듀티 보정 신호(Q0, Q180)를 생성한다.
듀티 검출부(400)는 듀티 보정 신호(Q0, Q180)의 하이 레벨 구간과 로우 레벨 구간의 전류량 차이에 따라 검출 신호(DET)를 출력한다.
이때 듀티 보정 신호(Q0)의 하이 레벨 구간이 로우 레벨 구간에 비해 길므로 하이 레벨의 검출 신호(DET)를 출력한다.
제어부(500)는 하이 레벨의 검출 신호(DET)에 따라 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)를 생성한다.
선택 신호 생성부(600)는 검출 신호(DET)가 하이 레벨이므로 선택 신호(MUXSEL)를 초기 레벨 즉, 하이 레벨로 유지시킨다.
한편, 시프트된 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따라 듀티 보정부(300)의 내부 지연시간은 증가하게 된다. 즉, 제 2 경로 신호(A2)의 지연시간이 증가하게 된다.
상술한 과정을 반복하여 조합 신호(A3) 및 조합 신호(A3)의 위상을 분리하여 생성한 듀티 보정 신호(Q0, Q180)의 듀티 비가 점차적으로 50%에 가까운 값으로 보정된다.
다음으로, 클럭 신호(CK)의 로우 레벨 구간이 하이 레벨 구간에 비해 긴 경우의 본 발명의 실시예의 동작을 도 6을 참조하여 설명하면 다음과 같다.
선택 신호(MUXSEL)는 본 발명의 실시예에 따른 듀티 보정 회로(100)가 적용 된 반도체 장치의 초기화 관련 신호 예를 들어, 반도체 메모리의 파워 업 신호(PWRUP)에 의해 하이 레벨로 초기화된 상태이다.
다중화부(200)는 하이 레벨의 선택 신호(MUXSEL)에 따라 클럭 신호(CK)를 선택하여 입력 클럭 신호(CLKIN)로서 듀티 보정부(300)에 제공한다.
듀티 보정부(300)는 제 1 경로 신호(A1)와 초기의 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따른 지연 시간만큼 지연된 제 2 경로 신호(A2)를 논리곱하고 위상 분리하여 듀티 보정 신호(Q0, Q180)를 생성한다.
듀티 검출부(400)는 듀티 보정 신호(Q0, Q180)의 하이 레벨 구간과 로우 레벨 구간의 전류량 차이에 따라 검출 신호(DET)를 출력한다.
이때 듀티 보정 신호(Q0)의 로우 레벨 구간이 하이 레벨 구간에 비해 길므로 로우 레벨의 검출 신호(DET)를 출력한다.
선택 신호 생성부(600)는 검출 신호(DET)가 로우 레벨이므로 선택 신호(MUXSEL)를 로우 레벨로 천이시켜 래치한다.
다중화부(200)는 로우 레벨의 선택 신호(MUXSEL)에 따라 클럭 바 신호(CKB)를 선택하여 입력 클럭 신호(CLKIN)로서 듀티 보정부(300)에 제공한다.
듀티 보정부(300)는 제 1 경로 신호(A1)와 초기의 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따른 지연 시간만큼 지연된 제 2 경로 신호(A2)를 논리곱하고 위상 분리하여 듀티 보정 신호(Q0, Q180)를 생성한다.
이때 듀티 보정 신호(Q0)는 클럭 바 신호(CKB)에 의해 생성된 것이므로 하이 레벨 구간이 로우 레벨 구간에 비해 길다. 따라서 듀티 검출부(400)는 하이 레벨의 검출 신호(DET)를 출력한다.
제어부(500)는 하이 레벨의 검출 신호(DET)에 따라 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)를 생성한다.
선택 신호 생성부(600)는 검출 신호(DET)가 하이 레벨이므로 선택 신호(MUXSEL)를 하이 레벨로 유지시킨다.
한편, 시프트된 시프트 제어 신호(SR<0:1>, SR_FINE<0:2>)에 따라 듀티 보정부(300)의 내부 지연시간은 증가하게 된다. 즉, 제 2 경로 신호(A2)의 지연시간이 증가하게 된다.
상술한 과정을 반복하여 조합 신호(A3) 및 조합 신호(A3)의 위상을 분리하여 생성한 듀티 보정 신호(Q0, Q180)의 듀티 비가 점차적으로 50%에 가까운 값으로 보정된다.
결국, 본 발명의 실시예는 클럭 신호(CK)의 하이 레벨 구간이 로우 레벨 구간에 비해 긴 경우 클럭 신호(CK)를 이용하여 듀티 보정을 수행하고, 클럭 신호(CK)의 로우 레벨 구간이 하이 레벨 구간에 비해 긴 경우 클럭 바 신호(CKB)를 이용하여 듀티 보정을 수행한다.
따라서 클럭 신호(CK)의 듀티 비에 상관없이 제 2 경로 신호(A2)의 지연값을 증가시켜 제 1 경로 신호(A1)와 논리곱하는 회로 구성만을 통해 듀티 비 보정이 가능하다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 듀티 보정 회로(101)는 제 2 다중화부(700)가 추가된 것을 제외하고는 도 1에 도시된 본 발명의 실시예에 따른 듀티 보정 회로(100)와 동일하게 구성할 수 있다.
이때 제 2 다중화부(700)는 선택 신호(MUXSEL)에 따라 듀티 보정 신호(Q0, Q180) 중에서 하나를 선택하여 최종 출력 신호(CLKOUT)로서 출력하도록 구성된다.
즉, 본 발명의 실시예에 따르면 클럭 신호(CK)의 로우 레벨 구간이 하이 레벨 구간에 긴 경우 클럭 바 신호(CKB)를 이용하여 듀티 보정 신호(Q0, Q180)를 생성하므로 듀티 보정 신호(Q0, Q180)의 위상이 원래의 클럭 신호(CK) 및 클럭 바 신호(CKB)와 반대가 된다.
따라서 선택 신호(MUXSEL)가 클럭 바 신호(CKB)를 선택하는 레벨 즉, 로우 레벨인 경우, 듀티 보정 신호(Q0, Q180) 중에서 듀티 보정 신호(Q180)를 선택하여 최종 출력 신호(CLKOUT)로서 출력한다.
결국, 클럭 신호(CK)와 동일한 위상을 갖는 듀티 보정 신호(Q180)가 최종 출력 신호(CLKOUT)로서 출력된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 듀티 보정 회로(100)의 블록도,
도 2는 도 1의 듀티 보정부(300)의 내부 구성을 나타낸 블록도,
도 3은 도 1의 제어부(500)의 회로도,
도 4는 도 1의 선택 신호 생성부(600)의 회로도,
도 5 및 도 6은 본 발명의 실시예에 따른 듀티 보정 회로(100)의 동작 타이밍도,
도 7은 본 발명의 다른 실시예에 따른 듀티 보정 회로(101)의 블록도.
<도면의 주요 부분에 대한 부호 설명>
200: 다중화부 300: 듀티 보정부
400: 듀티 검출부 500: 제어부
600: 선택 신호 생성부 700: 제 2 다중화부

Claims (12)

  1. 제 1 차동 신호의 듀티 비(Duty Rate)에 따라 상기 제 1 차동 신호와 제 2 차동 신호 중에서 하나를 입력 신호로서 선택하고, 상기 입력 신호를 상기 듀티 비에 따라 조정된 시간만큼 지연시킨 신호와 상기 입력 신호를 조합하여 듀티 보정 신호로서 생성하도록 구성된 듀티 보정 회로.
  2. 제 1 항에 있어서,
    상기 제 1 차동 신호 및 상기 제 2 차동 신호는 클럭 신호 및 상기 클럭 신호와 반대의 위상을 갖는 클럭 바 신호를 포함하는 듀티 보정 회로.
  3. 제 1 항에 있어서,
    상기 입력 신호는 상기 제 1 차동 신호와 상기 제 2 차동 신호 중에서 하이 레벨 구간의 길이가 로우 레벨 구간의 길이에 비해 긴 신호인 듀티 보정 회로.
  4. 제 1 항에 있어서,
    상기 듀티 보정 회로는
    상기 입력 신호와 상기 입력 신호를 상기 듀티 비에 따라 조정된 시간만큼 지연시킨 신호를 논리곱하여 듀티 보정 신호로서 생성하도록 구성되는 듀티 보정 회로.
  5. 선택 신호에 응답하여 차동 신호들 중에서 하나를 선택하여 입력 신호로서 출력하도록 구성된 다중화부;
    시프트 제어 신호들에 따라 상기 입력 신호의 듀티를 보정하여 듀티 보정 신호를 생성하도록 구성된 듀티 보정부;
    상기 듀티 보정 신호의 듀티를 검출하여 검출 신호를 생성하도록 구성된 듀티 검출부;
    상기 검출 신호에 따라 상기 시프트 제어 신호들을 생성하도록 구성된 제어부; 및
    상기 검출 신호에 따라 상기 선택 신호를 생성하도록 구성된 선택 신호 생성부를 구비하는 듀티 보정 회로.
  6. 제 5 항에 있어서,
    상기 듀티 보정부는
    상기 입력 신호를 상기 시프트 제어 신호들에 상응하는 시간만큼 지연시킨 신호와 상기 입력 신호를 조합하여 상기 듀티 보정 신호를 생성하도록 구성되는 듀티 보정 회로.
  7. 제 5 항에 있어서,
    상기 듀티 보정부는
    상기 입력 신호를 제 1 경로 신호로서 전송하기 위한 신호 라인,
    상기 입력 신호를 상기 시프트 제어 신호들에 상응하는 시간만큼 지연시켜 제 2 경로 신호로서 출력하도록 구성된 지연 라인,
    상기 제 1 경로 신호와 상기 제 2 경로 신호를 조합하여 조합 신호를 생성하도록 구성된 신호 조합부, 및
    상기 조합 신호의 위상을 분리하여 상기 듀티 보정 신호를 생성하도록 구성된 위상 분리부를 구비하는 듀티 보정 회로.
  8. 제 7 항에 있어서,
    상기 신호 조합부는
    상기 제 1 경로 신호와 상기 제 2 경로 신호를 논리곱하여 상기 조합 신호를 생성하도록 구성된 듀티 보정 회로.
  9. 제 7 항에 있어서,
    상기 신호 라인 사이에 연결되어, 상기 시프트 제어 신호들에 상응하는 시간을 제외한 상기 지연 라인의 신호 처리 시간만큼 상기 입력 신호를 지연시키도록 구성된 더미(Dummy) 회로부를 더 구비하는 듀티 보정 회로.
  10. 제 5 항에 있어서,
    상기 듀티 검출부는
    상기 듀티 보정 신호로서, 제 1 신호와 상기 제 1 신호와 반대 위상을 갖는 제 2 신호의 전류량 차이를 상기 검출 신호로서 생성하도록 구성되는 듀티 보정 회로.
  11. 제 5 항에 있어서,
    상기 선택 신호 생성부는
    파워 업 신호에 응답하여 상기 선택 신호를 초기값으로 래치하고, 듀티 검출 신호에 응답하여 상기 선택 신호를 상기 초기값과는 다른 레벨로 천이시켜 래치하도록 구성되는 듀티 보정 회로.
  12. 제 5 항에 있어서,
    상기 선택 신호에 따라 제 1 신호 및 상기 제 1 신호와 반대 위상을 갖는 제 2 신호를 포함하는 상기 듀티 보정 신호 중에서 하나를 선택하여 최종 출력 신호로서 출력하도록 구성된 제 2 다중화부를 더 구비하는 듀티 보정 회로.
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