KR100855980B1 - 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법 - Google Patents

쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법 Download PDF

Info

Publication number
KR100855980B1
KR100855980B1 KR1020070016792A KR20070016792A KR100855980B1 KR 100855980 B1 KR100855980 B1 KR 100855980B1 KR 1020070016792 A KR1020070016792 A KR 1020070016792A KR 20070016792 A KR20070016792 A KR 20070016792A KR 100855980 B1 KR100855980 B1 KR 100855980B1
Authority
KR
South Korea
Prior art keywords
digital value
input clock
delay
clock
locked loop
Prior art date
Application number
KR1020070016792A
Other languages
English (en)
Other versions
KR20080076615A (ko
Inventor
채관엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070016792A priority Critical patent/KR100855980B1/ko
Priority to US12/013,607 priority patent/US7701274B2/en
Priority to JP2008025599A priority patent/JP2008206147A/ja
Priority to TW097105358A priority patent/TWI420819B/zh
Publication of KR20080076615A publication Critical patent/KR20080076615A/ko
Application granted granted Critical
Publication of KR100855980B1 publication Critical patent/KR100855980B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연 고정 루프가 개시된다. 본 발명에 따른 지연 고정 루프는, 마스터 지연 고정 루프 및 슬레이브 지연 고정 루프를 구비한다. 마스터 지연 고정 루프는, 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 출력한다. 슬레이브 지연 고정 루프는, 상기 제1디지털 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시켜서 출력한다. 슬레이브 지연 고정 루프는, 쉬프터, 연산기 및 가변 지연 회로를 구비한다. 쉬프터는 상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력한다. 연산기는 상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력한다. 가변 지연 회로는 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력한다.

Description

쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연 고정 루프 및 클럭 지연 방법{Delay Locked Loop and clock delay method controlling delay time using shifter and adder}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 지연 고정 루프를 나타내는 블록도이다.
도 2는 도 1의 지연 고정 루프에 포함되는 가변 지연 회로의 회로도이다.
도 3은 도 1의 지연 고정 루프에서, 입력 클럭을 한 주기만큼 지연시키는 노멀 모드와 입력 클럭을 반 주기만큼 지연시키는 하프 디텍션(half detection) 모드를 설명하는 타이밍도이다.
도 4는 도 1의 지연 고정 루프에서, 노멀 모드와 하프 디텍션 모드에 따른 입력 클럭과 출력 클럭 사이의 위상 차이를 제거하는 동작을 설명하는 타이밍도이다.
도 5는 도 1의 지연 고정 루프에서, 노멀 모드와 하프 디텍션 모드에 따른 디지털 값들을 나타내는 도면이다.
도 6은 본 발명의 비교예에 따른 지연 고정 루프를 나타내는 블록도이다.
본 발명은 지연 고정 루프(Delay Locked Loop)에 관한 것으로써, 특히, 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연 고정 루프에 관한 것이다.
지연 고정 루프(Delay Locked Loop ; DLL)는, 내부 회로로 입력되는 외부 클럭과 상기 내부 회로에서 사용되는 내부 클럭 사이의 스큐(skew)를 제거하기 위한 회로이다. 지연 고정 루프는 외부 클럭과 내부 클럭 사이의 위상 차이를 검출하고 검출된 위상 차이를 보상한다. 그에 따라, 외부 클럭과 내부 클럭 사이의 스큐를 제거한다.
한편, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)가 변화함에 따라, 지연 고정 루프의 특성도 변화한다. 그러므로, 공정, 전압 및 온도의 변화를 반영할 수 있는 지연 고정 루프가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연 고정 루프를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 지연 고정 루프는, 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 출력하는 마스터 지연 고정 루프; 및 상기 제1디지털 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시켜서 출력하는 슬레이브 지연 고정 루프를 구비 한다. 상기 슬레이브 지연 고정 루프는, 상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프터; 상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 회로를 구비한다.
상기 쉬프터는, 상기 제1디지털 값에 포함되는 비트들을 오른쪽으로 쉬프트할 수 있다.
상기 가변 지연 회로는, 직렬로 연결되며, 단위 지연 시간을 각각 가지는 복수개의 단위 지연부들을 구비하고, 상기 제2입력 클럭은 상기 제3디지털 값에 대응되는 시간만큼 지연되도록, 상기 복수개의 단위 지연부들 중에서 일부 단위 지연부들로 전달될 수 있다.
상기 각각의 단위 지연부는, 버퍼; 및 멀티플렉서를 구비한다. 상기 단위 지연부들의 버퍼들은 직렬로 연결되며, 상기 단위 지연부들의 멀티플렉서들은 직렬로 연결되고, 상기 각각의 단위 지연부의 멀티플렉서는, 대응되는 버퍼의 출력 신호 및 이전 단의 멀티플렉서의 출력 신호 중의 하나를 선택하여, 출력할 수 있다.
본 발명에 따른 지연 고정 루프는, 상기 제3디지털 값을 수신하여, 상기 제2입력 클럭이 전달되는 상기 일부 단위 지연부들을 선택하는 선택 신호들을 발생하는 디코더를 더 구비할 수 있다.
마스터 지연 고정 루프는, 하프 디텍션 모드(Half Detection Mode)에서, 상기 제1입력 클럭의 반 클럭 주기에 대응되는 제1디지털 값을 출력할 수 있다.
본 발명에 따른 지연 고정 루프는, 하프 디텍션 모드를 지시하는 하프 디텍션 모드 신호에 응답하여, 상기 쉬프터의 쉬프트값을 설정하는 쉬프트 제어부를 더 구비할 수 있다.
본 발명의 다른 면에 따른 지연 고정 루프는, 제1입력 클럭의 한 클럭 주기 값을 검출하는 마스터 지연 고정 루프; 및 상기 제1입력 클럭의 한 클럭 주기 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시켜서 출력하는 슬레이브 지연 고정 루프를 구비한다. 상기 슬레이브 지연 고정 루프는, 상기 제1입력 클럭의 한 클럭 주기 값을 소정의 쉬프트 값으로 나누어 제2디지털 값으로 출력하는 쉬프터; 상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 회로를 구비한다.
본 발명의 또 다른 면에 따른 지연 고정 루프는, 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프터; 상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 회로를 구비한다.
소정의 쉬프트 값은, 1보다 큰 자연수일 수 있다.
본 발명에 따른 클럭 지연 방법은, 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 검출하는 단계; 상기 제1디지털 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시키는 단계를 구비한다. 상기 제2입력 클럭을 지연시키는 단계는, 상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프팅 단계; 상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 가감산 단계; 및 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 지연 고정 루프를 나타내는 블록도이다.
도 1을 참조하면, 본 발명에 따른 지연 고정 루프(100)는 마스터 지연 고정 루프(110) 및 슬레이브 지연 고정 루프(130)를 구비한다.
마스터 지연 고정 루프(110)는 제1입력 클럭(CLK)의 한 클럭 주기에 대응되는 제1디지털 값(CNTA)을 검출한다. 마스터 지연 고정 루프(110)는 가변 지연 회로(112), 디코더(114), 지연 제어 회로(116) 및 위상 검출기(118)를 구비할 수 있 다.
가변 지연 회로(112)는 제1입력 클럭(CLK)을 소정 시간만큼 지연시켜서 제1지연 클럭(DCLK)을 출력한다. 위상 검출기(118)는 제1입력 클럭(CLK)과 제1지연 클럭(DCLK)의 위상 차이를 검출하여 리드 신호(LEAD) 또는 래그 신호(LAG)를 발생한다. 예를 들어, 제1입력 클럭(CLK)이 제1지연 클럭(DCLK)의 위상보다 빠른 경우, 리드 신호(LEAD)를 발생할 수 있고, 제1입력 클럭(CLK)이 제1지연 클럭(DCLK)의 위상보다 늦은 경우, 래그 신호(LAG)를 발생할 수 있다. 지연 제어 회로(116)와 디코더(114)는 리드 신호(LEAD) 또는 래그 신호(LAG)에 응답하여, 제1지연 클럭(DCLK)과 제1입력 클럭(CLK)의 한 클럭 주기만큼 위상 차이를 가지도록 제어한다. 좀 더 설명하면, 지연 제어 회로(116)는 제1입력 클럭(CLK)의 한 클럭 주기에 대응되는 제1디지털 값(CNTA)을 출력하고, 디코더(114)는 제1디지털 값(CNTA)을 디코딩하여 제1디코딩 값(SEL1)을 가변 지연 회로(112)로 출력한다. 가변 지연 회로(112)는 제1디코딩 값(SEL1)에 대응되는 시간만큼 제1입력 클럭(CLK)을 지연시킨다.
슬레이브 지연 고정 루프(130)는 제1입력 클럭(CLK)의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭(IN)을 지연시킨다. 슬레이브 지연 고정 루프(130)는 쉬프터(136), 연산기(138) 및 가변 지연 회로(132)를 구비한다.
쉬프터(136)는 제1디지털 값(CNTA)을 쉬프트 하여 제2디지털 값(CNTB)으로 출력한다. 쉬프터(136)는 제1디지털 값(CNTA)에 포함되는 비트들을 오른쪽으로 쉬프트할 수 있다. 쉬프터(136)가 제1디지털 값(CNTA)에 포함되는 비트들을 몇 비트만큼 쉬프트 하는가에 따라, 제1디지털 값(CNTA)과 제2디지털 값(CNTB)의 비율이 정해진다. 예를 들어, 쉬프터(136)가 제1디지털 값(CNTA)에 포함되는 비트들을 한 비트만큼 쉬프트 하고, 제1입력 클럭(CLK)의 한 클럭 주기에 대응되는 제1디지털 값(CNTA)이 '1000'이라면, 제2디지털 값(CNTB)은 '0100'이다. 그에 따라, 제2디지털 값(CNTB)은 제1디지털 값(CNTA)의 1/2이 된다. 또한, 쉬프터(136)가 제1디지털 값(CNTA)에 포함되는 비트들을 두 비트만큼 쉬프트 하고, 제1입력 클럭(CLK)의 한 클럭 주기에 대응되는 제1디지털 값(CNTA)이 '1000'이라면, 제2디지털 값(CNTB)은 '0010'이다. 그에 따라, 제2디지털 값(CNTB)은 제1디지털 값(CNTA)의 1/4이 된다. 따라서, 제2디지털 값(CNTB)은 제1입력 클럭(CLK)의 한 클럭 주기를 정수배로 나눈 시간에 대응되는 디지털 값이다. 즉, 제2디지털 값(CNTB)은 제1입력 클럭(CLK)의 한 클럭 주기보다 작은 시간에 대응되는 디지털 값이다.
연산기(138)는 가산기/감산기일 수 있으며, 제2디지털 값(CNTB)에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값(OFV)을 가산 또는 감산하여, 제3디지털 값(CNTC)으로 출력한다. 그에 따라, 본 발명에 따른 지연 고정 루프(100)는, 공정, 전압 및 온도에 따라 변하는 오프셋 값을 보상할 수 있다. 즉, 연산기(138)로부터 출력되는 제3디지털 값(CNTC)은, 공정, 전압 및 온도에 따른 보상이 이루어진 값이다.
디코더(134)는 제3디지털 값(CNTC)을 디코딩하여 제2디코딩 값(SEL2)을 가변 지연 회로(132)로 출력한다. 가변 지연 회로(132)는 제2디코딩 값(SEL2)에 대응되는 시간만큼 제2입력 클럭(IN)을 지연시킨다. 또는, 디코더(134)없이, 가변 지연 회로(132)는 제3디지털 값(CNTC)에 대응되는 시간만큼 제2입력 클럭(IN)을 지연시킬 수도 있다.
도 2는 도 1의 지연 고정 루프에 포함되는 가변 지연 회로의 회로도이다.
도 2를 참조하면, 가변 지연 회로(132)는 복수개의 단위 지연부들(DU1~DUn)을 구비한다. 복수개의 단위 지연부들(DU1~DUn)은, 직렬로 연결되며, 단위 지연 시 간을 각각 가진다. 제2입력 클럭(IN)은, 제3디지털 값(CNTC)에 대응되는 시간만큼 지연되도록, 복수개의 단위 지연부들(DU1~DUn) 중에서 일부 단위 지연부들로 전달된다. 예를 들어, 도 2에서는, 5개의 단위 지연부들(DU1~DU5)로만 제2입력 클럭(IN)이 전달되는 모습이 도시된다. 그에 따라, 가변 지연 회로(132)는 제2입력 클럭(IN)을 단위 지연 시간의 5배만큼 지연 시켜서 출력한다.
각각의 단위 지연부(DU1~DUn)는 버퍼 및 멀티플렉서를 구비할 수 있다. 단위 지연부들의 버퍼들은 직렬로 연결되며, 단위 지연부들의 멀티플렉서들은 직렬로 연결될 수 있다. 각각의 단위 지연부의 멀티플렉서는, 대응되는 버퍼의 출력 신호 및 이전 단의 멀티플렉서의 출력 신호 중의 하나를 선택하여 출력할 수 있다. 예를 들어, 다섯 번째 단위 지연부(DU5)의 멀티플렉서는 버퍼의 출력 신호를 선택하고, 첫 번째 내지 네 번째 단위 지연부(DU1~DU4)의 멀티플렉서는 이전 단의 멀티플렉서의 출력 신호를 선택한다. 그에 따라, 제2입력 클럭(IN)은 5개의 단위 지연부들(DU1~DU5)로만 전달될 수 있다.
다시 도 1을 참조하면, 본 발명에 따른 지연 고정 루프(100)는 디코더(134)를 더 구비할 수 있다. 도 2를 참조하면, 디코더(134)는 제3디지털 값(CNTC)을 디코딩하여, 제2입력 클럭(IN)이 전달되는 일부 단위 지연부들(예를 들어, DU1~DU5)을 선택하는 선택 신호들(SEL1~SELn)을 발생한다. 예를 들어, 제2입력 클럭(IN)이 전달되는 일부 단위 지연부들(예를 들어, DU1~DU5)을 선택하는 선택 신호들(SEL1~SEL5)은 '1'로 발생된다. 그에 따라, 대응되는 멀티플렉서들은 이전 단의 멀티플렉서의 출력 신호를 선택할 수 있다. 반면에, 나머지 선택 신호들(예를 들어, SELn)은 '0'으로 발생되어, 그에 대응되는 멀티플렉서들은 버퍼의 출력 신호를 선택한다.
도 3은 도 1의 지연 고정 루(100)프에서, 입력 클럭을 한 주기만큼 지연시키는 노멀 모드와 입력 클럭을 반 주기만큼 지연시키는 하프 디텍션(half detection) 모드를 설명하는 타이밍도이다.
도 4는 도 1의 지연 고정 루프에서, 노멀 모드와 하프 디텍션 모드에 따른 입력 클럭과 출력 클럭 사이의 위상 차이를 제거하는 동작을 설명하는 타이밍도이다.
도 5는 도 1의 지연 고정 루프에서, 노멀 모드와 하프 디텍션 모드에 따른 디지털 값들을 나타내는 도면이다.
이하에서, 도 1 내지 도 5를 참조하여, 입력 클럭을 한 주기만큼 지연시키는 노멀 모드와 입력 클럭을 반 주기만큼 지연시키는 하프 디텍션(half detection) 모드가 설명된다.
노멀 모드에서, 마스터 지연 고정 루프(110)는 제1입력 클럭(CLK)의 한 클럭 주기(tck)에 대응되는 제1디지털 값(CNTA)을 출력한다. 반면에, 하프 디텍션 모드에서, 제1입력 클럭(CLK)의 반 클럭 주기(tck/2)에 대응되는 제1디지털 값(CNTA)을 출력한다. 도 3(a)에는, 노멀 모드에서, 마스터 지연 고정 루프(110)가 제1입력 클럭(CLK)을 한 클럭 주기(tck)만큼 지연시켜서 제1지연 클럭(DCLK)을 발생시키는 모습이 도시된다. 또한, 도 3(b)에는, 하프 디텍션 모드에서, 마스터 지연 고정 루프가 제1입력 클럭(CLK)을 반 클럭 주기(tck/2)만큼 지연시켜서 제1지연 클럭(DCLK)을 발생시키는 모습이 도시된다.
노멀 모드와 하프 디텍션 모드에서, 위상 검출기(118)는 제1입력 클럭(CLK)과 제1지연 클럭(DCLK)의 위상 차이를 검출하여 리드 신호(LEAD) 또는 래그 신호(LAG)를 발생한다. 도 4(a)에는 노멀 모드에서 제1입력 클럭(CLK)과 제1지연 클럭(DCLK)의 위상 차이를 검출하는 모습이 도시된다. 도 4(b)에는 하프 디텍션 모드에서 제1입력 클럭(CLK)과 제1지연 클럭(DCLK)의 위상 차이를 검출하는 모습이 도시된다. LOCK TARGET은 제1지연 클럭(DCLK)의 목표 위상을 가리킨다.
도 5(a)를 참조하면, 노멀 모드에서, 제2입력 클럭(IN)은 '제1입력 클럭의 한 주기(tck) ± 오프셋 값(OFFSET)'만큼 지연된다. 또한, 도 5(b)를 참조하면, 하프 디텍션 모드에서, 제2입력 클럭(IN)은 '2 * 제1입력 클럭의 반 주기(tck/2) ± 오프셋 값(OFFSET)'만큼 지연된다.
다시 도 1을 참조하면, 본 발명에 따른 위상 고정 루프(100)는 쉬프트 제어부(135)를 더 구비할 수 있다. 쉬프트 제어부(135)는, 하프 디텍션 모드를 지시하는 하프 디텍션 모드 신호에 응답하여, 쉬프터(136)의 쉬프트값을 설정한다.
도 6은 본 발명의 비교예에 따른 지연 고정 루프를 나타내는 블록도이다.
본 발명의 비교예에 따른 지연 고정 루프는 제1입력 클럭(CLK)의 한 주기에 대응되는 디지털 값(CNT1)에 1보다 작은 지연 팩터(DPV)를 곱하여, 제2입력 클럭(IN)의 지연 시간을 결정한다. 본 발명의 비교예에 따른 지연 고정 루프는 승산기(636)를 이용하여 상기 곱셈 과정을 수행한다. 그런데, 승산기(636)는 넓은 면적을 차지하는 문제가 있다. 또한, 본 발명의 비교예에 따른 지연 고정 루프는 공정, 전압 및 온도에 따른 오프셋 변화를 보상할 수 없는 문제가 있다.
반면에, 본 발명에 따른 지연 고정 루프는, 가산기(또는 감산기)를 이용하여 공정, 전압 및 온도에 따른 오프셋 변화를 보상할 수 있다. 또한, 본 발명에 따른 지연 고정 루프는 쉬프터를 이용하여 제2입력 클럭(IN)의 지연 시간을 결정한다. 한편, 쉬프터와 가산기(또는 감산기)는 승산기에 비하여 작은 면적을 차지한다. 그러므로, 본 발명에 따른 지연 고정 루프는, 본 발명의 비교예에 따른 지연 고정 루프보다 작은 면적을 차지하는 장점이 있다.
본 발명에 따른 클럭 지연 방법은, 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 검출하는 단계 및 상기 제1디지털 값을 수신하고 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시키는 단계를 구비한다.
상기 제2입력 클럭을 지연시키는 단계는, 쉬프팅 단계, 가감산 단계 및 가변 지연 단계를 구비한다. 쉬프팅 단계는 상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력한다. 가감산 단계는 상기 제2디지털 값에 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여 제3디지털 값으로 출력한다. 가변 지연 단계는 상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력한다.
본 발명에 따른 클럭 지연 방법은 앞서 설명된 본 발명에 따른 지연 고정 루프와 기술적 사상이 동일하며, 본 발명에 따른 지연 고정 루프의 구성 요소에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 클럭 지연 방법에 대해서 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 고정 루프는, 쉬프터를 이용하여 지연 시간을 조절한다. 그럼으로써, 승산기를 이용하여 지연 시간을 조절하는 지연 고정 루프에 비하여, 작은 면적을 차지하는 장점이 있다. 또한, 본 발명에 따른 지연 고정 루프는, 가산기를 이용하여 지연 시간을 조절한다. 그럼으로써, 공정, 전압 및 온도에 따라 변화하는 오프셋 값을 지연 시간에 반영할 수 있는 장점이 있다.

Claims (16)

  1. 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 출력하는 마스터 지연 고정 루프; 및
    상기 제1디지털 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시켜서 출력하는 슬레이브 지연 고정 루프를 구비하고,
    상기 슬레이브 지연 고정 루프는,
    상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프터;
    상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및
    상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 회로를 구비하는 것을 특징으로 하는 지연 고정 루프.
  2. 제1항에 있어서, 상기 쉬프터는,
    상기 제1디지털 값에 포함되는 비트들을 오른쪽으로 쉬프트하는 것을 특징으로 하는 지연 고정 루프.
  3. 제1항에 있어서, 상기 가변 지연 회로는,
    직렬로 연결되며, 단위 지연 시간을 각각 가지는 복수개의 단위 지연부들을 구비하고,
    상기 제2입력 클럭은, 상기 제3디지털 값에 대응되는 시간만큼 지연되도록, 상기 복수개의 단위 지연부들 중에서 일부 단위 지연부들로 전달되는 것을 특징으로 하는 지연 고정 루프.
  4. 제3항에 있어서, 상기 복수개의 단위 지연부들 각각은,
    버퍼; 및
    멀티플렉서를 구비하고,
    상기 복수개의 단위 지연부들의 버퍼들은 직렬로 연결되며, 상기 단위 지연부들의 멀티플렉서들은 직렬로 연결되고,
    상기 단위 지연부들 각각의 멀티플렉서는, 대응되는 버퍼의 출력 신호 및 이전 단의 멀티플렉서의 출력 신호 중의 하나를 선택하여, 출력하는 것을 특징으로 하는 지연 고정 루프.
  5. 제3항에 있어서,
    상기 제3디지털 값을 수신하여, 상기 제2입력 클럭이 전달되는 상기 일부 단위 지연부들을 선택하는 선택 신호들을 발생하는 디코더를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  6. 제1항에 있어서, 상기 마스터 지연 고정 루프는,
    하프 디텍션 모드(Half Detection Mode)에서, 상기 제1입력 클럭의 반 클럭 주기에 대응되는 제1디지털 값을 출력하는 것을 특징으로 하는 지연 고정 루프.
  7. 제6항에 있어서,
    하프 디텍션 모드를 지시하는 하프 디텍션 모드 신호에 응답하여, 상기 쉬프터의 쉬프트값을 설정하는 쉬프트 제어부를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  8. 제1입력 클럭의 한 클럭 주기 값을 검출하는 마스터 지연 고정 루프; 및
    상기 제1입력 클럭의 한 클럭 주기 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시켜서 출력하는 슬레이브 지연 고정 루프를 구비하고,
    상기 슬레이브 지연 고정 루프는,
    상기 제1입력 클럭의 한 클럭 주기 값을 소정의 쉬프트 값으로 나누어 제2디지털 값으로 출력하는 쉬프터;
    상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및
    상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출 력하는 가변 지연 회로를 구비하는 것을 특징으로 하는 지연 고정 루프.
  9. 제8항에 있어서, 상기 소정의 쉬프트 값은,
    1보다 큰 자연수인 것을 특징으로 하는 지연 고정 루프.
  10. 제8항에 있어서, 상기 마스터 지연 고정 루프는,
    하프 디텍션 모드(Half Detection Mode)에서, 상기 제1입력 클럭의 반 클럭 주기에 대응되는 제1디지털 값을 출력하는 것을 특징으로 하는 지연 고정 루프.
  11. 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프터;
    상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 연산기; 및
    상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 회로를 구비하는 것을 특징으로 하는 지연 고정 루프.
  12. 제11항에 있어서, 상기 쉬프터는,
    상기 제1디지털 값에 포함되는 비트들을 오른쪽으로 쉬프트하는 것을 특징으로 하는 지연 고정 루프.
  13. 제1입력 클럭의 한 클럭 주기에 대응되는 제1디지털 값을 검출하는 단계;
    상기 제1디지털 값을 수신하고, 상기 제1입력 클럭의 한 클럭 주기보다 작은 시간만큼 제2입력 클럭을 지연시키는 단계를 구비하고,
    상기 제2입력 클럭을 지연시키는 단계는,
    상기 제1디지털 값을 쉬프트 하여 제2디지털 값으로 출력하는 쉬프팅 단계;
    상기 제2디지털 값에, 공정, 전압 및 온도(Process, Voltage, Temperature ; PVT)에 따라 변화하는 오프셋 값을 가산 또는 감산하여, 제3디지털 값으로 출력하는 가감산 단계; 및
    상기 제3디지털 값에 대응되는 시간만큼 상기 제2입력 클럭을 지연시켜서 출력하는 가변 지연 단계를 구비하는 것을 특징으로 하는 클럭 지연 방법.
  14. 제13항에 있어서, 상기 쉬프팅 단계는,
    상기 제1디지털 값에 포함되는 비트들을 오른쪽으로 쉬프트하는 것을 특징으로 하는 클럭 지연 방법.
  15. 제13항에 있어서, 상기 제1디지털 값을 검출하는 단계는,
    하프 디텍션 모드(Half Detection Mode)에서, 상기 제1입력 클럭의 반 클럭 주기에 대응되는 제1디지털 값을 출력하는 것을 특징으로 하는 클럭 지연 방법.
  16. 제15항에 있어서,
    하프 디텍션 모드를 지시하는 하프 디텍션 모드 신호에 응답하여, 상기 쉬프팅 단계의 쉬프트값을 설정하는 쉬프트 제어 단계를 더 구비하는 것을 특징으로 하는 클럭 지연 방법.
KR1020070016792A 2007-02-16 2007-02-16 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법 KR100855980B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070016792A KR100855980B1 (ko) 2007-02-16 2007-02-16 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법
US12/013,607 US7701274B2 (en) 2007-02-16 2008-01-14 Delay locked loop for controlling delay time using shifter and adder and clock delaying method
JP2008025599A JP2008206147A (ja) 2007-02-16 2008-02-05 シフタ及び加算器を利用して遅延時間を調節する遅延固定ループ及びクロック遅延方法
TW097105358A TWI420819B (zh) 2007-02-16 2008-02-15 使用移位器與加法器控制延遲時間的延遲鎖定回路以及時脈延遲方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070016792A KR100855980B1 (ko) 2007-02-16 2007-02-16 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법

Publications (2)

Publication Number Publication Date
KR20080076615A KR20080076615A (ko) 2008-08-20
KR100855980B1 true KR100855980B1 (ko) 2008-09-02

Family

ID=39706125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070016792A KR100855980B1 (ko) 2007-02-16 2007-02-16 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법

Country Status (4)

Country Link
US (1) US7701274B2 (ko)
JP (1) JP2008206147A (ko)
KR (1) KR100855980B1 (ko)
TW (1) TWI420819B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5198166B2 (ja) * 2008-06-27 2013-05-15 富士通セミコンダクター株式会社 デジタルｄｌｌ回路及び半導体装置
JP5375330B2 (ja) * 2009-05-21 2013-12-25 富士通セミコンダクター株式会社 タイミング調整回路、タイミング調整方法及び補正値算出方法
WO2011041060A2 (en) * 2009-09-30 2011-04-07 Rambus Inc. Methods and systems for reducing supply and termination noise in programmable delay lines
TWI508458B (zh) * 2009-12-02 2015-11-11 晨星半導體股份有限公司 延遲鎖定迴路及相關方法
KR101145316B1 (ko) * 2009-12-28 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
US8564345B2 (en) * 2011-04-01 2013-10-22 Intel Corporation Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments
KR101262322B1 (ko) 2011-12-23 2013-05-09 연세대학교 산학협력단 지연 고정 루프
JP2014096691A (ja) * 2012-11-09 2014-05-22 Toshiba Corp 半導体装置
KR102143109B1 (ko) 2014-03-04 2020-08-10 삼성전자주식회사 지연 고정 루프, 및 그것의 동작 방법
TWI537965B (zh) * 2014-11-07 2016-06-11 Phison Electronics Corp 取樣電路模組、記憶體控制電路單元及資料取樣方法
CN105654986B (zh) * 2014-11-14 2020-02-07 群联电子股份有限公司 取样电路模块、存储器控制电路单元及数据取样方法
US9490785B1 (en) * 2015-05-06 2016-11-08 Qualcomm Incorporated Programmable delay circuit for low power applications
KR20170096798A (ko) * 2016-02-17 2017-08-25 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 인터페이스 회로 및 반도체 시스템
CN107733428B (zh) 2016-08-12 2022-03-04 三星电子株式会社 延迟锁定环电路、集成电路和用于控制它的方法
KR102598913B1 (ko) * 2018-06-14 2023-11-07 에스케이하이닉스 주식회사 반도체장치
US11171654B1 (en) * 2021-05-13 2021-11-09 Qualcomm Incorporated Delay locked loop with segmented delay circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002565A (ko) * 2000-06-30 2002-01-10 박종섭 노이즈 제어가 가능한 지연고정루프
KR20030051976A (ko) * 2001-12-20 2003-06-26 주식회사 하이닉스반도체 전압제어발진기의 자동보정장치를 구비한 위상동기루프
KR20040060442A (ko) * 2002-12-30 2004-07-06 삼성전자주식회사 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
KR100640568B1 (ko) 2000-03-16 2006-10-31 삼성전자주식회사 마스터-슬레이브 구조를 갖는 지연동기루프 회로
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
KR100510063B1 (ko) * 2002-12-24 2005-08-26 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
US6762974B1 (en) * 2003-03-18 2004-07-13 Micron Technology, Inc. Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM
US7064592B2 (en) * 2003-09-03 2006-06-20 Broadcom Corporation Method and apparatus for numeric optimization of the control of a delay-locked loop in a network device
US6940768B2 (en) * 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
KR100761581B1 (ko) 2003-12-23 2007-10-04 페더럴 스테이트 유니타리 엔터프라이즈 “고즈낙” 위조방지용 종이를 생산하는 방법 및 그에 의해 생산된종이
US7109767B1 (en) * 2004-07-12 2006-09-19 Sun Microsystems, Inc. Generating different delay ratios for a strobe delay
US7065001B2 (en) * 2004-08-04 2006-06-20 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7472304B2 (en) * 2006-08-30 2008-12-30 Rapid Bridge, Llc Double data rate system
US7388795B1 (en) * 2006-12-28 2008-06-17 Intel Corporation Modular memory controller clocking architecture
US7900080B2 (en) * 2007-01-29 2011-03-01 Via Technologies, Inc. Receiver mechanism for source synchronous strobe lockout
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US7548123B2 (en) * 2007-07-13 2009-06-16 Silicon Laboratories Inc. Dividerless PLL architecture
US7573307B2 (en) * 2007-08-01 2009-08-11 Texas Instruments Incorporated Systems and methods for reduced area delay locked loop
US20090033386A1 (en) * 2007-08-01 2009-02-05 Texas Instruments Incorporated Delay Lock Loop Circuits Including Glitch Reduction and Methods for Using Such
US7541879B2 (en) * 2007-09-24 2009-06-02 Panasonic Corporation System for compensation of VCO non-linearity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002565A (ko) * 2000-06-30 2002-01-10 박종섭 노이즈 제어가 가능한 지연고정루프
KR20030051976A (ko) * 2001-12-20 2003-06-26 주식회사 하이닉스반도체 전압제어발진기의 자동보정장치를 구비한 위상동기루프
KR20040060442A (ko) * 2002-12-30 2004-07-06 삼성전자주식회사 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법

Also Published As

Publication number Publication date
TW200838138A (en) 2008-09-16
TWI420819B (zh) 2013-12-21
JP2008206147A (ja) 2008-09-04
US20080197900A1 (en) 2008-08-21
KR20080076615A (ko) 2008-08-20
US7701274B2 (en) 2010-04-20

Similar Documents

Publication Publication Date Title
KR100855980B1 (ko) 쉬프터와 가산기를 이용하여 지연 시간을 조절하는 지연고정 루프 및 클럭 지연 방법
US7161397B2 (en) Digital delay locked loop capable of correcting duty cycle and its method
US7224199B1 (en) Circuit and method for digital delay and circuits incorporating the same
USRE43775E1 (en) Register controlled delay locked loop and its control method
US5875219A (en) Phase delay correction apparatus
US9030242B2 (en) Data output timing control circuit for semiconductor apparatus
KR101046245B1 (ko) 듀티 보정 회로
US8427211B2 (en) Clock generation circuit and delay locked loop using the same
US20110156757A1 (en) Inter-phase skew detection circuit for multi-phase clock, inter-phase skew adjustment circuit, and semiconductor integrated circuit
US20060028256A1 (en) Digital duty cycle corrector for multi-phase clock application
US7629822B2 (en) Delay locked loop in semiconductor memory device and method for generating divided clock therein
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
JP2008199573A5 (ko)
US7109767B1 (en) Generating different delay ratios for a strobe delay
US7116148B2 (en) Variable delay line using two blender delays
KR100782481B1 (ko) 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로
KR100800139B1 (ko) 디엘엘 장치
US8461884B2 (en) Programmable delay circuit providing for a wide span of delays
KR100527392B1 (ko) 지연 동기 루프 회로
KR100794999B1 (ko) Ｄｌｌ 장치
EP1014579B1 (en) Circuitry and a method for introducing a delay
KR100800138B1 (ko) 디엘엘 장치
JP2010103839A (ja) Ｄｌｌ回路とその制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 12