TWI420819B - 使用移位器與加法器控制延遲時間的延遲鎖定回路以及時脈延遲方法 - Google Patents

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TWI420819B TW097105358A TW97105358A TWI420819B TW I420819 B TWI420819 B TW I420819B TW 097105358 A TW097105358 A TW 097105358A TW 97105358 A TW97105358 A TW 97105358A TW I420819 B TWI420819 B TW I420819B
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Description

使用移位器與加法器控制延遲時間的延遲鎖定回路以及時脈延遲方法
本發明是有關於一種延遲鎖定回路，且特別是有關於一種使用移位器與加法器來控制延遲時間周期的延遲鎖定回路。
延遲鎖定回路(Delay locked loop,DLL)可將輸入至內部電路之外部時脈信號與此內部電路所用之內部時脈信號間之時序差異(skew)消除。DLL偵測外部時脈信號與內部時脈信號間之相位差異，並補償所偵測到的相位差異，因而能消除外部時脈信號與內部時脈信號間之時序差異。
本發明提供一種使用移位器與加法器來控制延遲時間周期的延遲鎖定回路。
根據本發明實施例，提供一種延遲鎖定回路，其包括：一主延遲鎖定回路，輸出相關於一第一輸入時脈信號之一個時脈周期之一第一數位值；以及一從延遲鎖定回路，接收該第一數位值並延遲一第二輸入時脈信號，其延遲時間短於該第一輸入時脈信號之一個時脈周期；其中該從延遲鎖定回路包括：一移位器，移位該第一數位值以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度(PVT)而變化；以及一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數 位值。
該移位器將該第一數位值之位元往右移。
該可變延遲電路包括複數個串接之單位延遲單元，各具有一單位延遲時間。該第二輸入時脈信號送至該些單位延遲單元之一部份以被延遲，其延遲時間相關於該第三數位值。
各單位延遲單元包括：一緩衝器；以及一多工器。該些單位延遲單元的該些緩衝器彼此串接，該些單位延遲單元的該些多工器彼此串接，各單位延遲單元的該多工器選擇一相關緩衝器之一輸出信號或前一級多工器之一輸出信號。
該延遲鎖定回路更包括：一解碼器，接收該第三數位值，並產生選擇信號，以從該些單位延遲單元中選出該第二輸入時脈信號要輸入至哪些單位延遲單元。
在半偵測模式下，主延遲鎖定回路輸出相關於該第一輸入時脈信號之半個時脈周期之一第一數位值。
該延遲鎖定回路更包括一移位控制單元，回應於所接收的一半偵測模式信號而設定該移位器的一移位值，其中半偵測模式信號指定該半偵測模式。
根據本發明另一實施例，提供一種延遲鎖定回路，包括：一主延遲鎖定回路，偵測相關於一第一輸入時脈信號之一個時脈周期之一值；以及一從延遲鎖定回路，接收相關於該第一輸入時脈信號之一個時脈周期之該值，並延遲一第二輸入時脈信號，其延遲時間短於該第一輸入時脈信 號之一個時脈周期；其中該從延遲鎖定回路包括：一移位器，根據一既定移位值來除相關於該第一輸入時脈信號之一個時脈周期之該值，以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度(PVT)而變化；以及一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值。
根據本發明又另一實施例，提供一種延遲鎖定回路，包括：一移位器，將相關於一第一輸入時脈信號之一個時脈周期之一第一數位值移位，以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度而變化；以及一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值。
該移位值是大於1的自然數。
根據本發明之更另一實施例，提供一種時脈延遲方法，包括：偵測相關於一第一輸入時脈信號的一個時脈周期的第一數位值；接收此第一數位值，並對一第二輸入時脈信號進行延遲，其延遲時間小於該第一輸入時脈信號的一個時脈周期；其中，對該第二輸入時脈信號進行的延遲步驟包括：將該第一數位值移位，以產生一第二數位值；將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度(PVT)而變化；以及將該第二輸入時脈信號延遲，其延遲時間相關於該第 三數位值。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下。
以下的敘述將伴隨著實施例的圖示，來詳細對本發明所提出之實施例進行說明。在各圖示中所使用相同或相似的參考標號，是用來敘述相同或相似的部份。
圖1是依照本發明之一實施例之DLL的方塊圖。參考圖1，DLL100包括主DLL110與從DLL130。
主DLL110偵測第一數位值CNTA，其相關於第一輸入時脈信號CLK的一個時脈周期。主DLL110可包括：可變延遲電路112，解碼器114，延遲控制電路116與相位偵測器118。
可變延遲電路I12將第一輸入時脈信號CLK延遲既定時間，以產生第一延遲時脈信號DCLK。相位偵測器118偵測第一輸入時脈信號CLK與第一延遲時脈信號DCLK間之相位差異，以產生領先信號LEAD或落後信號LAG。比如，當第一輸入時脈信號CLK的相位領先第一延遲時脈信號DCLK的相位時，會產生領先信號LEAD；當第一輸入時脈信號CLK的相位落後第一延遲時脈信號DCLK的相位時，會產生落後信號LAG。回應於領先信號LEAD或落後信號LAG，延遲控制電路116與解碼器114控制第一輸入時脈信號CLK與第一延遲時脈信號DCLK間之相位差，使此相位差相關於一個時脈周期。特別是，延遲控制 電路116輸出第一數位值CNTA，其相關於第一輸入時脈信號CLK的一個時脈周期，而解碼器114則將第一數位值CNTA解碼，以產生第一解碼值組SEL1並輸出給可變延遲電路112。可變延遲電路112對第一輸入時脈信號CLK的延遲時間則相關於此第一解碼值組SEL1。
從DLL130對第二輸入時脈信號IN之延遲時間短於第一輸入時脈信號CLK的一個時脈周期。從DLL130包括：移位器136，運算單元138與可變延遲電路132。
移位器136移位第一數位值CNTA以產生第二數位值CNTB。移位器136可將第一數位值CNTA的位元往右移。取決移位器136對第一數位值CNTA之位元的移位位元數，第一數位值CNTA對第二數位值CNTB的比值會改變。比如，當第一數位值CNTA之位元數被移位器136移位1位元且相關於第一輸入時脈信號CLK的一個時脈周期的第一數位值CNTA為”1000”時，第二數位值CNTB則為”0100”。因此，第二數位值CNTB是第一數位值CNTA的一半。另，當第一數位值CNTA之位元數被移位器136移位2位元且相關於第一輸入時脈信號CLK的一個時脈周期的第一數位值CNTA為”1000”時，第二數位值CNTB則為”0010”。因此，第二數位值CNTB是第一數位值CNTA的1/4。因此，相關於第二數位值CNTB的時間周期為，對第一輸入時脈信號CLK的一個時脈周期進行整數倍除法。亦即，相關於第二數位值CNTB的時間周期會短於第一輸入時脈信號CLK的一個時脈周期。
運算單元138可為加法器/減法器，將所接收到的偏差值OFV加/減於第二數位值CNTB，此偏差值OFV隨著製程、電壓與溫度(PVT)而變化，並將加法結果或減法結果輸出成第三數位值CNTC。因此，DLL100可補償所接收到的偏差值OFV。亦即，由運算單元138所輸出的第三數位值CNTC乃是根據PVT所進行的補償。
解碼器134將第三數位值CNTC解碼，以產生第二解碼值組SEL2，以輸入至可變延遲電路132。可變延遲電路132對第二輸入時脈信號CLK的延遲時間則相關於此第二解碼值組SEL2，以產生輸出時脈信號OUT。或者，如果省略此解碼器134的話，可變延遲電路132對第二輸入時脈信號CLK的延遲時間則相關於此第三數位值CNTC，以產生輸出時脈信號OUT。
圖2是圖1之DLL內部的可變延遲電路132或112的示意圖。
參考圖2，可變延遲電路132可包括多個單位延遲單元DU1~DUn。單位延遲單元DU1~DUn彼此串接，且各具有單位延遲時間。第二輸入時脈信號IN會送至某些單位延遲單元DU1~DUn，且其被延遲的時間相關於第三數位值CNTC。比如，圖2顯示將第二輸入時脈信號IN送至前5個單位延遲單元DU1~DU5。因此，可變延遲電路132對第二輸入時脈信號IN的延遲時間是單位延遲時間的5倍。
各單位延遲單元DU1~DUn可包括緩衝器與多工器。單位延遲單元DU1~DUn的緩衝器BUF1~BUFn彼此串 接，且其多工器MUX1~MUXn也彼此串接。各多工器MUX1~MUXn可選擇相關緩衝器的輸出信號或其前一個多工器的輸出信號，並輸出所選擇的信號。比如，第5個單位延遲單元DU5的多工器MUX5選擇相關緩衝器BUF5的輸出信號，而第1個~第4個單位延遲單元DU1~DU4的多工器MUX1~MUX4選擇其前一個多工器的輸出信號。因此，第二輸入時脈信號IN送至前5個單位延遲單元DU1~DU5。
現再參考圖1，DLL100可選擇性包括解碼器134。參考圖2，解碼器134解碼第三數位值CNTC並產生選擇信號SEL1~SELn，以從單位延遲單元DU1~Dun中選擇第二輸入時脈信號IN要傳送至哪些單位延遲單元，比如，DU1~DU5。比如，用於選擇第二輸入時脈信號IN要傳送至單位延遲單元DU1~DU5的選擇信號SEL1~SEL5可為1，因此，相關的多工器MUX1~MUX5可選擇前一個多工器的輸出信號。然而，其他的選擇信號，比如第n個選擇信號SELn，可為0，因而，其相關多工器，比如多工器MUXn則選擇相關緩衝器BUFn的輸出信號。
圖3A與3B之時序圖解釋：在正常模式下，圖1的DLL100將輸入時脈信號延遲一個周期；在半偵測模式下，圖1的DLL100將輸入時脈信號延遲半個周期。
圖4A與4B之時序圖解釋，在正常模式與半偵測模式下，圖1之DLL100消除輸入時脈信號與輸出時脈信號間之相位差異。
圖5A與5B之表顯示在正常模式與半偵測模式下，圖1之DLL之數位值。
參考圖1~圖5B來解釋，在正常模式下，DLL100將輸入時脈信號延遲一個周期；在半偵測模式下，DLL100將輸入時脈信號延遲半個周期。
在正常模式下，主DLL110會輸出相關於第一輸入時脈信號CLK的一個時脈周期tck的第一數位值CNTA。另一方面，主DLL110會輸出相關於第一輸入時脈信號CLK的半個時脈周期(亦即，tck/2)的第一數位值CNTA。圖3A顯示，在正常模式下，DLL100將第一輸入時脈信號CLK延遲一個時脈周期tck，以產生第一延遲時脈信號DCLK。圖3B顯示，在半偵測模式下，DLL100將第一輸入時脈信號CLK延遲半個時脈周期tck/2，以產生第一延遲時脈信號DCLK。
在正常模式與半偵測模式下，相位偵測器118偵測第一輸入時脈信號CLK與第一延遲時脈信號DCLK間的相位差，以產生領先信號LEAD或落後信號LAG。圖4A顯示，在正常模式下，所偵測到的第一輸入時脈信號CLK與第一延遲時脈信號DCLK間的相位差。圖4B顯示，在半偵測模式下，所偵測到的第一輸入時脈信號CLK與第一延遲時脈信號DCLK間的相位差。圖4A，4B，5A與5B中的鎖定目標代表第一延遲時脈信號DCLK的目標相位。
參考圖5A，在正常模式下，第二輸入時脈信號IN會被延遲的時間為：”第一輸入時脈信號CLK的一個時脈周 期tck±偏差值OFFSET”。參考圖5B，在半偵測模式下，第二輸入時脈信號IN會被延遲的時間為：”2*第一輸入時脈信號CLK的半個時脈周期(tck/2)±偏差值OFFSET”。
再參考圖1，DLL100可包括移位控制單元135。回應於指定半偵測模式的半偵測模式信號HD與移位信號SHV，移位控135設定移位器136的移位值。半偵測模式信號HD也輸入至相位偵測器118。
圖6顯示包括主DLL610與從DLL630的DLL600的方塊圖，其類似於圖1的實施例，而可變延遲電路612，解碼器614，延遲控制電路616，相位偵測器618，可變延遲路632與解碼器634相關於圖1的相似元件，故不再描述。信號CNT1相關於圖1的信號CNTA，而信號CNT2相關於圖1的信號CNTC。
根據所接收到的信號DPV，藉由將數位值CNT1(其相關於第一輸入時脈信號CLK的一個時脈周期)乘上小於1的延遲因子，DLL600決定第二輸入時脈信號IN的延遲時間。DLL600利用乘法器638來進行此乘法。然而，乘法器638會佔去DLL600的大量面積。另，DLL600無法補償有關於PVT的偏差變化。
另一方面，圖1的本發明實施例的DLL100可補償有關於PVT的偏差變化，藉由利用加法/減法運算單元138。此外，DLL100利用移位器136來決定第二輸入時脈信號IN的延遲時間。移位器136與運算單元138佔DLL100的面積小於DLL100的乘法器638所佔的面積。因而，DLL100 的面積小於DLL600。
根據本發明另一實施例的時脈延遲方法包括：偵測相關於第一輸入時脈信號的一個時脈周期的第一數位值；接收此第一數位值；以及，對第二輸入時脈信號進行延遲，其延遲時間小於第一輸入時脈信號的一個時脈周期。
對第二輸入時脈信號進行的延遲操作包括移位子操作，加/減操作，與可變延遲操作。在移位操作中，第一數位值被移位，以產生第二數位值。在加/減操作中，隨著PVT而改變的偏差值OFV會加/減於第二數位值，以產生第三數位值。在可變延遲操作中，第二輸入時脈信號被延遲之時間相關於第三數位值。
根據本發明實施例的時脈延遲方法的技術精神相同於DLL100，且其操作相關於圖1的DLL100的元件。因此，根據本發明實施例的時脈延遲方法可由習知此技者由DLL100的描述而輕易了解，故其詳細說明在此省略。
如上述，根據本發明實施例的DLL可利用移位器來控制延遲時間。因此，圖1的DLL的面積小於利用乘法器來控制延遲時間的DLL的面積。甚至，根據本發明實施例的DLL可利用加法器/減法器來控制延遲時間。因此，根據本發明實施例的DLL所決定的延遲時間可反應出隨著PVT而變化的偏差值。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧DLL
110‧‧‧主DLL
112‧‧‧可變延遲電路
114‧‧‧解碼器
116‧‧‧延遲控制電路
118‧‧‧相位偵測器
130‧‧‧從DLL
132‧‧‧可變延遲電路
134‧‧‧解碼器
135‧‧‧移位控制單元
136‧‧‧移位器
138‧‧‧運算單元
BUF1~BUFn‧‧‧緩衝器
MUX1~MUXn‧‧‧多工器
600‧‧‧DLL
610‧‧‧主DLL
612‧‧‧可變延遲電路
614‧‧‧解碼器
616‧‧‧延遲控制電路
618‧‧‧相位偵測器
630‧‧‧從DLL
632‧‧‧可變延遲電路
634‧‧‧解碼器
638‧‧‧乘法器
圖1是依照本發明之一實施例之DLL的方塊圖。
圖2是圖1之DLL內部的可變延遲電路的示意圖。
圖3A與3B之時序圖解釋：在正常模式下，圖1的DLL將輸入時脈信號延遲一個周期；在半偵測模式下，圖1的DLL將輸入時脈信號延遲半個周期。
圖4A與4B之時序圖解釋，在正常模式與半偵測模式下，圖1之DLL消除輸入時脈信號與輸出時脈信號間之相位差異。
圖5A與5B之表顯示在正常模式與半偵測模式下，圖1之DLL之數位值。
圖6顯示本發明另一實施例之DLL的方塊圖。
100‧‧‧DLL
110‧‧‧主DLL
112‧‧‧可變延遲電路
114‧‧‧解碼器
116‧‧‧延遲控制電路
118‧‧‧相位偵測器
130‧‧‧從DLL
132‧‧‧可變延遲電路
134‧‧‧解碼器
135‧‧‧移位控制單元
136‧‧‧移位器
138‧‧‧運算單元

Claims (14)

  1. 一種延遲鎖定回路，包括：一主延遲鎖定回路，輸出相關於一第一輸入時脈信號之一個時脈周期之一第一數位值；以及一從延遲鎖定回路，接收該第一數位值並延遲一第二輸入時脈信號，其延遲時間短於該第一輸入時脈信號之一個時脈周期；其中該從延遲鎖定回路包括：一移位器，移位該第一數位值以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度而變化；一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值，該可變延遲電路包括複數個串接之單位延遲單元，各具有一單位延遲時間；以及一解碼器，接收該第三數位值，並產生選擇信號，以從該些單位延遲單元中選出該第二輸入時脈信號要輸入至那些單位延遲單元，其中該第二輸入時脈信號送至該些單位延遲單元之一部份以被延遲，其延遲時間相關於該第三數位值。
  2. 如申請專利範圍第1項所述之延遲鎖定回路，其中該移位器將該第一數位值之位元往右移。
  3. 如申請專利範圍第1項所述之延遲鎖定回路，其中各單位延遲單元包括： 一緩衝器；以及一多工器，其中，該些單位延遲單元的該些緩衝器彼此串接，該些單位延遲單元的該些多工器彼此串接，各單位延遲單元的該多工器選擇一相關緩衝器之一輸出信號或前一級多工器之一輸出信號。
  4. 如申請專利範圍第1項所述之延遲鎖定回路，其中，在半偵測模式下，該主延遲鎖定回路輸出相關於該第一輸入時脈信號之半個時脈周期之一第一數位值。
  5. 如申請專利範圍第1項所述之延遲鎖定回路，更包括一移位控制單元，回應於所接收的一半偵測模式信號而設定該移位器之一移位值，該半偵測模式信號指定該半偵測模式。
  6. 一種延遲鎖定回路，包括：一主延遲鎖定回路，偵測相關於一第一輸入時脈信號之一個時脈周期之一值；以及一從延遲鎖定回路，接收相關於該第一輸入時脈信號之一個時脈周期之該值，並延遲一第二輸入時脈信號，其延遲時間短於該第一輸入時脈信號之一個時脈周期；其中該從延遲鎖定回路包括：一移位器，根據一既定移位值來除相關於該第一輸入時脈信號之一個時脈周期之該值，以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓 與溫度而變化；以及一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值，該可變延遲電路包括複數個串接之單位延遲單元，各具有一單位延遲時間；以及一解碼器，接收該第三數位值，並產生選擇信號，以從該些單位延遲單元中選出該第二輸入時脈信號要輸入至那些單位延遲單元，其中該第二輸入時脈信號送至該些單位延遲單元之一部份以被延遲，其延遲時間相關於該第三數位值。
  7. 如申請專利範圍第6項所述之延遲鎖定回路，其中該移位值是大於1的自然數。
  8. 如申請專利範圍第6項所述之延遲鎖定回路，其中，在半偵測模式下，該主延遲鎖定回路輸出相關於該第一輸入時脈信號之半個時脈周期之一第一數位值。
  9. 一種延遲鎖定回路，包括：一移位器，將相關於一第一輸入時脈信號之一個時脈周期之一第一數位值移位，以產生一第二數位值；一運算單元，將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度而變化；以及一可變延遲電路，將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值，該可變延遲電路包括複數個串接之單位延遲單元，各具有一單位延遲時間；以及一解碼器，接收該第三數位值，並產生選擇信號，以 從該些單位延遲單元中選出該第二輸入時脈信號要輸入至那些單位延遲單元，其中該第二輸入時脈信號送至該些單位延遲單元之一部份以被延遲，其延遲時間相關於該第三數位值。
  10. 如申請專利範圍第9項所述之延遲鎖定回路，其中該移位器將該第一數位值之位元往右移。
  11. 一種時脈延遲方法，包括：偵測相關於一第一輸入時脈信號的一個時脈周期的第一數位值；接收此第一數位值，並對一第二輸入時脈信號進行延遲，其延遲時間小於該第一輸入時脈信號的一個時脈周期；其中，對該第二輸入時脈信號進行的延遲步驟包括：將該第一數位值移位，以產生一第二數位值；將一偏差值加入或減去於該第二數位值，以產生一第三數位值，其中該偏差值隨著製程、電壓與溫度而變化；接收該第三數位值，並產生選擇信號，以選出該第二輸入時脈信號要被輸入的單位延遲單元；以及將該第二輸入時脈信號延遲，其延遲時間相關於該第三數位值。
  12. 如申請專利範圍第11項所述之時脈延遲方法，其中，在該第一數位值之該移位步驟中，該第一數位值之位元被往右移。
  13. 如申請專利範圍第11項所述之時脈延遲方法，其中，在偵測該第一數位值之該步驟中，在半偵測模式下， 會偵測相關於該第一輸入時脈信號之半個時脈周期之一第一數位值。
  14. 如申請專利範圍第13項所述之時脈延遲方法，更包括：回應於指定該半偵測模式之一半偵測模式信號，在該移位步驟中設定一移位值。
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