JP2008206147A - シフタ及び加算器を利用して遅延時間を調節する遅延固定ループ及びクロック遅延方法 - Google Patents

Abstract

【課題】シフタ及び加算器を利用して遅延時間を調節する遅延固定ループを提供する。
【解決手段】第１入力クロックの１クロック周期に対応する第１デジタル値を出力するマスタ遅延固定ループと、第１デジタル値を受信し、第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブ遅延固定ループとがある。該スレーブ遅延固定ループは、シフタ１３６、演算器１３８及び可変遅延回路１３２を備え、該シフタ１３６は、第１デジタル値をシフトして第２デジタル値として出力し、該演算器１３８は、第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して第３デジタル値として出力し、該可変遅延回路１３２は、第３デジタル値に対応する時間ほど第２入力クロックを遅延させて出力する。
【選択図】図１

Description

本発明は、遅延固定ループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）に係り、特に、シフタ及び加算器を利用して遅延時間を調節する遅延固定ループに関する。

ＤＬＬは、内部回路に入力される外部クロックと前記内部回路で使われる内部クロックとの間のスキューを除去するための回路である。ＤＬＬは、外部クロックと内部クロックとの位相差を検出して、検出された位相差を補償する。それにより、外部クロックと内部クロックとの間のスキューを除去する。

一方、工程、電圧及び温度（ＰＶＴ：Ｐｒｏｃｅｓｓ， Ｖｏｌｔａｇｅ， Ｔｅｍｐｅｒａｔｕｒｅ）が変化することによって、ＤＬＬの特性も変化する。したがって、ＰＶＴの変化を反映できるＤＬＬが要求される。

本発明が解決しようとする課題は、シフタ及び加算器を利用して遅延時間を調節するＤＬＬを提供するところにある。

前記技術的課題を達成するための本発明によるＤＬＬは、第１入力クロックの１クロック周期に対応する第１デジタル値を出力するマスタＤＬＬと、前記第１デジタル値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブＤＬＬと、を備え、前記スレーブＤＬＬは、前記第１デジタル値をシフトして第２デジタル値として出力するシフタと、前記第２デジタル値に、ＰＶＴによって変化するオフセット値を加算または減算して第３デジタル値として出力する演算器と、前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備える。

前記シフタは、前記第１デジタル値に含まれるビットを右側にシフトする。

前記可変遅延回路は、直列に連結され、単位遅延時間をそれぞれ持つ複数の単位遅延部を備え、前記第２入力クロックは、前記第３デジタル値に対応する時間ほど遅延されるように、前記複数の単位遅延部のうち一部の単位遅延部に伝えられる。

前記それぞれの単位遅延部は、バッファ及びマルチプレクサを備える。前記単位遅延部のバッファは直列に連結され、前記単位遅延部のマルチプレクサは直列に連結され、前記それぞれの単位遅延部のマルチプレクサは、対応するバッファの出力信号及びすぐその前のマルチプレクサの出力信号のうち一つを選択して出力する。

本発明によるＤＬＬは、前記第３デジタル値を受信して、前記第２入力クロックが伝えられる前記一部の単位遅延部を選択する選択信号を発生させるデコーダをさらに備える。

前記マスタＤＬＬは、ハーフデテクションモードで、前記第１入力クロックの半クロック周期に対応する第１デジタル値を出力する。

本発明によるＤＬＬは、ハーフデテクションモードを指示するハーフデテクションモード信号に応答して、前記シフタのシフト値を設定するシフト制御部をさらに備える。

本発明の他の面によるＤＬＬは、第１入力クロックの１クロック周期値を検出するマスタＤＬＬと、前記第１入力クロックの１クロック周期値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブＤＬＬと、を備える。前記スレーブＤＬＬは、前記第１入力クロックの１クロック周期値を所定のシフト値で割って第２デジタル値として出力するシフタと、前記第２デジタル値に、ＰＶＴによって変化するオフセット値を加算または減算して第３デジタル値として出力する演算器と、前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備える。

本発明のさらに他の面によるＤＬＬは、第１入力クロックの１クロック周期に対応する第１デジタル値をシフトして第２デジタル値として出力するシフタと、前記第２デジタル値に、ＰＶＴによって変化するオフセット値を加算または減算して、第３デジタル値として出力する演算器と、前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備える。

所定のシフト値は、１より大きい自然数である。

本発明によるクロック遅延方法は、第１入力クロックの１クロック周期に対応する第１デジタル値を検出するステップと、前記第１デジタル値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させるステップと、を含む。前記第２入力クロックを遅延させるステップは、前記第１デジタル値をシフトして第２デジタル値として出力するシフティングステップと、前記第２デジタル値に、ＰＶＴによって変化するオフセット値を加算または減算して、第３デジタル値として出力する加減算ステップと、前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延ステップと、を含む。

本発明によるＤＬＬは、シフタを利用して遅延時間を調節する。それにより、乗算器を利用して遅延時間を調節するＤＬＬに比べて小さな面積を占める。また、本発明によるＤＬＬは、加算器を利用して遅延時間を調節する。それにより、ＰＶＴによって変化するオフセット値を遅延時間に反映できる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図１は、本発明による遅延固定ループ（ＤＬＬ：Ｄｅｌａｙ ｌｏｃｋｅｄ Ｌｏｏｐ）を示すブロック図である。

図１を参照すれば、本発明によるＤＬＬ １００は、マスタＤＬＬ １１０及びスレーブＤＬＬ １３０を備える。

マスタＤＬＬ １１０は、第１入力クロックＣＬＫの１クロック周期に対応する第１デジタル値ＣＮＴＡを検出する。マスタＤＬＬ １１０は、可変遅延回路１１２、デコーダ１１４、遅延制御回路１１６及び位相検出器１１８を備える。

可変遅延回路１１２は、第１入力クロックＣＬＫを所定時間ほど遅延させて第１遅延クロックＤＣＬＫを出力する。位相検出器１１８は、第１入力クロックＣＬＫと第１遅延クロックＤＣＬＫとの位相差を検出して、リード信号ＬＥＡＤまたはラグ信号ＬＡＧを発生させる。例えば、第１入力クロックＣＬＫが第１遅延クロックＤＣＬＫの位相より早い場合、リード信号ＬＥＡＤを発生させ、第１入力クロックＣＬＫが第１遅延クロックＤＣＬＫの位相より遅い場合、ラグ信号ＬＡＧを発生させる。遅延制御回路１１６及びデコーダ１１４は、リード信号ＬＥＡＤまたはラグ信号ＬＡＧに応答して、第１遅延クロックＤＣＬＫと第１入力クロックＣＬＫとが１クロック周期ほど位相差を持つように制御する。さらに説明すれば、遅延制御回路１１６は、第１入力クロックＣＬＫが１クロック周期に対応する第１デジタル値ＣＮＴＡを出力し、デコーダ１１４は、第１デジタル値ＣＮＴＡをデコーディングして第１デコーディング値ＳＥＬ１を可変遅延回路１１２に出力する。可変遅延回路１１２は、第１デコーディング値ＳＥＬ１に対応する時間ほど第１入力クロックＣＬＫを遅延させる。

スレーブＤＬＬ １２０は、第１入力クロックＣＬＫの１クロック周期より短い時間ほど第２入力クロックＩＮを遅延させる。スレーブＤＬＬ １３０は、シフタ１３６、演算器１３８及び可変遅延回路１３２を備える。

シフタ１３６は、第１デジタル値ＣＮＴＡをシフトして第２デジタル値ＣＮＴＢとして出力する。シフタ１３６は、第１デジタル値ＣＮＴＡに含まれるビットを右側にシフトできる。シフタ１３６が第１デジタル値ＣＮＴＡに含まれるビットを何ビットほどシフトするかによって、第１デジタル値ＣＮＴＡと第２デジタル値ＣＮＴＢとの比率が定められる。例えば、シフタ１３６が第１デジタル値ＣＮＴＡに含まれるビットを１ビットほどシフトし、第１入力クロックＣＬＫが１クロック周期に対応する第１デジタル値ＣＮＴＡが‘１０００’ならば、第２デジタル値ＣＮＴＢは‘０１００’である。それにより、第２デジタル値ＣＮＴＢは、第１デジタル値ＣＮＴＡの１／２になる。また、シフタ１３６が第１デジタル値ＣＮＴＡに含まれるビットを２ビットほどシフトし、第１入力クロックＣＬＫが１クロック周期に対応する第１デジタル値ＣＮＴＡが‘１０００’ならば、第２デジタル値ＣＮＴＢは‘００１０’である。それにより、第２デジタル値ＣＮＴＢは第１デジタル値ＣＮＴＡの１／４になる。したがって、第２デジタル値ＣＮＴＢは、第１入力クロックＣＬＫの１クロック周期を整数倍で割った時間に対応するデジタル値である。すなわち、第２デジタル値ＣＮＴＢは、第１入力クロックＣＬＫの１クロック周期より短い時間に対応するデジタル値である。

演算器１３８は、加算器／減算器であり、第２デジタル値ＣＮＴＢに、工程、電圧及び温度（ＰＶＴ：Ｐｒｏｃｅｓｓ， Ｖｏｌｔａｇｅ， Ｔｅｍｐｅｒａｔｕｒｅ）によって変化するオフセット値ＯＦＶを加算または減算して、第３デジタル値ＣＮＴＣとして出力する。それにより、本発明によるＤＬＬ １００は、ＰＶＴによって変わるオフセット値を補償できる。すなわち、演算器１３８から出力される第３デジタル値ＣＮＴＣは、ＰＶＴによる補償が行われた値である。

デコーダ１３４は、第３デジタル値ＣＮＴＣをデコーディングして、第２デコーディング値ＳＥＬ２を可変遅延回路１３２に出力する。可変遅延回路１３２は、第２デコーディング値ＳＥＬ２に対応する時間ほど第２入力クロックＩＮを遅延させる。または、デコーダ１３４なしに可変遅延回路１３２は、第３デジタル値ＣＮＴＣに対応する時間ほど第２入力クロックＩＮを遅延させてもよい。

図２は、図１のＤＬＬに含まれる可変遅延回路の回路図である。

図２を参照すれば、可変遅延回路１３２は、複数の単位遅延部ＤＵ１〜ＤＵｎを備える。複数の単位遅延部ＤＵ１〜ＤＵｎは、直列に連結され、単位遅延時間をそれぞれ持つ。第２入力クロックＩＮは、第３デジタル値ＣＮＴＣに対応する時間ほど遅延されるように、複数の単位遅延部ＤＵ１〜ＤＵｎのうち一部の単位遅延部に伝えられる。例えば、図２では、５個の単位遅延部ＤＵ１〜ＤＵ５のみに第２入力クロックＩＮが伝えられる態様が図示される。それにより、可変遅延回路１３２は、第２入力クロックＩＮを単位遅延時間の５倍だけ遅延させて出力する。

それぞれの単位遅延部ＤＵ１〜ＤＵｎは、バッファ及びマルチプレクサを備えることができる。単位遅延部のバッファは直列に連結され、単位遅延部のマルチプレクサは直列に連結されうる。それぞれの単位遅延部のマルチプレクサは、対応するバッファの出力信号及びすぐその前のマルチプレクサの出力信号のうち一つを選択して出力できる。例えば、５番目の単位遅延部ＤＵ５のマルチプレクサはバッファの出力信号を選択し、１番目ないし４番目単位遅延部ＤＵ１〜ＤＵ４のマルチプレクサは、すぐその前のマルチプレクサの出力信号を選択する。それにより、第２入力クロックＩＮは、５個の単位遅延部ＤＵ１〜ＤＵ５のみに伝えられうる。

再び図１を参照すれば、本発明によるＤＬＬ １００は、デコーダ１３４をさらに備えることができる。図２を参照すれば、デコーダ１３４は、第３デジタル値ＣＮＴＣをデコーディングして、第２入力クロックＩＮが伝えられる一部の単位遅延部（例えば、ＤＵ１〜ＤＵ５）を選択する選択信号ＳＥＬ１〜ＳＥＬｎを発生させる。例えば、第２入力クロックＩＮが伝えられる一部の単位遅延部（例えば、ＤＵ１〜ＤＵ５）を選択する選択信号ＳＥＬ１〜ＳＥＬ５は‘１’として発生する。それにより、対応するマルチプレクサは、すぐその前のマルチプレクサの出力信号を選択できる。一方、残りの選択信号（例えば、ＳＥＬｎ）は‘０’として発生し、それに対応するマルチプレクサはバッファの出力信号を選択する。

図３は、図１のＤＬＬ １００で、入力クロックを１周期ほど遅延させるノーマルモードと、入力クロックを半周期ほど遅延させるハーフデテクションモードとを説明するタイミング図である。

図４は、図１のＤＬＬで、ノーマルモード及びハーフデテクションモードによる入力クロックと出力クロックとの位相差を除去する動作を説明するタイミング図である。

図５は、図１のＤＬＬで、ノーマルモード及びハーフデテクションモードによるデジタル値を示す図面である。

以下に、図１ないし図５を参照して、入力クロックを１周期ほど遅延させるノーマルモードと、入力クロックを半周期ほど遅延させるハーフデテクションモードとを説明する。

ノーマルモードで、マスタＤＬＬ １１０は、第１入力クロックＣＬＫの１クロック周期ｔｃｋに対応する第１デジタル値ＣＮＴＡを出力する。一方、ハーフデテクションモードで、第１入力クロックＣＬＫの半クロック周期ｔｃｋ／２に対応する第１デジタル値ＣＮＴＡを出力する。図３Ａには、ノーマルモードで、マスタＤＬＬ １１０が第１入力クロックＣＬＫを１クロック周期ｔｃｋほど遅延させて第１遅延クロックＤＣＬＫを発生させる態様が図示される。また、図３Ｂには、ハーフデテクションモードで、マスタＤＬＬが第１入力クロックＣＬＫを半クロック周期ｔｃｋ／２ほど遅延させて第１遅延クロックＤＣＬＫを発生させる態様が図示される。

ノーマルモード及びハーフデテクションモードで、位相検出器１１８は、第１入力クロックＣＬＫと第１遅延クロックＤＣＬＫとの位相差を検出して、リード信号ＬＥＡＤまたはラグ信号ＬＡＧを発生させる。図４Ａには、ノーマルモードでの第１入力クロックＣＬＫと第１遅延クロックＤＣＬＫとの位相差を検出する態様が図示される。図４Ｂには、ハーフデテクションモードでの第１入力クロックＣＬＫと第１遅延クロックＤＣＬＫとの位相差を検出する態様が図示される。ＬＯＣＫ ＴＡＲＧＥＴは、第１遅延クロックＤＣＬＫの目標位相を示す。

図５Ａを参照すれば、ノーマルモードで第２入力クロックＩＮは、‘第１入力クロックの一周期ｔｃｋオフセット値ＯＦＦＳＥＴ’程遅延される。また、図５Ｂを参照すれば、ハーフデテクションモードで第２入力クロックＩＮは、‘２＊第１入力クロックの半周期ｔｃｋ／２オフセット値ＯＦＦＳＥＴ’程遅延される。

再び図１を参照すれば、本発明によるＤＬＬ １００は、シフト制御部１３５をさらに備えることができる。シフト制御部１３５は、ハーフデテクションモードを指示するハーフデテクションモード信号に応答して、シフタ１３６のシフト値を設定する。ここで、シフト値は１より大きい自然数である。

図６は、本発明と比較するためのＤＬＬを示すブロック図である。

本発明の比較例によるＤＬＬは、第１入力クロックＣＬＫの一周期に対応するデジタル値ＣＮＴ１に１より小さな遅延ファクタＤＰＶを乗算して、第２入力クロックＩＮの遅延時間を決定する。本発明の比較例によるＤＬＬは、乗算器６３８を利用して前記乗算過程を行う。ところで、乗算器６３８は広い面積を占めるという問題がある。また、本発明の比較例によるＤＬＬは、ＰＶＴによるオフセット変化を補償できないという問題がある。

一方、本発明によるＤＬＬは、加算器または減算器を利用してＰＶＴによるオフセット変化を補償できる。また、本発明によるＤＬＬは、シフタを利用して第２入力クロックＩＮの遅延時間を決定する。一方、シフタ及び加算器（または減算器）は乗算器に比べて小さな面積を占める。したがって、本発明によるＤＬＬは、本発明の比較例によるＤＬＬより小さな面積を占めるという長所がある。

本発明によるクロック遅延方法は、第１入力クロックの１クロック周期に対応する第１デジタル値を検出するステップ、及び前記第１デジタル値を受信して、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させるステップを含む。

前記第２入力クロックを遅延させるステップは、シフティングステップ、加減算ステップ及び可変遅延ステップを含む。シフティングステップは、前記第１デジタル値をシフトして第２デジタル値として出力する。加減算ステップは、前記第２デジタル値にＰＶＴによって変化するオフセット値を加算または減算して、第３デジタル値として出力する。可変遅延ステップは、前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する。

本発明によるクロック遅延方法は、前述した本発明によるＤＬＬと技術的思想が同一であり、本発明によるＤＬＬの構成要素に対応する。したがって、当業者ならば前記の説明から本発明によるクロック遅延方法を理解できるであろうので、それについての詳細な説明は省略される。

以上のように、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。

本発明は、回路関連の技術分野に好適に用いられる。

本発明によるＤＬＬを示すブロック図である。 図１のＤＬＬに含まれる可変遅延回路の回路図である。 図１のＤＬＬで、入力クロックを１周期ほど遅延させるノーマルモードについて説明するタイミング図である。 図１のＤＬＬで、入力クロックを半周期ほど遅延させるハーフデテクションモードについて説明するタイミング図である。 図１のＤＬＬで、ノーマルモードによる入力クロックと出力クロックとの位相差を除去する動作を説明するタイミング図である。 図１のＤＬＬで、ハーフデテクションモードによる入力クロックと出力クロックとの位相差を除去する動作を説明するタイミング図である。 図１のＤＬＬで、ノーマルモードによるデジタル値を示す図面である。 図１のＤＬＬで、ハーフデテクションモードによるデジタル値を示す図面である。 本発明と比較するためのＤＬＬを示すブロック図である。

符号の説明

１００ ＤＬＬ
１１０ マスタＤＬＬ
１１２ 可変遅延回路
１１４，１３４ デコーダ
１１６ 遅延制御回路
１１８ 位相検出器
１３０ スレーブＤＬＬ
１３２ 可変遅延回路
１３６ シフタ
１３８ 演算器
ＣＬＫ 第１入力クロック
ＣＮＴＡ 第１デジタル値
ＣＮＴＢ 第２デジタル値
ＣＮＴＣ 第３デジタル値
ＤＣＬＫ 第１遅延クロック
ＩＮ 第２入力クロック
ＬＥＡＤ リード信号
ＬＡＧ ラグ信号
ＯＦＶ オフセット値
ＳＥＬ１ 第１デコーディング値
ＳＥＬ２ 第２デコーディング値

Claims (16)

1. 第１入力クロックの１クロック周期に対応する第１デジタル値を出力するマスタ遅延固定ループと、
   前記第１デジタル値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブ遅延固定ループと、を備え、
   前記スレーブ遅延固定ループは、
   前記第１デジタル値をシフトして第２デジタル値として出力するシフタと、
   前記第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して、第３デジタル値として出力する演算器と、
   前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備えることを特徴とする遅延固定ループ。
2. 前記シフタは、
   前記第１デジタル値に含まれるビットを右側にシフトすることを特徴とする請求項１に記載の遅延固定ループ。
3. 前記可変遅延回路は、
   直列に連結され、単位遅延時間をそれぞれ持つ複数の単位遅延部を備え、
   前記第２入力クロックは、前記第３デジタル値に対応する時間ほど遅延されるように、前記複数の単位遅延部のうち一部の単位遅延部に伝えられることを特徴とする請求項１に記載の遅延固定ループ。
4. 前記それぞれの単位遅延部は、
   バッファと、
   マルチプレクサと、を備え、
   前記単位遅延部のバッファは直列に連結され、前記単位遅延部のマルチプレクサは直列に連結され、
   前記それぞれの単位遅延部のマルチプレクサは、対応するバッファの出力信号及びすぐその前のマルチプレクサの出力信号のうち一つを選択して出力することを特徴とする請求項３に記載の遅延固定ループ。
5. 前記第３デジタル値を受信して、前記第２入力クロックが伝えられる前記一部の単位遅延部を選択する選択信号を発生させるデコーダをさらに備えることを特徴とする請求項３に記載の遅延固定ループ。
6. 前記マスタ遅延固定ループは、
   ハーフデテクションモードで、前記第１入力クロックの半クロック周期に対応する第１デジタル値を出力することを特徴とする請求項１に記載の遅延固定ループ。
7. ハーフデテクションモードを指示するハーフデテクションモード信号に応答して、前記シフタのシフト値を設定するシフト制御部をさらに備えることを特徴とする請求項６に記載の遅延固定ループ。
8. 第１入力クロックの１クロック周期値を検出するマスタ遅延固定ループと、
   前記第１入力クロックの１クロック周期値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させて出力するスレーブ遅延固定ループと、を備え、
   前記スレーブ遅延固定ループは、
   前記第１入力クロックの１クロック周期値を所定のシフト値で割って第２デジタル値として出力するシフタと、
   前記第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して第３デジタル値として出力する演算器と、
   前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備えることを特徴とする遅延固定ループ。
9. 前記所定のシフト値は、
   １より大きい自然数であることを特徴とする請求項８に記載の遅延固定ループ。
10. 前記マスタ遅延固定ループは、
    ハーフデテクションモードで、前記第１入力クロックの半クロック周期に対応する第１デジタル値を出力することを特徴とする請求項８に記載の遅延固定ループ。
11. 第１入力クロックの１クロック周期に対応する第１デジタル値をシフトして第２デジタル値として出力するシフタと、
    前記第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して、第３デジタル値として出力する演算器と、
    前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延回路と、を備えることを特徴とする遅延固定ループ。
12. 前記シフタは、
    前記第１デジタル値に含まれるビットを右側にシフトすることを特徴とする請求項１１に記載の遅延固定ループ。
13. 第１入力クロックの１クロック周期に対応する第１デジタル値を検出するステップと、
    前記第１デジタル値を受信し、前記第１入力クロックの１クロック周期より短い時間ほど第２入力クロックを遅延させるステップと、を含み、
    前記第２入力クロックを遅延させるステップは、
    前記第１デジタル値をシフトして第２デジタル値として出力するシフティングステップと、
    前記第２デジタル値に、工程、電圧及び温度（ＰＶＴ）によって変化するオフセット値を加算または減算して、第３デジタル値として出力する加減算ステップと、
    前記第３デジタル値に対応する時間ほど前記第２入力クロックを遅延させて出力する可変遅延ステップと、を含むことを特徴とするクロック遅延方法。
14. 前記シフティングステップは、
    前記第１デジタル値に含まれるビットを右側にシフトすることを特徴とする請求項１３に記載のクロック遅延方法。
15. 前記第１デジタル値を検出するステップは、
    ハーフデテクションモードで、前記第１入力クロックの半クロック周期に対応する第１デジタル値を出力することを特徴とする請求項１３に記載のクロック遅延方法。
16. ハーフデテクションモードを指示するハーフデテクションモード信号に応答して、前記シフティングステップのシフト値を設定するシフト制御ステップをさらに含むことを特徴とする請求項１５に記載のクロック遅延方法。

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