JP2006129422A - 半導体記憶素子における遅延同期ループ及びその同期方法 - Google Patents
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Abstract
【解決手段】 外部クロックを遅延させる遅延ライン617と、遅延ライン617の出力を遅延させる遅延モデル618と、外部クロックの正位相に対応する第1クロックrCLK、及び外部クロックの反対位相に対応する第2クロックfCLKを出力するバッファ部611、612と、第1クロックの位相及び遅延モデル618からのフィードバッククロックfeedbackの位相を比較し、増加命令Up又は減少命令Dnを出力する位相比較器613と、増加又は減少命令に応じて遅延ライン617の遅延量を制御するシフト信号を出力するシフトレジスタ614と、位相比較器613の出力及びシフトレジスタ614の出力を用い、第1クロック及び第2クロックのいずれかを選択して遅延ライン617に出力するマルチプレクシング部616とを備える。
【選択図】 図6
Description
前記増加命令又は減少命令、及び前記シフト信号を用いて、前記第1クロック及び前記第2クロックのいずれかを選択して前記遅延ラインに出力する第4ステップとを含む。
612 第2入力バッファ
613 位相比較器
614 シフトレジスタ
615 マルチプレクサ選択器
616 マルチプレクサ
617 遅延ライン部
618 遅延モデル
619 出力バッファ
Claims (15)
- 外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、
前記遅延ラインの出力信号を遅延させる遅延モデルと、
前記外部クロックの正位相に対応する第1クロック、及び前記外部クロックの反対位相に対応する第2クロックを出力するバッファ部と、
前記第1クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、
前記増加命令又は前記減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、
前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第1クロック及び前記第2クロックのいずれかを選択して前記遅延ラインに出力するマルチプレクシング部と
を備えることを特徴とする遅延同期ループ。 - 前記マルチプレクシング部が、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、前記第1クロック及び前記第2クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項1に記載の遅延同期ループ。 - 前記マルチプレクシング部が、
前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第1クロック及び前記第2クロックのうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項1に記載の遅延同期ループ。 - 前記マルチプレクシング部に入力されるシフトレジスタの出力が、最大シフトビット信号及び最小シフトビット信号であることを特徴とする請求項2または請求項3に記載の遅延同期ループ。
- 前記マルチプレクシング部が、
前記位相比較器の出力と前記シフトレジスタの出力とを用いて、前記バッファ部の複数の出力のうち、いずれかを選択するための選択信号を出力するマルチプレクサ選択器と、
前記選択信号に応じて前記バッファ部の入力を選択して出力するマルチプレクサと
を備えることを特徴とする請求項4に記載の遅延同期ループ。 - 前記マルチプレクサ選択器が、
前記最小シフトビット信号及び前記減少命令を否定論理積演算する第1NANDゲートと、
前記最大シフトビット信号及び前記増加命令を否定論理積演算する第2NANDゲートと、
前記第1NANDゲートの出力及び第2NANDゲートの出力を入力とするNORゲートと、
前記NORゲートの出力状態が所定時間の間維持されると、所定の信号を出力するマジョリティーボウタと、
前記マジョリティーボウタから出力される信号によってオンオフ制御され、リセット信号によりリセットされるスイッチと、
前記スイッチの出力をラッチするラッチと
を備えることを特徴とする請求項5に記載の遅延同期ループ。 - 前記マジョリティーボウタが、
前記NORゲートの出力を入力とし、第1クロックによって制御される直列接続された第1〜第3Dフリップフロップと、
前記第1〜第3Dフリップフロップの出力を入力とするANDゲートと
を備えることを特徴とする請求項6に記載の遅延同期ループ。 - 前記バッファ部が、
前記外部クロックを非反転端子に、前記外部クロックを反転させた外部反転クロックを反転端子に入力される第1入力バッファと、
前記外部クロックを反転端子に、前記外部反転クロックを非反転端子に入力される第2入力バッファと
を備えることを特徴とする請求項7に記載の遅延同期ループ。 - 外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループであって、
前記遅延ラインの出力信号を遅延させる遅延モデルと、
前記外部クロックの正位相に対応する第1クロック、及び前記外部クロックの反対位相に対応する第2クロックを出力するバッファ部と、
前記外部クロックの位相及び前記遅延モデルから出力されるフィードバッククロックの位相を比較することにより、増加命令又は減少命令を出力する位相比較器と、
前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力するシフトレジスタと、
前記位相比較器の出力及び前記シフトレジスタの出力を用いて、前記第1クロック及び前記第2クロックのいずれかを選択するマルチプレックシング部と
を備えることを特徴とする遅延同期ループ。 - 前記マルチプレックシング部が、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第1クロック及び前記第2クロックののうち、前記バッファ部から出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項9に記載の遅延同期ループ。 - 前記マルチプレックシング部が、
前記位相比較器の出力と前記シフトレジスタの出力とを用いて、前記バッファ部の複数の出力のうち、いずれかを選択するための選択信号を出力するマルチプレクサ選択器と、
前記選択信号に応じて前記バッファ部の入力を選択して出力するマルチプレクサと
を備えることを特徴とする請求項10に記載の遅延同期ループ。 - 前記マルチプレクサ選択器が、
前記シフトレジスタから出力される最小シフトビット信号及び前記減少命令を否定論理積演算するための第1NANDゲートと、
前記シフトレジスタから出力される最大シフトビット信号及び前記増加命令を否定論理積演算するための第2NANDゲートと、
前記第1NANDゲートの出力及び第2NANDゲートの出力を入力とするNORゲートと、
前記NORゲートの出力状態が所定時間の間維持されると、所定の信号を出力するマジョリティーボウタと、
前記マジョリティーボウタから出力される信号によってオンオフ制御され、リセット信号によりリセットされるスイッチと、
前記スイッチの出力をラッチするラッチと
を備えることを特徴とする請求項11に記載の遅延同期ループ。 - 外部クロックの位相を遅延させる遅延ラインを備えた遅延同期ループのクロック同期方法であって、
前記外部クロックの正位相に対応する第1クロック及び前記外部クロックの反対位相に対応する第2クロックを出力する第1ステップと、
前記外部クロックの位相及び前記遅延ラインから出力されるフィードバッククロックの位相を比較し、増加命令又は減少命令を出力する第2ステップと、
前記増加命令又は減少命令に応じて、前記遅延ラインの遅延量を制御するシフト信号を出力する第3ステップと、
前記増加命令又は減少命令、及び前記シフト信号を用いて、前記第1クロック及び前記第2クロックのいずれかを選択して前記遅延ラインに出力する第4ステップと
を含むことを特徴とする遅延同期ループのクロック同期方法。 - 前記第4ステップが、
前記遅延ラインを通過するクロックの位相を最小に遅延させている状態で、前記減少命令が入力された場合、又は、前記遅延ラインを通過するクロックの位相を最大に遅延させている状態で、前記増加命令が入力された場合、前記第1クロック及び前記第2クロックのうち、出力されている一方のクロックに代えて、他方のクロックを選択して出力することを特徴とする請求項13に記載の遅延同期ループのクロックロック方法。 - 前記第4ステップが、
前記増加命令若しくは減少命令、及び前記シフト信号を用いて、前記第1クロック及び前記第2クロックのうち、いずれかを選択するための選択信号を出力する第5ステップと、
前記選択信号に応じて、前記第1クロック及び前記第2クロックのうち、いずれか一方のクロックを出力する第6ステップと
を含むことを特徴とする請求項13に記載の遅延同期ループのクロックロック方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040087313A KR100639616B1 (ko) | 2004-10-29 | 2004-10-29 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006129422A true JP2006129422A (ja) | 2006-05-18 |
JP4192273B2 JP4192273B2 (ja) | 2008-12-10 |
Family
ID=36723570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005070772A Expired - Fee Related JP4192273B2 (ja) | 2004-10-29 | 2005-03-14 | 半導体記憶素子における遅延同期ループ及びその同期方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6943602B1 (ja) |
JP (1) | JP4192273B2 (ja) |
KR (1) | KR100639616B1 (ja) |
CN (1) | CN100470670C (ja) |
TW (1) | TWI293520B (ja) |
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- 2004-12-30 US US11/026,970 patent/US6943602B1/en active Active
- 2004-12-31 TW TW093141578A patent/TWI293520B/zh active
-
2005
- 2005-03-14 JP JP2005070772A patent/JP4192273B2/ja not_active Expired - Fee Related
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JP4192273B2 (ja) | 2008-12-10 |
KR20060038138A (ko) | 2006-05-03 |
US6943602B1 (en) | 2005-09-13 |
TWI293520B (en) | 2008-02-11 |
CN1767055A (zh) | 2006-05-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080611 |
|
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