KR100807116B1 - 지연 고정 루프 - Google Patents

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Abstract

본 발명은 외부클럭을 입력받아 버퍼링하여 내부클럭으로서 출력하는 버퍼링수단과, 클럭 경로의 지연요소들을 모델링한 지연모델수단의 출력클럭과 상기 내부클럭의 위상차이에 따라 제어신호를 생성하는 제어신호생성수단과, 지연고정루프 오프 모드 신호에 응답하여 상기 내부클럭의 지연시간을 선택하기 위한 선택신호를 출력하는 선택수단과, 상기 제어신호 또는 선택신호에 응답하여 상기 내부클럭을 지연시키는 지연수단, 및 상기 지연수단의 출력신호를 드라이빙하는 출력드라이버를 구비하는 지연고정루프를 제공한다.
지연고정루프, 딜레이라인, 지연고정루프 오프 모드

Description

지연 고정 루프{DELAY LOCKED LOOP}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래기술에 따른 지연고정루프의 구성을 설명하기 위한 블록도.
도 2는 본 발명의 제1 실시예에 따른 지연고정루프의 구성을 설명하기 위한 블록도.
도 3은 본 발명의 제2 실시예에 따른 지연고정루프의 구성을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 버퍼링부 200 : 위상검출부
300 : 지연모델부 400 : 지연제어부
500 : 딜레이라인 600 : 출력드라이버
700 : 선택부 800 : 보조지연부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 지연고정루프(DLL : Delay Locked Loop)에 관한 것이다.
반도체 장치 중 DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(Controller)와 같은 외부장치로부터 입력되는 외부클럭(이하, "CLK_EXT")에 근거하여 동기되는 DLL클럭(이하, "CLK_DLL")을 생성한다. 동기식 반도체 메모리 장치는 이 DLL클럭(CLK_DLL)에 맞추어 외부장치에 데이터를 안전하게 전송한다. 이러한 역활을 수행하기 위하여 동기식 반도체 메모리 장치는 클럭 동기회로를 포함하고 있으며, 클럭 동기회로에는 위상고정루프(PLL : Phase Locked Loop)와 지연고정루프(DLL)가 있다.
지연고정루프(DLL)는 클럭이 데이터 출력단까지 전달되는 과정에서 동기식 반도체 메모리 장치 내부에서 발생하는 클럭 지연성분을 보상하여, 외부클럭(CLK_EXT)에 근거하여 동기되는 DLL클럭(CLK_DLL)을 생성한다. 또한, 지연고정루프(DLL)는 위상고정루프(PLL)에 비해 잡음(noise)이 적고, 작은 면적으로 구현할 수 있는 장점이 있어 동기식 반도체 메모리 장치에서 동기회로로서 사용하는 것이 일반적이다.
도 1은 종래기술에 따른 지연고정루프(DLL)의 구성을 설명하기 위한 블록도이다.
도 1에 보인 것처럼, 지연고정루프(DLL)는 버퍼링부(10), 위상검출부(20), 지연모델부(30), 지연제어부(40), 딜레이라인(50), 및 출력드라이버(60)로 구성된다.
버퍼링부(10)는 외부클럭(CLK_EXT)을 입력받아 버퍼링(buffering)하여 내부클럭(CLK_INN)을 생성한다. 이 내부클럭(CLK_INN)은 위상검출부(20)와 딜레이라인(50)에 입력된다. 위상검출부(20)는 내부클럭(CLK_INN)과 지연모델부(30)의 출력신호인 피드백클럭(CLK_FDB)의 위상을 비교하고, 그 결과에 따라 지연제어부(40)는 복수의 제어신호(CTR1, CTR2, ... , CTRn, 여기서, n은 자연수)를 출력한다. 딜레이라인(50)은 제어신호(CTR1, CTR2, ... , CTRn)에 응답하여 내부클럭(CLK_INN)을 지연시킨다. 여기서, 지연모델부(30)는 동기식 반도체 메모리 장치 내부에서 클럭 경로의 지연요소들을 모델링(modeling)해 놓은 것으로, 딜레이라인(50)의 출력클럭를 입력받아 피드백클럭(CLK_FDB)으로서 출력한다.
그리고, 출력드라이버(60)는 딜레이라인(50)의 출력클럭을 입력받아 드라이빙(driving)하여 DLL클럭(CLK_DLL)으로서 출력한다. 이 DLL클럭(CLK_DLL)은 출력버퍼(output buffer, 도면에 미도시)에 제공되어 외부클럭(CLK_EXT)과 출력될 데이터의 동기를 맞추는데 이용된다.
한편, 동기식 반도체 메모리 장치의 성능을 분석하는 경우에는 지연고정루프(DLL)를 작동시킨 상태에서 분석하는 방법(이하, "DLL-ON MODE")과 지연고정루프(DLL)를 작동시키지 않은 상태에서 분석하는 방법(이하, "DLL-OFF MODE") 등이 있다.
이하, 종래에 문제가 발생하는 지연고정루프 오프 모드(DLL-OFF MODE)의 경 우에 대해서 살펴보도록 한다.
종래의 지연고정루프 오프 모드(DLL-OFF MODE)의 경우, 지연고정루프(DLL)의 일부 구성요소만 동작하였다. 즉, 외부클럭(CLK_EXT)을 입력받은 버퍼링부(10)는 내부클럭(CLK_INN)을 생성하고, 딜레이라인(50)은 지연고정루프(DLL)의 설계자가 지정해 놓은 정해진 지연 값(intial unit delay)만큼 내부클럭(CLK_INN)을 지연시킨다. 이렇게 지연된 내부클럭은 출력드라이버(60)에서 드라이빙 되어 DLL클럭(CLK_DLL)으로서 출력되고, DLL클럭(CLK_DLL)은 출력버퍼로 입력된다. 때문에, 출력될 데이터는 외부클럭(CLK_EXT)과 상관없이 고정된 DLL클럭(CLK_DLL)에 의해서 출력된다.
하지만, 고정된 지연시간의 DLL클럭(CLK_DLL)을 생성하게 되면, 출력될 데이터와의 마진(margin)문제가 발생하여 정확한 동작상태의 측정이 어려워진다. 특히, 클럭의 고주파수(high-frequency) 상황에서 그 문제는 더 심각해 진다. 또한, 이 같은 상황에서 외부전원전압(이하, "VDD")이 변하게 되면 지연시간이 달라지게 되는데, 종래에는 이 같은 외부전원전압(VDD)에 의한 지연시간의 변화(variation)를 당연하게 여겨왔다. 때문에, 동기식 반도체 메모리 장치의 정확한 동작상태를 측정하기 위해서는 별도의 데이터 스트로브신호(도면에 미도시)를 사용하여 출력될 데이터를 확인하여야 했다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은 지연고정루프 오프 모드(DLL-OFF MODE)에서 생성되는 선택신호를 이용하여 내부클럭(CLK_INN)의 지연시간을 선택함으로써, DLL클럭(CLK_DLL)과 데이터의 마진문제를 개선한 지연고정루프(DLL)를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따르면, 외부클럭을 입력받아 버퍼링하여 내부클럭으로서 출력하는 버퍼링수단; 클럭 경로의 지연요소들을 모델링한 지연모델수단의 출력클럭과 상기 내부클럭의 위상차이에 따라 제어신호를 생성하는 제어신호생성수단; 지연고정루프 오프 모드 신호에 응답하여 상기 내부클럭의 지연시간을 선택하기 위한 선택신호를 출력하는 선택수단; 상기 제어신호 또는 선택신호에 응답하여 상기 내부클럭을 지연시키는 지연수단; 및 상기 지연수단의 출력신호를 드라이빙하는 출력드라이버를 구비하는 지연고정루프가 제공된다.
본 발명에서는 지연고정루프 오프 모드(DLL-OFF MODE)시 적어도 하나 이상의 선택신호에 응답하여 내부클럭의 지연 시간을 선택함으로써, DLL클럭과 데이터와의 마진을 개선할 수 있다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 지연고정루프(DLL)의 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 지연고정루프(DLL)는 버퍼링부(100), 위상검출부(200), 지연모델부(300), 지연제어부(400), 딜레이라인(500), 출력드라이버(600), 및 선택부(700)를 구비한다.
여기서, 버퍼링부(100), 위상검출부(200), 지연모델부(300), 지연제어부(400), 및 출력드라이버(600)의 기술적 구현 및 동작은 종래기술과 실질적으로 동일하다. 다만, 본 실시예에서는 공개기술(도 1 참조)과 비교하여 선택부(700)를 추가하였으며, 그에 따라 내부클럭(CLK_INN)을 선택적으로 지연시킨 DLL클럭(CLK_DLL)을 생성할 수 있다.
이하, 본 발명의 따른 선택부(700)의 특징적인 동작을 살펴보기로 한다.
선택부(700)는 지연고정루프 오프 모드(DLL-OFF MODE)시 활성화(enable)되는 테스트신호(TM)에 응답하여 적어도 하나 이상의 선택신호(SEL)를 출력한다. 이 선택신호(SEL)는 딜레이라인(500)에 입력되어 내부클럭(CLK_INN)의 지연시간을 선택한다.
여기서, 딜레이라인(500)은 직렬연결된 복수의 지연부, 및 제어신호(CTR1, CTR2, ... , CTRn) 또는 선택신호(SEL)에 응답하여 각 지연부에 내부클럭(CLK_INN)을 제공하는 클럭제공부를 구비한다. 그래서, 제어신호(CTR1, CTR2, ... , CTRn) 또는 선택신호(SEL)에 응답하여 원하는 지연시간을 갖는 지연경로(delay path)를 결정하게 된다.
다시 말하면, 지연고정루프 온 모드(DLL-ON MODE)의 경우, 내부클럭(CLK_INN)은 제어신호(CTR1, CTR2, ... , CTRn)에 응답하여 지연되고, 지연고정루프 오프 모드(DLL-OFF MODE)의 경우, 내부클럭(CLK_INN)은 선택신호(SEL)에 응답하여 지연시간이 선택적으로 정해지게 된다.
도 3은 본 발명의 제2 실시예에 따른 지연고정루프(DLL)의 구성을 설명하기 위한 블록도이다. 도 3은 도 2의 도면에 대하여, 동일한 참조부호는 동일한 구성요소임을 나타낸다.
여기서, 버퍼링부(100), 위상검출부(200), 지연모델부(300), 지연제어부(400), 출력드라이버(600), 및 선택부(700)의 기술적 구현 및 동작은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
그리고, 제2 실시예는 제1 실시예와 마찬가지로 데이터 마진 문제를 해결하기 위한 것으로 보조지연부(800)가 추가되었다.
보조지연부(800)는 외부전원전압(VDD)을 검출하는 전압레벨검출부(도면에 미도시), 및 검출된 결과에 따라 출력드라이버(600)의 출력신호를 지연시키는 지연부(도면에 미도시)를 구비하여, 외부전원전압(VDD)의 전압레벨에 따라 출력드라이버(600)의 출력신호를 지연시킨다. 여기서, 전압레벨검출부 및 지연부의 기술적 구현은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명 은 생략하기로 한다.
예컨데, 외부전원전압(VDD)의 전압레벨이 높아져서 딜레이라인(500)의 지연시간이 짧아지게 되면, 보조지연부(800)에서 그만큼의 시간을 보상해주게 된다. 바람직하게, 지연모델부(300)는 보조지연부(800)를 고려하여 설계되어야 한다.
상술한 바와 같이, 본 발명에 따른 지연고정루프(DLL)는 지연고정루프 오프 모드(DLL-OFF MODE)시에 선택부(700)에 의해 내부클럭(CLK_INN)의 지연시간이 선택되고, 이렇게 생성된 DLL클럭(CLK_DLL)은 종래에 문제가 되었던 출력될 데이터와의 마진문제를 해결할 수 있다. 또한, 보조지연부(800)에 의해 외부전원전압(VDD)에 의한 마진문제 역시 해결할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들면, 본 명세서에서는 동기식 반도체 메모리 장치의 지연고정루프(DLL)에서 발생하는 예에 대해서만 기술되었다. 그러나, 클럭과 데이터의 마진문제는 클럭에 의해 동기되어 데이터를 출력하는 장치에서 발생할 수 있음은 당업자에게 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 지연고정루프(DLL)가 오프(off) 되더라도 DLL클럭(CLK_DLL)과 데이터와의 마진을 줄일 수 있고, 외부전원전압(VDD)의 변화에 따른 마진 역시 줄일 수 있다. 때문에, 정상적인 데이터를 출력하면서 여러 가지 테스트가 가능하다. 또한, 오프 상태에서도 데이터를 출력함으로써, 지연고정루프(DLL)에서 소모되던 전류(current)를 절감하는 효과를 얻을 수 있다.

Claims (5)

  1. 외부클럭을 입력받아 버퍼링하여 내부클럭으로서 출력하는 버퍼링수단;
    클럭 경로의 지연요소들을 모델링한 지연모델수단의 출력클럭과 상기 내부클럭의 위상차이에 따라 제어신호를 생성하는 제어신호생성수단;
    지연고정루프 오프 모드 신호에 응답하여 상기 내부클럭의 지연시간을 선택하기 위한 선택신호를 출력하는 선택수단;
    상기 제어신호 또는 선택신호에 응답하여 상기 내부클럭을 지연시키는 지연수단; 및
    상기 지연수단의 출력신호를 드라이빙하는 출력드라이버
    를 구비하는 지연고정루프.
  2. 제1항에 있어서,
    상기 출력드라이버의 출력신호를 입력받아 외부전원전압레벨에 상응하는 만큼 지연시키는 보조지연수단을 더 구비하는 것을 특징으로 하는 지연고정루프.
  3. 제1항 또는 제2항에 있어서,
    상기 지연수단은,
    복수의 지연부; 및
    상기 제어신호 또는 선택신호에 응답하여 상기 내부클럭을 각 지연부에 제공하는 복수의 클럭제공부
    를 구비하는 것을 특징으로 하는 지연고정루프.
  4. 제3항에 있어서,
    상기 선택신호는 상기 복수의 클럭제공부 중 적어도 하나 이상에 입력되는 것을 특징으로 하는 지연고정루프.
  5. 제2 항에 있어서,
    상기 보조지연수단은,
    상기 외부전원전압레벨을 검출하는 전압레벨검출부; 및
    상기 검출된 결과에 따라 상기 드라이버의 출력신호를 지연시키는 지연부
    를 구비하는 것을 특징으로 하는 지연고정루프.
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