KR100516742B1 - 클럭 동기 장치 - Google Patents

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KR100516742B1
KR100516742B1 KR10-2001-0086676A KR20010086676A KR100516742B1 KR 100516742 B1 KR100516742 B1 KR 100516742B1 KR 20010086676 A KR20010086676 A KR 20010086676A KR 100516742 B1 KR100516742 B1 KR 100516742B1
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Abstract

본 발명에 따른 클럭 동기 장치는 초저주파수인 클럭 신호가 입력된 경우, 보조 지연 회로를 사용하여 단위 지연 셀의 개수의 증가 없이 클럭 스큐를 최적화하고, 고주파수인 클럭 신호가 입력된 경우와 저주파수인 클럭 신호가 입력된 경우에 대해 각각 프로그래머블 분주기를 사용하여 다른 분주율로 동작하여 동작 주파수를 향상시킬수 있기 때문에 클럭 스큐를 최적화 할 수 있다. 또한, 패키지 타입에 맞는 복제 지연기를 사용하여 최적의 클럭 동기 장치를 구현할 수 있다.

Description

클럭 동기 장치{Clock synchronization device}
본 발명은 반도체 메모리 장치의 클럭 동기 회로에 관한 것으로, 보다 상세하게는 초저주파수인 클럭 신호가 입력된 경우, 보조 지연 회로를 사용하여 단위 지연 셀의 개수의 증가 없이 클럭 스큐를 최적화하고, 고주파수인 클럭 신호가 입력된 경우와 저주파수인 클럭 신호가 입력된 경우에 대해 각각 프로그래머블 분배기를 사용하여 동작 주파수를 2배 이상 향상시킬수 있기 때문에 클럭 스큐를 최적화하는 반도체 메모리 장치의 클럭 동기 회로에 관한 것이다.
도 1은 종래 기술에 따른 디지털 클럭 동기 회로을 나타낸 블록도이다. 여기서는 레지스터 제어 지연 동기 루프 회로(register controlled DLL; RCDLL)를 예를 들어 설명한다.
레지스터 제어 지연 동기 루프 회로 RCDLL은, 클럭 버퍼(1), 가변 지연 라인(2), 분주기(3), 더미 가변 지연 라인(4), 더미 입출력 데이터 버퍼(5), 더미 클럭 버퍼(6), 위상 검출부(7) 및 시프트 레지스터(8)를 포함한다.
클럭 버퍼(1)는 외부 클럭 신호 ECLK를 칩 내부로 전달한다.
가변 지연 라인(2)은 직렬 연결된 복수의 단위 지연 셀로 구성되고, 클럭 버퍼(1)에 의해 전달된 기준 클럭 신호 RCLK를 일정 시간 동안 지연시켜 내부 클럭 신호 INCLK가 출력된다.
분주기(3)는 저주파수의 클럭 신호로 내부 클럭 신호 INCLK를 기준 클럭 신호 RCLK에 동기 시키기 위한 클럭 버퍼(10)에 의해 전달된 기준 클럭 신호 RCLK의 주기를 분주한다. 여기서는 1/8 분주기를 사용한다.
더미 가변 지연 라인(4)은 더미(dummy) 회로로서 분주기(3)에 의해 분주된 클럭 신호 DCLK를 가변 지연 라인(2)과 동일한 지연시간으로 지연시킨다.
더미 입출력 데이터 버퍼(5)는 더미 회로로서 실제 입출력 데이터 버퍼와 동일하게 구성한다.
더미 클럭 버퍼(6)는 더미 회로로서 클럭 버퍼(1)와 동일하게 구성된다.
위상 검출부(7)는 더미 클럭 버퍼(6)의 클럭 신호 및 분주기(3)의 클럭 신호의 위상을 비교한다.
시프트 레지스터(8)는 위상 검출부(7)의 출력신호에 따라 가변 지연 라인(2) 및 더미 가변 지연 라인(4)의 지연시간을 조절한다.
여기서, 분주기(3)는 저주파수의 외부 클럭 신호 ECLK가 입력될 때, 내부 클럭 신호 INCLK를 외부 클럭 신호 ECLK에 지연 없이 동기시키기 위해 사용된다. 즉, 분주기(3)에 의해 기준 클럭 신호 RCLK를 분주한 클럭 신호 DCLK는 더미 회로에 의해 시프트 레지스터(8)를 제어한다.
그러나, 외부 클럭 신호 ECLK의 주파수가 낮아질수록 가변 지연 라인(2)을 구성하는 단위 지연 셀의 개수를 증가시켜야 하기 때문에 저주파수의 외부 클럭 신호 ECLK를 사용하는 경우 매우 많은 개수의 단위 지연 셀이 사용된다. 예를 들어 66MHz의 외부 클럭 신호 ECLK를 동작 클럭 신호로 사용하는 경우 단위 지연 셀의 단위 지연율을 0.1ns라고 하면, 150개의 단위 지연 셀이 사용되어야 하기 때문에 칩 면적이 증가하고, 동작 시 전력 소비가 증가하는 문제점이 있다.
또한, 고주파수의 외부 클럭 신호 ECLK가 입력되는 경우 분주기(3)에 의해 분주된 클럭 신호 DCLK를 사용하여 위상 검출부(7)에 의해 1주기 단위로 비교하기 때문에 외부 클럭 신호 ECLK와 내부 클럭 신호 INCLK의 위상 차이에 해당하는 지연 시간만큼에 해당하는 주파수가 최대 동작 주파수가 되기 때문에 고속 DDR SDRAM에서는 사용할 수 없게 되는 문제점이 있다.
따라서 본 발명의 목적은, 초저주파수에서 보조 지연 회로를 사용하여 동작 제한을 해결하는 것이다.
본 발명의 다른 목적은, 초저주파수에서 보조 지연 회로를 사용하여 단위 지연 셀의 개수를 줄여 칩면적을 줄이는 것이다.
본 발명의 또 다른 목적은, 저주파수 및 고주파수에서 프로그래머블 분주기를 사용하여 동작 주파수의 범위를 넓히는 것이다.
본 발명의 또 다른 목적은, 온 칩된 반도체 메모리 장치의 패키지 형태가 변경되더라도 각 패키지 형태에 해당하는 복제 지연회로를 사용하여 최적의 클럭 동기 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 클럭 동기 장치는, 외부로부터 입력된 외부 클럭 신호를 일정시간 지연시켜 내부 클럭 신호를 출력하는 가변 지연 라인; 상기 외부 클럭 신호의 주파수를 나타내는 플래그 신호에 따라 상기 가변 지연 라인의 내부 클럭 신호가 지연되는 지연 경로를 다르게 설정하여 지연하는 보조 지연 수단; 상기 플래그 신호에 따라 분주율을 다르게 설정하는 프로그래머블 분주 수단; 상기 프로그래머블 분주 수단의 출력 클럭 신호와 더미 회로의 출력 클럭 신호의 위상을 비교하는 위상 검출 수단; 및 상기 위상 검출 수단의 출력 신호에 따라 상기 가변 지연 라인의 지연시간을 조절하는 시프트 레지스터를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 실시예인 클럭 동기 회로를 나타낸 블록도이다. 여기서는, 레지스터 제어 지연 동기 루프 회로(register controlled DLL; RCDLL)를 예를 들어 설명한다.
레지스터 제어 지연 동기 루프 회로는, 클럭 버퍼(10), 가변 지연 라인(20), 보조 지연부(30), 프로그래머블 분주기(40), 더미 가변 지연 라인(50), 더미 보조 지연부(60), 더미 입출력 데이터 버퍼(70), 더미 클럭 버퍼(80), 보상 지연부(90), 더미 프로그래머블 분주기(100), 위상 검출부(110) 및 시프트 레지스터(120)를 포함한다.
클럭 버퍼(10)는 외부 클럭 신호 ECLK를 칩 내부로 전달한다.
가변 지연 라인(20)은 직렬 연결된 복수의 단위 지연 셀로 구성되고, 클럭 버퍼(10)에 의해 전달된 기준 클럭 신호 RCLK를 일정 시간 동안 지연시켜 내부 클럭 신호 ICLK를 동기시킨다.
보조 지연부(30)는 플래그 신호 HFFS에 따라 지연율이 조절된다. 여기서, 플래그 신호 HFFS는 외부 클럭 신호 ECLK의 주파수를 검출하여 고주파수일 경우 인에이블 되는 플래그 신호(flag signal)이다.
프로그래머블 분주기(40)는 플래그 신호 HFFS에 따라 분주값을 변경한다. 즉, 플래그 신호 HFFS가 하이 레벨인 경우, 프로그래머블 분주기(40)는 1/2 분주기로 동작하며, 플래그 신호 HFFS가 로우 레벨인 경우, 프로그래머블 분주기(40)는 1/4 분주기로 동작한다.
더미 가변 지연 라인(50)은 더미(dummy) 회로로서 프로그래머블 분주기(40)에 의해 분주된 클럭 신호 DCLK를 가변 지연 라인(20)과 동일한 지연시간으로 지연시킨다.
더미 보조 지연부(60)는 더미 회로로서 보조 지연부(30)와 동일하게 구성되어 플래그 신호 HFFS에 따라 지연율이 조절된다.
더미 입출력 데이터 버퍼(70)는 더미 회로로서 실제 입출력 데이터 버퍼와 동일하게 구성한다.
더미 클럭 버퍼(80)는 더미 회로로서 클럭 버퍼(10)와 동일하게 구성된다.
보상 지연부(90)는 칩의 패키지 형태에 따른 입출력 패드에서의 부하 캐패시턴스의 값에 따른 지연시간을 보상하는 지연회로이다.
더미 프로그래머블 분주기(100)는 프로그래머블 분주기(40)와 동일하게 구성되어, 보상 지연부(90)에 의해 보상된 클럭 신호 CCLK를 플래그 신호 HFFS에 따라 분주값을 변경하여 분주한다.
위상 검출부(110)는 프로그래머블 분주기(40)의 클럭 신호 및 더미 프로그래머블 분주기(100)의 클럭 신호의 위상을 비교한다.
시프트 레지스터(120)는 위상 검출부(110)의 출력신호에 따라 가변 지연 라인(20) 및 더미 가변 지연 라인(50)의 지연시간을 조절한다.
도 3은 본 발명에 따른 레지스터 제어 지연 동기 루프 회로의 보조 지연부(30)의 상세 회로도이다.
보조 지연부(30)는 퓨즈부(31) 및 가변 지연부(32)를 포함한다.
퓨즈부(31)는 초저주파수의 외부 클럭 신호 ECLK가 입력되는 경우 끊어지는 퓨즈(33)와, 퓨즈 컷팅 신호 FCUT를 유지하는 유지부(34)로 구성되며, 유지부(34)는 캐패시터 CF, 인버터 INV1, INV2 및 엔모스 트랜지스터 NM1로 구성된다.
가변 지연부(32)는 지연부(35, 36), 선택부(37, 38) 및 출력부(39)를 포함한다. 지연부(35)는 저주파수인 경우에 가변 지연 라인(20)의 내부 클럭 신호 ICLK를 추가로 지연시키고, 다른 지연부(36)는 초저주파수인 경우 가변 지연 라인(20)의 내부 클럭 신호 ICLK를 추가로 지연시킨다. 여기서, 지연부(36)의 지연값은 지연부(35)의 지연값보다 크게 설정하며, 두 개의 지연부(35, 36)는 다수개의 인버터 체인을 이용한 비반전 지연기를 사용한다.
선택부(37)는 낸드게이트 ND1, ND2 및 인버터 INV3-INV5를 포함한다. 낸드게이트 ND1는 가변 지연 라인(20)의 내부 클럭 신호 ICLK와 퓨즈부(31)의 퓨즈 컷팅 신호 FCUT를 부정 논리곱하고, 인버터 INV3는 낸드게이트 ND1의 출력신호를 반전시킨다. 낸드게이트 ND2는 가변 지연 라인(20)의 내부 클럭 신호 ICLK와 퓨즈부(31)의 퓨즈 컷팅 신호 FCUT가 인버터 INV4에 의해 반전된 신호를 부정 논리곱하고, 인버터 INV5는 낸드게이트 ND2의 출력신호를 반전시킨다.
따라서, 선택부(37)는 퓨즈부(31)의 퓨즈 컷팅 신호 FCUT에 따라 가변 지연 라인(20)의 내부 클럭 신호 ICLK를 두 개의 지연부(35, 36) 중의 하나로 선택적으로 전송하는 역할을 한다.
선택부(38)는 낸드게이트 ND3, ND4 및 인버터 INV6-INV8를 포함한다. 낸드게이트 ND3는 선택부(37)에 의해 전송된 가변 지연 라인(20)의 내부 클럭 신호 ICLK와 플래그 신호 HFFS를 부정 논리곱하고, 인버터 INV6는 낸드게이트 ND3의 출력신호를 반전시킨다. 낸드게이트 ND4는 선택부(37)에 의해 전송된 가변 지연 라인(20)의 내부 클럭 신호 ICLK와 플래그 신호 HFFS가 인버터 INV7에 의해 반전된 신호를 부정 논리곱하고, 인버터 INV8는 낸드게이트 ND4의 출력신호를 반전시킨다.
따라서, 선택부(38)는 플래그 신호(HFFS)에 따라 선택부(37)에 의해 전송된 가변 지연 라인(20)의 내부 클럭 신호(ICLK) 또는 내부 클럭 신호(ICLK)가 지연부(35)에 의해 지연된 신호를 선택적으로 전송한다.
출력부(39)는 노아게이트 NOR1 및 인버터들 INV9-INV11을 포함한다. 노아게이트 NOR1는 선택부(38)에 의해 선택적으로 전송된 클럭 신호들 및 지연부(36)에 의해 지연된 클럭 신호를 부정 논리합하고, 인버터들 INV9-INV11은 노아게이트 NOR1의 출력신호를 순차 반전한다.
도 4는 본 발명에 따른 프로그래머블 분주기(40)의 상세 회로도이다.
프로그래머블 분주기(40)는 1/2 분주기(41), 선택 분주기(42) 및 선택부(43)를 포함한다.
1/2 분주기(41)는 출력 클럭이 인버터 INV12에 의해 반전되어 입력단자로 피드백되고, 클럭 입력단자에 보상 지연부(90)의 보상 클럭 신호 CCLK가 입력되는 D 플립플롭(44)으로 구성된다.
선택 분주기(42)는 낸드게이트 ND5-ND12 및 인버터 INV13를 포함하여, 낸드게이트 ND7의 출력 클럭 신호는 1/2 분주되어 출력되고, 낸드게이트 ND12의 출력 클럭 신호는 분주되지 않고 출력된다.
선택부(43)는 낸드게이트들 ND13, ND14, 인버터들 INV14-INV18 및 전송 게이트들 TG1, TG2를 포함한다. 낸드게이트들 ND13, ND14는 선택 분주기(42)의 출력 클럭 신호들을 인버터들 INV14, INV15에 의해 각각 반전된 신호와 인에이블 신호 EN를 각각 부정 논리곱한다. 전송게이트들 TG1, TG2은 낸드게이트들 ND13, ND14의 출력신호를 플래그 신호 HFFS가 인버터 INV16에 의해 반전된 신호 및 그 인버터 INV16의 출력신호가 인버터 INV17에 의해 반전된 신호에 따라 제어되어 낸드게이트들 ND13, ND14의 출력신호를 선택적으로 각각 전송한다. 인버터 INV18은 전송게이트들 TG1, TG2에 의해 선택적으로 전송된 클럭 신호를 반전 구동하여 분주된 클럭 신호 DCLK를 출력한다.
따라서, 선택부(43)는 선택 분주기(42)의 출력 클럭 신호들을 플래그 신호 HFFS에 따라 선택적으로 전송한다.
이와 같이 구성된 본 발명에 따른 레지스터 제어 지연 동기 루프 회로의 동작을 설명하면 다음과 같다.
먼저, 초저주파수(예를 들어 66MHz 이하)의 외부 클럭 신호 ECLK가 본 발명에 따른 레지스터 제어 지연 동기 루프 회로에 인가된 경우, 퓨즈부(31)의 퓨즈(33)가 끊어진다.
퓨즈(33)가 끊어지면 로우 레벨의 퓨즈 컷팅 신호 FCUT에 따라 내부 클럭 신호 ICLK는 지연시간이 매우 긴 지연부(36)를 통해 보조 클럭 신호 ACLK가 출력된다.
따라서, 초저주파수의 외부 클럭 신호 ECLK의 한주기에 대해 위상을 비교하기 위해 사용되던 많은 수의 단위 지연 셀을 줄일 수 있기 때문에, 레이아웃 면적 및 소비 전력을 감소시킬 수 있고, 동기 시간도 줄일 수 있다.
한편, 저주파수(예를 들어 100MHz 또는 133MHz)의 외부 클럭 신호 ECLK가 본 발명에 따른 레지스터 제어 지연 동기 루프 회로에 인가되는 경우, 퓨즈부(31)의 퓨즈(33)는 연결된 상태가 되므로, 하이 레벨의 퓨즈 컷팅 신호 FCUT에 따라 선택부(37)의 낸드게이트 ND1 및 인버터 INV3에 의해 경로가 설정된다.
이때, 플래그 신호 HFFS는 로우 레벨이므로 인버터 INV3의 출력 클럭 신호가 지연 없이 출력된다.
따라서, 프로그래머블 분주기(40)에 의해 1/4 분주된 클럭 신호 DCLK의 위상을 비교하기 때문에 한주기에 대한 위상을 비교할 때 최대 동작 주파수를 향상시킬 수 있다.
또한, 고주파수의 외부 클럭 신호 ECLK가 본 발명에 따른 레지스터 제어 지연 동기 루프 회로에 인가되는 경우, 퓨즈부(31)의 퓨즈(33)는 연결된 상태가 되므로, 하이 레벨의 퓨즈 컷팅 신호 FCUT에 따라 선택부(37)의 낸드게이트 ND1 및 인버터 INV3에 의해 경로가 설정된다.
이때, 플래그 신호 HFFS는 하이 레벨이므로 프로그래머블 분주기(40)는 1/2 분주기로 동작하여 2주기로 위상을 비교하여 최대 동작 주파수가 높아진다.
또한, 가변 지연부(31)의 인버터 INV3의 출력신호가 지연부(35)에 의해 지연된 클럭 신호가 출력되기 때문에 동기 시간을 줄이며, 단위 지연 셀의 개수를 줄일 수 있기 때문에 지터(jitter)도 줄일 수 있다.
고속 DDR SDRAM은 PC의 메인 메모리뿐만 아니라 동영상을 지원하는 그래픽 카드의 메모리로도 사용되기 때문에 동일한 칩이라도 응용분야에 따라 패키지(package) 형태가 달라진다. 따라서, 온 칩(on-chip) 내에서출력 드라이버의 크기가 다르게 되어 부하 캐패시턴스도 달라지게 되므로, 클럭 신호의 스큐드에 의해 최적의 동작조건을 형성하기 어렵다.
따라서, 본 발명에 따른 레지스터 제어 지연 동기 루프 회로는 도 2에 도시된 바와 같이 보상 지연부(90)를 설치하여 이러한 클럭 스큐에 의한 문제점을 해결하였다.
도 5는 본 발명에 따른 레지스터 제어 지연 동기 루프 회로의 보상 지연부(90)의 상세 블록도이다.
보상 지연부(90)는, 퓨즈부들(91, 92), 퓨즈 디코더(93), 지연부들, 즉 FBGA 지연부(94), TSOPII 지연부(95) 및 CSP 지연부(96), 및 멀티플렉서(97)를 포함한다.
퓨즈부들(91, 92)은 보조 지연부(30)의 퓨즈부(31)와 동일한 구성소자에 의해 동일하게 구성된다.
퓨즈 디코더(93)는 퓨즈부들(91, 92)의 퓨즈 컷팅 신호 FCUT1, FCUT2를 디코딩하여 선택신호들 FBGA, TSOP, CSP을 출력한다.
FBGA 지연부(94), TSOPII 지연부(95) 및 CSP 지연부(96)는 더미 클럭 버퍼(80)의 출력 클럭 신호 BCLK를 각각 미리 설정된 지연시간만큼 각각 지연시킨다.
멀티플렉서(97)는 퓨즈 디코더(93)의 선택신호들 FBGA, TSOP, CSP을 이용하여 지연부들(94, 95, 96)에 의해 지연된 클럭 신호들 중에서 하나를 선택하여 보상 클럭 신호 CCLK로 출력한다.
따라서, 보상 지연부(90)는 각 패키지 형태에 맞는 최적의 복제(replica) 지연부들(94, 95, 96)을 구현하고 퓨즈 옵션에 따라 각 패키지 형태에 맞는 지연부를 선택하여 최적의 레지스터 제어 지연 동기 루프 회로를 구현할 수 있다.
상기한 바와 같은 본 발명에 따른 클럭 동기 장치는, 초저주파수, 저주파수 및 고주파수의 외부 클럭 신호에 대해 보조 지연회로를 사용하여 동기 시간을 줄일 수 있는 효과가 있다.
또한, 저주파수 또는 고주파수의 외부 클럭 신호에 대해 프로그래머블 분주기를 사용하여 최대 동작 주파수 범위를 넓혀서 고속 DDR SDRAM과 같은 반도체 메모리 장치에서도 최적의 클럭 동기 장치를 구현할 수 있는 효과가 있다.
게다가, 반도체 메모리 장치의 사용 용도에 따라 패키지가 변경되더라도 그 패키지에 맞는 최적의 복제 지연회로를 사용하여 각 패키지 형태에 맞는 최적의 클럭 동기 장치를 구현할 수 있는 효과가 있다.
이상과 같이 본 발명에 따른 반도체 메모리 소자의 센스앰프를 예시한 도면을 참조로 설명하였으나, 본 명세서에 게시된 실시예와 도면에 의해 본 발명은 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능할 것이다.
도 1은 종래 기술에 따른 클럭 동기 장치를 나타낸 블록도.
도 2는 본 발명의 바람직한 실시예에 따른 클럭 동기 장치를 나타낸 블록도.
도 3은 도 2의 블록도의 보조 지연부를 나타낸 상세 회로도.
도 4는 도 2의 블록도의 프로그래머블 분주기를 나타낸 상세 회로도.
도 5는 도 2의 블록도의 보상 지연부를 나타낸 상세 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 클럭 버퍼 20 : 가변 지연 라인
30 : 보조 지연부 31 : 퓨즈부
32 : 가변 지연부 33 : 퓨즈
34 : 유지부 35, 36 : 지연부
37, 38 : 선택부 39 : 출력부
40 : 프로그래머블 분주기 41 : 1/2 분주기
42 : 선택 분주기 43 : 선택부
44 : D 플립플롭
50 : 더미 가변 지연 라인 60 : 더미 보조 지연부
70 : 더미 입출력 데이터 버퍼 80 : 더미 클럭 버퍼
90 : 보상 지연부 91, 92 : 퓨즈부
93 : 퓨즈 디코더 94, 95, 96 : 지연부
97 : 멀티플렉서 100 : 더미 프로그래머블 분주기
110 : 위상 검출부 120 : 시프트 레지스터
CF : 캐패시터 NM1 : 엔모스 트랜지스터
INV1-INV18 : 인버터
ND1-ND14 : 낸드게이트

Claims (11)

  1. 외부로부터 입력된 외부 클럭 신호를 일정시간 지연시켜 내부 클럭 신호를 출력하는 가변 지연 라인;
    상기 외부 클럭 신호의 주파수를 나타내는 플래그 신호에 따라 상기 가변 지연 라인의 내부 클럭 신호가 지연되는 지연 경로를 다르게 설정하여 지연하는 보조 지연 수단;
    상기 플래그 신호에 따라 분주율을 다르게 설정하는 프로그래머블 분주 수단;
    상기 프로그래머블 분주 수단의 출력 클럭 신호와 더미 회로의 출력 클럭 신호의 위상을 비교하는 위상 검출 수단; 및
    상기 위상 검출 수단의 출력 신호에 따라 상기 가변 지연 라인의 지연시간을 조절하는 시프트 레지스터를 포함하는 것을 특징으로 하는 클럭 동기 장치.
  2. 제 1 항에 있어서,
    상기 가변 지연 라인은 직렬 연결된 복수의 단위 지연 셀로 구성되는 것을 특징으로 하는 클럭 동기 장치.
  3. 제 1 항에 있어서,
    상기 보조 지연 수단은,
    상기 외부 클럭 신호의 주파수가 낮을수록 지연시간이 긴 지연 경로를 통해 상기 내부 클럭 신호가 지연되는 것을 특징으로 하는 클럭 동기 장치.
  4. 제 1 항에 있어서,
    상기 보조 지연 수단의 각 지연 경로는, 각각 다른 개수의 직렬 연결된 인버터로 구성되는 것을 특징으로 하는 클럭 동기 장치.
  5. 제 1 항에 있어서,
    상기 보조 지연 수단의 각 지연 경로는,
    상기 외부 클럭 신호의 주파수를 검출하여 그 검출된 결과에 해당하는 퓨즈를 컷팅하여 발생하는 전기적 신호를 사용하여 선택하는 것을 특징으로 하는 클럭 동기 장치.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 분주율은,
    상기 외부 클럭 신호의 주파수가 낮아질수록 낮아지도록 설정하는 것을 특징으로 하는 클럭 동기 장치.
  9. 제 1 항에 있어서,
    상기 더미 회로는,
    상기 가변 지연 라인과 동일하게 구성된 더미 가변 지연 라인;
    상기 보조 지연 수단과 동일하게 구성된 더미 보조 지연 수단;
    입출력 데이터 버퍼와 동일하게 구성된 더미 입출력 데이터 버퍼;
    상기 클럭 버퍼와 동일하게 구성된 더미 클럭 버퍼; 및
    상기 프로그래머블 분주 수단과 동일하게 구성된 더미 프로그래머블 분주 수단을 포함하는 것을 특징으로 하는 클럭 동기 장치.
  10. 제 1 항에 있어서,
    상기 더미 회로는,
    패키지 타입에 맞는 지연 시간을 보상하는 보상 지연 수단을 포함하는 것을 특징으로 하는 클럭 동기 장치.
  11. 제 10 항에 있어서,
    상기 보상 지연 수단은,
    패키지 타입에 맞는 지연 시간을 갖는 복수의 복제 지연수단;
    상기 패키지 타입에 해당하는 복수의 퓨즈수단;
    상기 복수의 퓨즈수단의 컷팅 정보를 디코딩하는 퓨즈 디코딩 수단; 및
    상기 퓨즈 디코딩 수단의 출력신호를 이용하여 상기 복수의 복제 지연수단의 출력신호 중의 하나를 선택하는 선택수단을 포함하는 것을 특징으로 하는 클럭 동기 장치.
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