KR20110075559A - 내부 클럭 신호 생성 회로 및 그의 동작 방법 - Google Patents

내부 클럭 신호 생성 회로 및 그의 동작 방법 Download PDF

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Abstract

본 발명은 내부 클럭신호를 생성하는 내부클럭신호 생성회로에 관한 것으로, 제어신호에 응답하여 활성화되는 다수의 단위 지연 셀에 대응하는 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단, 및 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단을 구비하는 내부클럭신호 생성회로를 제공한다.
내부 클럭신호, 외부 클럭 신호, 지연 고정 루프, 위상 고정 루프

Description

내부 클럭 신호 생성 회로 및 그의 동작 방법{INTERNAL CLOCK SIGNAL GENERATOR AND AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부 클럭신호를 생성하는 내부클럭신호 생성회로와 그의 동작방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 경우 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고, 이를 반도체 장치 내에 여러 가지 동작 타이밍을 맞추기 위한 기준으로 사용한다. 그래서 반도체 장치 내부에는 내부 클럭신호를 생성하기 위한 내부클럭신호 생성회로가 구비되며, 이러한 회로에는 대표적으로 지연 고정 루프(Delay Locked Loop, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)가 있다. 이하, 설명의 편의를 위하여 지연 고정 루프를 대표로 설명하기로 한다.
도 1 은 일반적인 지연 고정 루프를 설명하기 위한 블록도이다.
도 1 을 참조하면, 지연 고정 루프는 가변 지연부(110)와, 지연복제 모델링 부(120)와, 위상 검출부(130)와, 제어신호 생성부(140)를 구비한다.
가변 지연부(110)는 지연 제어신호(SH0, SH1, ... SHN)에 대응하는 시간만큼 외부 클럭신호(CLK_EXT)를 지연시켜 DLL 클럭신호(CLK_DLL)를 생성하고, 이렇게 생성된 DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(120)로 입력된다. 지연복제 모델링부(120)는 반도체 장치 내부의 클럭 경로 및 데이터 경로를 모델링(modeling)한 것으로, DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(120)에 모델링된 시간만큼 지연되어 피드백 클럭신호(CLK_FED)가 된다. 이어서, 위상 검출부(130)는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상을 비교하고, 그 결과에 대응하는 위상 검출신호(DET_PHS)를 생성한다. 다음으로, 제어신호 생성부(140)는 위상 검출신호(DET_PHS)에 응답하여 지연 제어신호(SH0, SH1, ... SHN)를 생성한다. 이렇게 생성된 지연 제어신호(SH0, SH1, ... SHN)는 가변 지연부(110)에서 반영되는 지연량을 제어한다.
일반적으로 가변 지연부(110)는 다수의 단위 지연 셀(unit delay cell)로 구성되며, 단위 지연 셀 각각은 예정된 지연시간(이하, '단위 지연시간'이라 칭함)을 가진다. 여기서, 단위 지연시간은 설계 당시 정해지게 된다.
지연 고정 루프는 위와 같은 구성을 통해 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상이 서로 동일해 질 수 있도록 지연 제어신호(SH0, SH1, ... SHN)를 생성하고, 이에 대응하는 DLL 클럭신호(CLK_DLL)를 생성한다. 여기서, 이 두 위상이 서로 동일해지는 상태를 '락킹'이라 한다. 락킹 동작이 완료된 DLL 클럭신호(CLK_DLL)는 데이터를 출력하기 위한 회로까지 전달되고, 데이터는 이렇게 전달된 DLL 클럭신호(CLK_DLL)에 동기화되어 출력된다. DLL 클럭신호(CLK_DLL)에 동기화되어 출력되는 데이터는 마치 외부 클럭신호(CLK_EXT)에 동기화되어 출력되는 것 같이 동작한다.
한편, 일반적으로 지연 고정 루프는 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 락킹 동작이 느려지는 문제점이 있다. 그 이유는 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 가변 지연부(110)가 감당해야할 지연시간이 많아지는데 비하여 단위 지연 셀에서 반영되는 단위 지연 시간이 너무 작기 때문이다. 물론 저주파수의 외부 클럭신호(CLK_EXT)를 대비하여 설계 당시 단위 지연 셀에 반영되는 단위 지연시간을 늘려주는 방안을 고려해 볼 수 있으나, 이는 고주파수의 외부 클럭신호(CLK_EXT)에 대응하여 원하는 락킹 동작을 보장해 줄 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 외부 클럭신호의 주파수 정보에 대응하여 단위 지연시간을 제어할 수 있는 내부클럭신호 생성회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부클럭신호 생성회로는, 제어신호에 응답하여 활성화되는 다수의 단위 지연 셀에 대응하는 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단; 및 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 내부클럭신호 생성회로는, 다수의 단위 지연 셀로 구성되며, 지연제어신호에 대응하는 시간만큼 외부클럭신호를 지연시켜 내부클럭신호를 생성하기 위한 가변지연수단; 회로의 클럭 경로 및 데이터 경로를 모델링한 시간만큼 상기 내부클럭신호를 지연시켜 피드백클럭신호를 생성하기 위한 지연복제 모델링수단; 상기 외부클럭신호와 피드백클럭신호의 위상을 비교하여 위상검출신호를 생성하기 위한 위상검출수단; 상기 위상검출신호에 응답하여 상기 지연제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시 간을 제어하기 위한 단위지연시간 제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 내부클럭신호 생성회로는, 외부클럭신호와 내부클럭신호의 위상/주파수 차이를 비교하여 검출신호를 출력하기 위한 위상/주파수 검출수단; 상기 검출신호에 응답하여 상기 주파수제어신호를 생성하기 위한 제어신호 생성수단; 다수의 단위 지연 셀로 구성되며, 상기 주파수제어신호에 대응하는 주파수의 상기 내부클럭신호를 생성하기 위한 오실레이팅수단; 및 상기 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 내부클럭신호 생성회로의 동작방법은, 외부클럭신호의 주파수에 대응하는 지연량을 정의하는 단계; 상기 지연량에 대응하는 주파수 검출신호를 생성하는 단계; 상기 주파수 검출신호에 응답하여 단위 지연시간을 제어하는 단계; 및 상기 단위 지연시간이 반영된 다수의 단위 지연 셀의 활성화 개수를 제어하여 락킹 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 내부클럭신호 생성회로는 외부클럭신호의 주파수를 검출하여 내부클럭신호를 생성하는데 관여하는 단위 지연 셀의 단위 지연시간을 제어하는 것이 가능하다. 이러한 제어 동작을 수행하는 내부클럭신호 생성회로는 저주파수 또는 고주파수의 외부클럭신호가 인가되더라도 빠르고 안정적인 락킹 동작을 보장해줄 수 있다.
본 발명은 저주파수 또는 고주파수의 외부 클럭신호가 인가되더라도 빠르고, 안정적인 락킹 동작을 통해 내부클럭신호를 생성함으로써, 이 내부클럭신호를 이용할 수 있는 시점을 보다 빠르게 할 수 있는 효과를 얻을 수 있다.
또한, 단위 지연 셀의 단위 지연시간이 외부 클럭신호의 주파수에 연동되기 때문에, 회로 내에 반영되는 환경 요소의 변화에도 원하는 락킹 동작을 수행할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 내부클럭신호 생성회로를 설명하기 위한 블록도로서, 지연 고정 루프에 적용된 일례이다.
도 2 를 참조하면, 내부클럭신호 생성회로는 내부클럭신호 생성부(210)와, 단위지연시간 제어부(220)를 구비한다. 여기서, 내부클럭신호 생성부(210)가 지연 고정 루프에 해당한다.
내부클럭신호 생성부(210)는 지연 제어신호(SH0, SH1, ... SHN)에 응답하여 활성화되는 다수의 단위 지연 셀에 대응하는 DLL 클럭신호(CLK_DLL)를 생성하기 위 한 것으로, 제1 가변지연부(211)와, 지연복제 모델링부(212)와, 제1 위상검출부(213) 및 제어신호 생성부(214)를 구비한다.
이하, 내부클럭신호 생성부(210)의 각 구성요소에 대하여 살펴보기로 한다.
제1 가변지연부(211)는 지연 제어신호(SH0, SH1, ... SHN)에 대응하는 시간만큼 외부 클럭신호(CLK_EXT)를 지연시켜 DLL 클럭신호(CLK_DLL)를 생성한다. 여기서, 제1 가변지연부(211)는 지연 제어신호(SH0, SH1, ... SHN)에 응답하여 활성화되는 다수의 단위 지연 셀로 구성되며, 다수의 단위 지연 셀의 단위 지연시간은 주파수 검출신호(DET_FRQ)에 의하여 제어된다.
지연복제 모델링부(212)는 반도체 장치 내부의 클럭 경로 및 데이터 경로를 모델링한 것으로, DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(212)에 모델링된 시간만큼 지연되어 피드백 클럭신호(CLK_FED)가 된다. 여기서, 지연복제 모델링부(212)는 외부에서 입력되는 외부 클럭신호(CLK_EXT)가 지연 고정 루프까지 전달되는 경로와, 지연 고정 루프에서 생성된 DLL 클럭신호(CLK_DLL)가 데이터를 출력하는 드라이버까지 전달되는 경로, 및 데이터가 DLL 클럭신호(CLK_DLL)에 동기화되는데 까지 전달되는 경로가 모델링 될 수 있다.
제1 위상검출부(213)는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상을 비교하여 위상 검출신호(DET_PHS)를 생성하기 위한 것으로, 위상 검출신호(DET_PHS)는 피드백 클럭신호(CLK_FED)의 위상이 외부 클럭신호(CLK_EXT)의 위상보다 앞서는 경우와 뒤서는 경우에 따라 이에 대응하는 신호로 출력된다.
제어신호 생성부(214)는 위상 검출신호(DET_PHS)에 응답하여 지연 제어신 호(SH0, SH1, ... SHN)를 생성하기 위한 것으로, 지연 제어신호(SH0, SH1, ... SHN)는 제1 가변지연부(211)를 구성하는 다수의 단위 지연 셀 중 활성화되는 단위 지연 셀의 개수를 결정한다. 따라서, 제1 가변지연부(212)는 지연 제어신호(SH0, SH1, ... SHN)에 따라 지연량이 결정된다.
한편, 단위지연시간 제어부(220)는 외부 클럭신호(CLK_EXT)의 주파수를 검출하여 제1 가변지연부(211)의 단위 지연시간을 제어하기 위한 것으로, 제2 가변지연부(221)와, 제2 위상검출부(222), 및 검출신호 생성부(223)를 구비한다. 본 발명의 실시예에 따른 내부클럭신호 생성회로는 외부 클럭신호(CLK_EXT)의 주파수에 따라 제1 가변지연부(211)의 단위 지연시간이 제어된다. 따라서, 제1 가변지연부(211)는 지연 제어신호(SH0, SH1, ... SHN)뿐 아니라 주파수 검출신호(DET_FRQ)를 추가로 입력받는다.
이하, 단위지연시간 제어부(220)의 각 구성요소에 대하여 살펴보기로 한다.
제2 가변지연부(221)는 주파수 검출신호(DET_FRQ)에 대응하는 시간만큼 외부 클럭신호(CLK_EXT)를 지연시켜 출력한다. 이때, 제2 가변지연부(221)의 출력신호는 외부 클럭신호(CLK_EXT)를 반전지연한 신호를 출력하게 되는데 이와 관련된 설명은 이후 동작 설명에서 살펴보기로 한다.
제2 위상검출부(222)는 외부 클럭신호(CLK_EXT)와 제2 가변지연부(221)의 출력신호의 위상을 검출하고, 검출신호 생성부(223)는 제2 위상검출부(222)의 출력신호에 대응하는 전압레벨을 가지는 주파수 검출신호(DET_FRQ)를 생성한다. 여기서, 검출신호 생성부(223)는 제2 위상검출부(222)의 출력신호에 응답하여 충전 경로 또 는 방전 경로를 형성하는 차지펌핑부(223_1)와, 차지펌핑부(223_1)에서 형성된 충전 경로 또는 방전 경로에 대응하는 충전/방전 동작을 통해 주파수 검출신호(DET_FRQ)를 생성하는 필터링부(223_2)를 구비한다.
이하, 본 발명의 실시예에 따른 동작 설명을 살펴보기로 한다.
우선, 제2 가변지연부(221)는 외부 클럭신호(CLK_EXT)를 반전지연한 신호를 출력하고, 제2 위상검출부(222)는 외부 클럭신호(CLK_EXT)와 제2 가변지연부(221)의 출력신호의 위상을 비교하여 해당하는 출력신호를 생성한다. 이어서, 검출신호 생성부(223)는 제2 위상검출부(222)의 출력신호에 대응하는 전압레벨의 주파수 검출신호(DET_FRQ)를 생성하고, 이 주파수 검출신호(DET_FRQ)는 피드백되어 제2 가변지연부(221)의 지연량을 다시 조절한다.
이러한 일련의 동작을 통해 외부 클럭신호(CLK_EXT)와 제2 가변지연부(221)의 출력신호의 위상은 서로 같아지게 된다. 즉, 주파수 검출신호(DET_FRQ)에 응답하여 결정되는 제2 가변지연부(221)의 지연량은 외부 클럭신호(CLK_EXT)의 tCK 의 ½에 대응하게 된다. 바꾸어 말하면, 주파수 검출신호(DET_FRQ)는 외부 클럭신호(CLK_EXT)의 주파수 정보인 tCK 정보를 전원전압으로 바꾼 값이 된다. 따라서, 주파수 검출신호(DET_FRQ)는 외부 클럭신호(CLK_EXT)의 tCK 즉, 외부 클럭신호(CLK_EXT)의 주파수에 대응하는 전압레벨을 가지게 된다.
여기서, 제2 가변지연부(221)가 반전지연된 클럭신호를 출력하는 이유는 제2 가변지연부(221)가 외부 클럭신호(CLK_EXT)의 tCK의 ½에 대응하는 지연량을 확보하기 위함이며, 설계에 따라 확보하고자 하는 지연량은 달라질 수 있다.
한편, 내부클럭신호 생성부(212)의 제1 가변지연부(211)는 주파수 검출신호(DET_FRQ)에 응답하여 단위 지연시간이 제어된다. 즉, 주파수 검출신호(DET_FRQ)는 저주파수의 외부 클럭신호(CLK_EXT)와 고주파수의 외부 클럭신호(CLK_EXT) 각각에 대응하는 전압레벨을 가지며, 그 전압레벨에 따라 제1 가변지연부(211)을 구성하는 단위 지연 셀의 단위 지연시간이 변하게 된다. 다시 말하면, 저주파수의 외부 클럭신호(CLK_EXT)에 응답하여 단위 지연시간은 늘어나게 되고, 고주파수의 외부 클럭신호(CLK_EXT)에 응답하여 단위 지연시간은 줄어들게 된다.
따라서, 본 발명의 실시예에 따른 내부클럭신호 생성회로는 외부 클럭신호(CLK_EXT)의 주파수에 따라 단위 지연시간을 조절하는 것이 가능하다. 이후, 내부클럭신호 생성회로는 이렇게 조절된 단위 지연시간을 반영하여 활성화되는 단위 지연 셀의 개수를 조절함으로써 락킹 동작을 수행한다. 이는 곧 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 빠른 락킹 완료 시점을 확보할 수 있음을 의미하며, 고주파수의 외부 클럭신호(CLK_EXT)에 대응하여 민감한 락킹 동작을 수행할 수 있음을 의미한다.
또한, 위에서 설명한 바와 같이 단위 지연 셀의 단위 지연시간은 외부 클럭신호(CLK_EXT)의 주파수에 연동되어 결정된다. 이는 회로 내에 반영되는 환경 요소의 변화 즉, 공정, 전압, 온도의 변화를 최소화할 수 있음을 의미한다.
도 3 은 본 발명의 다른 실시예에 따른 내부클럭신호 생성회로를 설명하기 위한 블록도로서, 위상 고정 루프에 적용된 일례이다.
도 3 을 참조하면, 내부클럭신호 생성회로는 내부클럭신호 생성부(310)와, 단위지연시간 제어부(320)를 구비한다. 여기서, 내부클럭신호 생성부(310)가 위상 고정 루프에 해당한다. 참고로, 단위지연시간 제어부(320)의 회로 구성 및 회로 동작은 도 2 의 설명으로 대치하고, 여기서는 내부클럭신호 생성부(310)에 대해서만 살펴보기로 한다.
내부클럭신호 생성부(310)는 주파수 제어신호(FC0, FC1, ... FCN)에 응답하여 활성화되는 다수의 단위 지연 셀에 대응하는 PLL 클럭신호(CLK_PLL)를 생성하기 위한 것으로, 위상/주파수 검출부(311)와, 제어신호 생성부(312), 및 오실레이팅부(313)를 구비한다.
위상/주파수 검출부(311)는 외부 클럭신호(CLK_EXT)와 PLL 클럭신호(CLK_PLL)의 위상/주파수 차이를 비교하여 위상/주파수 검출신호(DET_PHS)를 출력하기 위한 것으로, 위상 검출신호(DET_PHS)는 외부 클럭신호(CLK_EXT)와 PLL 클럭신호(CLK_PLL)의 위상/주파수 차이에 대응하는 신호로 출력된다.
제어신호 생성부(312)는 위상 검출신호(DET_PHS)에 응답하여 주파수 제어신호(FC0, FC1, ... FCN)를 생성하기 위한 것으로, 주파수 제어신호(FC0, FC1, ... FCN)는 오실레이팅부(313)를 구성하는 다수의 지연 셀 중 활성화되는 단위 지연 셀의 개수를 결정한다.
오실레이팅부(313)는 주파수 제어신호(FC0, FC1, ... FCN)에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 여기서, 오실레이팅부(313)는 주파수 제어신호(FC0, FC1, ... FCN)에 따라 활성화되는 단위 지연 셀의 개수를 결정하고, 그 개수에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 이어서, 본 발명 의 실시예에 따른 오실레이팅부(313)는 주파수 검출신호(DET_FRQ)를 추가로 입력받으며, 도 2 의 제1 가변지연부(211)와 마찬가지로 주파수 검출신호(DET_FRQ)에 따라 단위 지연 셀의 단위 지연시간이 조절된다.
참고로, 위상 고정 루프의 경우 외부 클럭신호(CLK_EXT)와 PLL 클럭신호(CLK_PLL)의 위상/주파수가 동일해 지는 경우를 일반적으로 '락킹'이라고 하며, 만약, 외부 클럭신호(CLK_EXT) 또는 PLL 클럭신호(CLK_PLL)를 분주하는 경우 이를 고려하여 락킹 동작이 이루어진다.
한편, 도 2 의 제1 가변지연부(211)의 단위 지연 셀과 도 3 의 오실레이팅부(313)의 단위 지연 셀의 단위 지연시간을 주파수 검출신호(DET_FRQ)에 따라 조절하는 방법은 설계에 따라 다양해 질 수 있으며, 그 일례를 도 4 및 도 5 를 통해 좀 더 자세히 살펴보기로 한다.
도 4 는 도 2 의 제1 가변지연부(211)의 단위 지연 셀을 개략적으로 설명하기 위한 회로도로서, 도시되지는 않았지만, 지연 제어신호(SH0, SH1, ... SHN)에 의하여 활성화될 단위 지연 셀(UD1, UD2, UD3, UD4)의 개수가 4 개라고 가정하기로 한다. 또한, 주파수 검출신호(DET_FRQ)는 고주파수의 외부 클럭신호(CLK_EXT)에 대응하여 높은 전압레벨을 가지며, 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 낮은 전압레벨을 가진다고 가정하기로 한다.
도 4 를 참조하면, 제1 가변지연부(211)는 외부 클럭신호(CLK_EXT)를 입력받으며 다수의 단위 지연 셀(UD1, UD2, UD3, UD4)로 구성된 지연부(410)와, 주파수 검출신호(DET_FRQ)에 응답하여 지연부(410)의 구동력을 조절하기 위한 구동력 조절 부(420)를 구비한다. 여기서, 지연부(410)의 다수의 단위 지연 셀(UD1, UD2, UD3, UD4)은 직렬 연결된 인버터로 구성될 수 있으며, 구동력 조절부(420)는 다수의 단위 지연 셀(UD1, UD2, UD3, UD4) 각각과 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 주파수 검출신호(DET_FRQ)를 게이트로 입력받는 NMOS 트랜지스터로 구성될 수 있다.
한편, 각각의 단위 지연 셀(UD1, UD2, UD3, UD4)의 구동력은 NMOS 트랜지스터의 턴-온(turn-on) 정도에 따라 달라지며, NMOS 트랜지스터의 턴-온 정도는 주파수 검출신호(DET_FRQ)의 전압레벨에 따라 달라진다. 다시 말하면, 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 주파수 검출신호(DET_FRQ)의 전압레벨이 낮아지면, 각각의 단위 지연 셀(UD1, UD2, UD3, UD4)의 구동력은 작아지고 이에 따라 단위 지연시간은 길어지게 된다. 반대로, 고주파수의 외부 클럭신호(CLK_EXT)에 대응하여 주파수 검출신호(DET_FRQ)의 전압레벨이 높아지면, 각각의 단위 지연 셀(UD1, UD2, UD3)의 구동력은 커지고 이에 따라 단위 지연시간은 짧아지게 된다.
즉, 주파수 검출신호(DET_FRQ)의 전압레벨에 따라 각각의 단위 지연 셀(UD1, UD2, UD3, UD4)의 구동력이 결정되며 이는 곧, 단위 지연시간을 주파수 검출신호(DET_FRQ)에 따라 조절할 수 있음을 의미한다. 결국, 본 발명의 실시예에 따른 내부클럭신호 생성회로는 외부 클럭신호(CLK_EXT)의 주파수에 따라 연동되는 주파수 검출신호(DET_FRQ)로 단위 지연시간을 조절함으로써, 원하는 DLL 클럭신호(CLK_DLL)를 빠르고 안정적으로 생성하는 것이 가능하다.
도 5 는 도 3 의 오실레이팅부(313)의 단위 지연 셀을 개략적으로 설명하기 위한 회로도로서, 도시되지는 않았지만, 주파수 제어신호(FC0, FC1, ... FCN)에 의하여 활성화될 단위 지연 셀(UD1, UD2, UD3)의 개수가 3 개라고 가정하기로 한다.
도 5 를 참조하면, 오실레이팅부(313)는 다수의 단위 지연 셀(UD1, UD2, UD3)을 구비하는 지연부(510)와, 주파수 검출신호(DET_FRQ)에 응답하여 지연부(510)의 구동력을 조절하기 위한 구동력 조절부(520)를 구비한다. 여기서, 오실레이팅부(313)는 출력되는 PLL 클럭신호(CLK_PLL)를 피드백받아 오실레이팅 동작을 수행한다.
도 5 의 경우도 도 4 의 경우와 마찬가지로 주파수 검출신호(DET_FRQ)의 전압레벨에 따라 각각의 단위 지연 셀(UD1, UD2, UD3)의 구동력이 결정되며, 단위 지연시간이 조절되는 것이 가능하다. 결국, 본 발명의 실시예에 따른 내부클럭신호 생성회로는 외부 클럭신호(CLK_EXT)의 주파수에 따라 연동되는 주파수 검출신호(DET_FRQ)로 단위 지연시간을 조절함으로써, 원하는 PLL 클럭신호(CLK_PLL)를 빠르고 안정적으로 생성하는 것이 가능하다.
전술한 바와 같이, 본 발명에 실시예에 따른 내부클럭신호 생성회로는 내부 클럭신호를 생성하는데 관련되는 단위 지연 셀의 단위 지연시간을 외부 클럭신호(CLK_EXT)의 주파수에 따라 조절하는 것이 가능하다. 따라서, 저주파수의 외부 클럭신호(CLK_EXT)에 대응하여 보다 빠른 락킹 동작을 보장해 줄 수 있으며, 고주파수의 외부 클럭신호(CLK_EXT)에 대응하여서도 보다 정밀한 락킹 동작을 보장해 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 은 일반적인 지연 고정 루프를 설명하기 위한 블록도.
도 2 는 본 발명의 실시예에 따른 내부클럭신호 생성회로를 설명하기 위한 블록도.
도 3 은 본 발명의 다른 실시예에 따른 내부클럭신호 생성회로를 설명하기 위한 블록도.
도 4 는 도 2 의 제1 가변지연부(211)의 단위 지연 셀을 개략적으로 설명하기 위한 회로도.
도 5 는 도 3 의 오실레이팅부(313)의 단위 지연 셀을 개략적으로 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 내부클럭신호 생성부
220 : 단위지연시간 제어부

Claims (30)

  1. 제어신호에 응답하여 활성화되는 다수의 단위 지연 셀에 대응하는 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단; 및
    외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단
    을 구비하는 내부클럭신호 생성회로.
  2. 제1항에 있어서,
    상기 단위지연시간 제어수단은 상기 외부클럭신호의 주파수에 대응하는 주파수 검출신호를 생성하여 상기 내부클럭신호 생성수단에 제공하는 것을 특징으로 하는 내부클럭신호 생성회로.
  3. 제2항에 있어서,
    상기 주파수 검출신호는 상기 외부클럭신호의 주파수에 대응하는 전압레벨을 가지는 것을 특징으로 하는 내부클럭신호 생성회로.
  4. 제2항에 있어서,
    상기 단위지연시간 제어수단은,
    상기 주파수 검출신호에 대응하는 시간만큼 상기 외부클럭신호를 지연시켜 출력하기 위한 가변지연부;
    상기 외부클럭신호와 상기 가변지연부의 출력신호의 위상을 비교하기 위한 위상검출부; 및
    상기 위상검출부의 출력신호에 대응하여 상기 주파수 검출신호를 생성하기 위한 검출신호 생성부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  5. 제4항에 있어서,
    상기 가변지연부는 상기 외부클럭신호를 반전지연시켜 출력하는 것을 특징으로 하는 내부클럭신호 생성회로.
  6. 제4항에 있어서,
    상기 가변지연부의 지연량은 상기 외부클럭신호의 주파수에 대응하여 정의되는 것을 특징으로 하는 내부클럭신호 생성회로.
  7. 제4항에 있어서,
    상기 검출신호 생성부는,
    상기 위상검출부의 출력신호에 응답하여 충전 경로 또는 방전 경로를 형성하기 위한 차지펌핑부; 및
    상기 차지펌핑부의 충전 경로 또는 방전 경로에 대응하는 충전/방전 동작을 통해 상기 주파수 검출신호를 생성하기 위한 필터링부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  8. 다수의 단위 지연 셀로 구성되며, 지연제어신호에 대응하는 시간만큼 외부클럭신호를 지연시켜 내부클럭신호를 생성하기 위한 가변지연수단;
    회로의 클럭 경로 및 데이터 경로를 모델링한 시간만큼 상기 내부클럭신호를 지연시켜 피드백클럭신호를 생성하기 위한 지연복제 모델링수단;
    상기 외부클럭신호와 피드백클럭신호의 위상을 비교하여 위상검출신호를 생성하기 위한 위상검출수단;
    상기 위상검출신호에 응답하여 상기 지연제어신호를 생성하기 위한 제어신호 생성수단; 및
    상기 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단
    을 구비하는 내부클럭신호 생성회로.
  9. 제8항에 있어서,
    상기 가변지연수단은,
    상기 다수의 단위 지연 셀이 직렬 연결되고, 상기 지연제어신호에 대응하는 시간만큼 상기 외부클럭신호를 지연시켜 상기 내부클럭신호를 생성하기 위한 지연부; 및
    상기 외부클럭신호의 주파수에 대응하여 상기 지연부의 구동력을 조절하기 위한 구동력조절부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  10. 제8항에 있어서,
    상기 다수의 단위 지연 셀은 상기 지연제어신호에 응답하여 활성화되는 개수가 결정되는 것을 특징으로 하는 내부클럭신호 생성회로.
  11. 제8항에 있어서,
    상기 단위지연시간 제어수단은 상기 외부클럭신호의 주파수에 대응하는 주파수 검출신호를 생성하여 상기 내부클럭신호 생성수단에 제공하는 것을 특징으로 하는 내부클럭신호 생성회로.
  12. 제11항에 있어서,
    상기 주파수 검출신호는 상기 외부클럭신호의 주파수에 대응하는 전압레벨을 가지는 것을 특징으로 하는 내부클럭신호 생성회로.
  13. 제11항에 있어서,
    상기 단위지연시간 제어수단은,
    상기 주파수 검출신호에 대응하는 시간만큼 상기 외부클럭신호를 지연시켜 출력하기 위한 제2 가변지연부;
    상기 외부클럭신호와 상기 제2 가변지연부의 출력신호의 위상을 비교하기 위한 제2 위상검출부; 및
    상기 제2 위상검출부의 출력신호에 대응하여 상기 주파수 검출신호를 생성하기 위한 검출신호 생성부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  14. 제13항에 있어서,
    상기 제2 가변지연부는 상기 외부클럭신호를 반전지연시켜 출력하는 것을 특징으로 하는 내부클럭신호 생성회로.
  15. 제13항에 있어서,
    상기 제2 가변지연부의 지연량은 상기 외부클럭신호의 주파수에 대응하여 정의되는 것을 특징으로 하는 내부클럭신호 생성회로.
  16. 제13항에 있어서,
    상기 검출신호 생성부는,
    상기 제2 위상검출부의 출력신호에 응답하여 충전 경로 또는 방전 경로를 형성하기 위한 차지펌핑부; 및
    상기 차지펌핑부의 충전 경로 또는 방전 경로에 대응하는 충전/방전 동작을 통해 상기 주파수 검출신호를 생성하기 위한 필터링부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  17. 외부클럭신호와 내부클럭신호의 위상/주파수 차이를 비교하여 검출신호를 출력하기 위한 위상/주파수 검출수단;
    상기 검출신호에 응답하여 상기 주파수제어신호를 생성하기 위한 제어신호 생성수단;
    다수의 단위 지연 셀로 구성되며, 상기 주파수제어신호에 대응하는 주파수의 상기 내부클럭신호를 생성하기 위한 오실레이팅수단; 및
    상기 외부클럭신호의 주파수를 검출하여 상기 다수의 단위 지연 셀 각각의 단위 지연시간을 제어하기 위한 단위지연시간 제어수단
    을 구비하는 내부클럭신호 생성회로.
  18. 제17항에 있어서,
    상기 오실레이팅수단은,
    상기 다수의 단위 지연 셀이 직렬 연결되고, 상기 주파수제어신호에 대응하는 시간만큼 상기 외부클럭신호를 지연시켜 피드백받아 이에 대응하는 주파수의 상기 내부클럭신호를 생성하기 위한 지연부; 및
    상기 외부클럭신호의 주파수에 대응하여 상기 지연부의 구동력을 조절하기 위한 구동력조절부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  19. 제17항에 있어서,
    상기 다수의 단위 지연 셀은 상기 주파수제어신호에 응답하여 활성화되는 개수가 결정되는 것을 특징으로 하는 내부클럭신호 생성회로.
  20. 제17항에 있어서,
    상기 단위지연시간 제어수단은 상기 외부클럭신호의 주파수에 대응하는 주파수 검출신호를 생성하여 상기 내부클럭신호 생성수단에 제공하는 것을 특징으로 하는 내부클럭신호 생성회로.
  21. 제20항에 있어서,
    상기 주파수 검출신호는 상기 외부클럭신호의 주파수에 대응하는 전압레벨을 가지는 것을 특징으로 하는 내부클럭신호 생성회로.
  22. 제20항에 있어서,
    상기 단위지연시간 제어수단은,
    상기 주파수 검출신호에 대응하는 시간만큼 상기 외부클럭신호를 지연시켜 출력하기 위한 가변지연부;
    상기 외부클럭신호와 상기 가변지연부의 출력신호의 위상을 비교하기 위한 위상검출부; 및
    상기 위상검출부의 출력신호에 대응하여 상기 주파수 검출신호를 생성하기 위한 검출신호 생성부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  23. 제22항에 있어서,
    상기 가변지연부는 상기 외부클럭신호를 반전지연시켜 출력하는 것을 특징으로 하는 내부클럭신호 생성회로.
  24. 제22항에 있어서,
    상기 가변지연부의 지연량은 상기 외부클럭신호의 주파수에 대응하여 정의되는 것을 특징으로 하는 내부클럭신호 생성회로.
  25. 제22항에 있어서,
    상기 검출신호 생성부는,
    상기 위상검출부의 출력신호에 응답하여 충전 경로 또는 방전 경로를 형성하기 위한 차지펌핑부; 및
    상기 차지펌핑부의 충전 경로 또는 방전 경로에 대응하는 충전/방전 동작을 통해 상기 주파수 검출신호를 생성하기 위한 필터링부를 구비하는 것을 특징으로 하는 내부클럭신호 생성회로.
  26. 외부클럭신호의 주파수에 대응하는 지연량을 정의하는 단계;
    상기 지연량에 대응하는 주파수 검출신호를 생성하는 단계;
    상기 주파수 검출신호에 응답하여 단위 지연시간을 제어하는 단계; 및
    상기 단위 지연시간이 반영된 다수의 단위 지연 셀의 활성화 개수를 제어하여 락킹 동작을 수행하는 단계
    를 포함하는 내부클럭신호 생성회로의 동작방법.
  27. 제26항에 있어서,
    상기 지연량을 정의하는 단계는,
    상기 주파수 검출신호에 대응하는 시간만큼 상기 외부클럭신호를 지연하는 단계; 및
    상기 지연하는 단계의 출력신호와 상기 외부클럭신호의 위상을 비교하여 상기 외부클럭신호를 지연하는 단계를 유지 및 멈추는 단계를 포함하는 것을 특징으로 하는 내부클럭신호 생성회로의 동작방법.
  28. 제27항에 있어서,
    상기 외부클럭신호를 지연하는 단계는 상기 외부클럭신호를 반전지연시키는 것을 특징으로 하는 내부클럭신호 생성회로의 동작방법.
  29. 제26항에 있어서,
    상기 주파수 검출신호는 상기 외부클럭신호의 주파수에 대응하는 전압레벨을 가지는 것을 특징으로 하는 내부클럭신호 생성회로의 동작방법.
  30. 제26항에 있어서,
    상기 다수의 단위 지연 셀 각각의 단위 지연시간은 상기 외부클럭신호의 주파수에 대응하는 시간을 가지는 것을 특징으로 하는 내부클럭신호 생성회로의 동작 방법.
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