KR20110002228A - 반도체 장치 - Google Patents

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Abstract

반도체 장치의 클록 듀티 보정 회로(Duty Cycle Correction : DCC) 회로에 관한 것으로서, 지연고정을 이루기 위하여 소스 클록과 피드백 클록 - 지연고정클록에 상기 소스 클록 경로의 실제 지연량을 반영한 클록임 - 의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하기 위한 지연고정루프와, 상기 지연고정클록의 위상을 설정된 비율로 분주하여 제1 지연고정 분주클록을 생성하기 위한 위상분주부와, 듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제1 지연고정 분주클록을 지연시켜 제2 지연고정 분주클록으로써 출력하기 위한 클록지연부와, 상기 제1 및 제2 지연고정 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록을 생성하기 위한 듀티 보정 클록 생성부, 및 상기 듀티 보정 클록의 듀티 비에 대응하여 그 전압레벨이 변동하는 상기 듀티비 보정전압을 생성하기 위한 듀티비 보정전압 생성부를 구비하는 반도체 장치를 제공한다.
듀티 비, 지연고정루프, 위상 분주, 듀티비 보정전압

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 클록 듀티 보정 회로(Duty Cycle Correction : DCC) 회로에 관한 것이다.
DDR(Double Date Rate)기술은 메모리 시스템의 대역폭을 향상시키기 위하여 개발되었다. 상기 메모리 시스템은 내부 클럭신호의 상승에지 및 하강에지를 사용한다. 이 경우 내부 클럭신호의 듀티 사이클(duty cycle)은 고성능 메모리 시스템에서 타이밍 마진(timing margin)을 최대로 유지할 수 있는 중요한 요소가 된다.
즉, 내부 클럭신호의 듀티 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시킨다. 따라서 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따른 듀티 사이클의 왜곡을 보상하기 위하여 장치가 필요하게 되었다. 즉, DLL에서 사용되는 듀티 사이클 보정 회로는 내부 클럭신호의 듀티를 보정하는 회로이다.
도 1은 종래기술에 따른 반도체 장치의 듀티 사이클 보정 회로의 구성 및 동작을 설명하기 위해 도시한 블록 다이어그램 및 타이밍 다이어그램이다.
도 1의 블록 다이어그램을 참조하면, 지연고정을 이루기 위하여 소스 클록(CLK, CLKB) - 외부에서 입력되는 클록을 의미함 - 과 피드백 클록(FBCLK) - 지연고정클록(DLLCLK)에 소스 클록(CLK, CLKB) 경로의 실제 지연량(REPLICA DELAY)을 반영한 클록임 - 의 위상을 비교하고, 비교결과에 대응되는 시간만큼 소스 클록(CLK, CLKB)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기 위한 지연고정루프(100)와, 지연고정클록(DLLCLK)의 위상을 설정된 비율로 분주하여 지연고정 분주클록(DIV_DLLCLK)을 생성하기 위한 위상분주부(120)를 구비한다.
도 1의 타이밍 다이어그램을 살펴보면, 지연고정루프(100)에서 출력되는 지연고정클록(DLLCLK)의 듀티 비(duty ratio)가 50%를 유지 못하는 것을 알 수 있다. 즉, 지연고정클록(DLLCLK)의 로직'하이'(High)구간의 길이가 로직'로우'(Low)구간의 길이보다 매우 짧은 상태인 것을 알 수 있다.
이렇게 듀티 비가 50%를 유지하지 못하는 지연고정클록(DLLCLK)을 위상분주부(120)를 통해 그 위상을 2배로 분주하여 지연고정 분주클록(DIV_DLLCLK)로서 출력하게 되면, 그 듀티 비가 50%를 정확하게 유지하는 상태가 되는 것을 알 수 있다.
즉, 위상분주부(120)에서 지연고정클록(DLLCLK)의 한 주기(1tck)를 지연고정 분주클록(DIV_DLLCLK)의 반주기(1/2tck)가 되도록 하므로, 지연고정클록(DLLCLK)의 한 주기(1tck) 내에서 서로 다른 길이를 갖고 있던 지연고정클록(DLLCLK)의 로직' 하이'(High)구간과 로직'로우'(Low)구간은 지연고정 분주클록(DIV_DLLCLK)에서는 아무런 의미가 없어지며, 지연고정 분주클록(DIV_DLLCLK)은 그 듀티비가 항상 50%를 유지할 수 있게 된다.
하지만, 전술한 바와 같은 종래기술에서는 지연고정클록(DLLCLK)의 위상을 2배로 분주하여 지연고정 분주클록(DIV_DLLCLK)으로써 출력하므로, 지연고정클록(DLLCLK)의 주파수에 비해 지연고정 분주클록(DIV_DLLCLK)의 주파수가 반(1/2)이 되며, 이렇게 주파수가 낮은 지연고정 분주클록(DIV_DLLCLK)을 사용하여 반도체 장치를 동작시키게 되면, 그만큼 반도체 장치의 동작속도가 느려야 한다는 단점이 존재한다.
따라서, 전술한 종래기술과 같은 방식으로 그 듀티비를 보정한 클록을 사용하여 원하는 동작속도를 유지하는 반도체 장치를 만들기 위해서는, 반도체 장치의 동작속도보다 지연고정루프(100)에서 출력되는 클록의 주파수가 더 높아야 한다는 문제점이 있다.
즉, 비교적 높은 주파수로 동작해야하는 반도체 장치에는 전술한 종래기술과 같은 방식의 듀티 사이클 보정방식을 적용할 수 없는 문제가 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 작은 면적을 차지함에도 불구하고 빠른 동작과 작은 전류소모를 갖는 반도체 장치의 듀티 사이클 보정 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 지연고정을 이루기 위하여 소스 클록과 피드백 클록 - 지연고정클록에 상기 소스 클록 경로의 실제 지연량을 반영한 클록임 - 의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하기 위한 지연고정루프; 상기 지연고정클록의 위상을 설정된 비율로 분주하여 제1 지연고정 분주클록을 생성하기 위한 위상분주부; 듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제1 지연고정 분주클록을 지연시켜 제2 지연고정 분주클록으로써 출력하기 위한 클록지연부; 상기 제1 및 제2 지연고정 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록을 생성하기 위한 듀티 보정 클록 생성부; 및 상기 듀티 보정 클록의 듀티 비에 대응하여 그 전압레벨이 변동하는 상기 듀티비 보정전압을 생성하기 위한 듀티비 보정전압 생성부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르 면, 소스 클록의 위상을 설정된 비율로 분주하여 제1 분주클록을 생성하기 위한 위상분주부; 듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제1 분주클록을 지연시켜 제2 분주클록으로써 출력하기 위한 클록지연부; 상기 제1 및 제2 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록을 생성하기 위한 듀티 보정 클록 생성부; 및 상기 듀티 보정 클록의 듀티 비에 대응하여 그 전압레벨이 변동하는 상기 듀티비 보정전압을 생성하기 위한 듀티비 보정전압 생성부를 구비하는 반도체 장치.
전술한 본 발명은 지연고정클록의 위상을 분주한 후, 분주된 클록의 위상변화를 이용해 듀티를 보정함으로써, 지연고정클록과 동일한 주파수를 가지는 듀티 보정 클록을 생성할 수 있다. 이로 인해, 듀티 보정 동작을 통해 소모되는 전류의 양을 최소한으로 유지하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2를 참조하면 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 구성을 설명하기 위해 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 듀티 사이클 보정 회로는, 지연고정을 이루기 위하여 소스 클록(CLK, CLKB)과 피드백 클록(FBCLK) - 지연고정클록(DLLCLK)에 소스 클록 경로(CLK, CLKB)의 실제 지연량(REPLICA DELAY)을 반영한 클록임 - 의 위상을 비교하고, 비교결과에 대응되는 시간만큼 소스 클록(CLK, CLKB)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기 위한 지연고정루프(200)와, 지연고정클록(DLLCLK)의 위상을 설정된 비율로 분주하여 제1 지연고정 분주클록(DIV_DLLCLK_1)을 생성하기 위한 위상분주부(220)와, 듀티비 보정전압(DCC_VOL)의 레벨에 대응하는 지연량만큼 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로써 출력하기 위한 클록지연부(240)와, 제1 지연고정 분주클록(DIV_DLLCLK_1) 및 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록(DCC_CLK)을 생성하기 위한 듀티 보정 클록 생성부(260), 및 듀티 보정 클록(DCC_CLK)의 듀티 비에 대응하여 그 전압레벨이 변동하는 듀티비 보정전압(DCC_VOL)을 생성하기 위한 듀티비 보정전압 생성부(280)를 구비한다.
또한, 듀티비 보정전압(DCC_VOL)의 레벨에 대응하는 지연량만큼 제2 지연고정 분주클록(DIV_DLLCLK_2)을 지연시켜 제3 지연고정 분주클록(DIV_DLLCLK_3)으로써 출력하기 위한 더미 클록지연부(250)와, 제2 지연고정 분주클록(DIV_DLLCLK_2) 및 제3 지연고정 분주클록(DIV_DLLCLK_3)의 각 에지에 대응하여 그 논리레벨이 천 이하는 듀티 보정 반전클록(DLL_CLKB)을 생성하기 위한 듀티 보정 반전클록 생성부(270)를 더 구비한다.
또한, 듀티 보정 반전클록 생성부(270)의 출력단에 접속되어 듀티 보정 반전클록(DLL_CLKB)을 반전구동하기 위한 더미 클록반전구동부(290)를 더 구비한다.
여기서, 듀티 보정 클록 생성부(260)는, 제1 지연고정 분주클록(DIV_DLLCLK_1)을 제1 입력단으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 듀티 보정 클록(DCC_CLK)으로서 출력하기 위한 익스크루시브 노아 게이트(XNOR1)를 구비한다.
또한, 듀티 보정 반전클록 생성부(270)는, 제2 지연고정 분주클록(DIV_DLLCLK_2)을 제1 입력단으로 제3 지연고정 분주클록(DIV_DLLCLK_3)을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 듀티 보정 반전클록(DLL_CLKB)으로서 출력하기 위한 익스크루시브 노아 게이트(XNOR2)를 구비한다.
그리고, 듀티비 보정전압 생성부(284)는, 동작제어신호(DLL_CTRL)에 응답하여 듀티비 보정전압(DCC_VOL)단의 초기 전압레벨을 설정하기 위한 초기 전압레벨 설정부(282)와, 듀티 보정 클록(DCC_CLK)을 반전구동하여 지연제어클록(DLY_CTRL_CLK)으로 출력하기 위한 클록반전구동부(284), 및 지연제어클록(DLY_CTRL_CLK)의 듀티 비에 대응하여 듀티비 보정전압(DCC_VOL)단의 전압레벨을 변동시키기 위한 전압레벨 변동부(286)를 구비한다.
또한, 듀티비 보정전압 생성부(284)의 구성요소 중 클록반전구동부(284)는, 듀티 보정 클록(DCC_CLK)을 입력받아 지연제어클록(DLY_CTRL_CLK)으로서 출력하기 위한 인버터(INV1)를 구비한다.
또한, 듀티비 보정전압 생성부(284)의 구성요소 중 전압레벨 변동부(286)는, 지연제어클록(DLY_CTRL_CLK)단과 듀티비 보정전압(DCC_VOL)단 사이에 접속된 저항(R)과, 듀티비 보정전압(DCC_VOL)단과 접지전압(VSS)단 사이에 접속된 커패시터(C)를 구비한다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 구성요소 중 클록지연부를 상세히 도시한 회로도이다.
도 3을 참조하면, 클록 입력단과 클록 출력단 사이에 직렬로 접속된 다수의 인버터(DINV1, DINV2, … , DINVN)와, 게이트로 인가되는 듀티비 보정전압(DCC_VOL)의 레벨에 따라 소스 접속된 중간노드(MID_ND_1, … , MID_ND_N-1)와 드레인 접속된 구동노드(DRV_ND_1, … , DRV_ND_N-1) 사이에 흐르는 전류의 크기를 조절하기 위한 각각의 인버터(DINV1, DINV2, … , DINVN) 사이에 위치하는 다수의 PMOS 트랜지스터(P1, … , PN-1)와, 다수의 중간노드(MID_ND_1, … , MID_ND_N-1)와 접지전압(VSS)단 사이에 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작을 설명하면 다음과 같다.
먼저, 지연고정루프(200)의 동작을 간단히 설명하면, 소스 클록(CLK, CLKB) 의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하지만 하강에지(falling edge)가 되더라도 상관없음 - 와 피드백 클록(FBCLK)의 기준에지의 위상차이에 대응하는 만큼의 지연량을 소스 클록(CLK, CLKB)에 적용하여 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행한다.
이때, 지연고정루프(200)에서는 소스 클록(CLK, CLKB)과 피드백 클록(FBCLK)의 기준에지의 위상이 일치하는지 만을 보기 때문에 소스 클록(CLK, CLKB)의 듀티비(duty ratio)가 틀어져 있다고 해도 그 값을 보정해주지 못한다. 또한, 일반적으로 외부에서 전송되어 오는 소스 클록(CLK, CLKB)은 전송과정에서 듀티 비가 틀어지게 되므로, 지연고정루프(200)에서 출력되는 지연고정클록(DLLCLK)의 듀티 비(duty ratio)는 틀어져 있는 상태가 된다.
그리고, 위상분주부(220)에서는 듀티 비가 틀어져 있는 지연고정클록(DLLCLK)의 위상을 2배로 분주하여, 지연고정클록(DLLCLK)의 주파수에 비해 그 주파수의 크기가 1/2이 되는 제1 지연고정 분주클록(DIV_DLLCLK_1)을 생성한다.
이렇게, 위상분주부(220)를 통해 출력되는 제1 지연고정 분주클록(DIV_DLLCLK_1)의 듀티 비는 틀어지지 않고 50%를 정확하게 유지하게 되는데, 이는, 위상분주부(220)에서 지연고정클록(DLLCLK)의 한 주기(1tck)가 제1 지연고정 분주클록(DIV_DLLCLK_1)의 반주기(1/2tck)가 되도록 동작하게 되므로, 지연고정클록(DLLCLK)의 한 주기(1tck) 내에서 서로 다른 길이를 갖고 있던 지연고정클록(DLLCLK)의 로직'하이'(High)구간과 로직'로우'(Low)구간은 제1 지연고정 분주클록(DIV_DLLCLK_1)에서는 반 주기(1/2tck)로 통합되어 아무런 의미가 없어지며, 제1 지연고정 분주클록(DIV_DLLCLK_1)은 그 듀티비가 항상 50%를 유지할 수 있게 된다.
그리고, 클록지연부(240)는, 듀티비 보정전압(DCC_VOL)의 레벨에 대응하여 변동하는 지연량으로 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로서 출력한다.
즉, 클록지연부(240)는, 설정된 초기 전압레벨을 갖는 듀티비 보정전압(DCC_VOL)의 레벨에 대응하여 미리 설정된 지연량을 갖는 초기 지연량으로 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로서 출력하는 상태를 유지하고 있다가 듀티비 보정전압(DCC_VOL)의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로써 출력하고, 듀티비 보정전압(DCC_VOL)의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로써 출력한다.
이때, 도 3을 참조하여 클록지연부(240)에서 듀티비 보정전압(DCC_VOL)의 레벨에 대응하여 어떻게 변동하는 지연량을 갖는지를 살펴보면, 먼저, 직렬로 접속된 다수의 인버터(DINV1, DINV2, … , DINVN)는 클록 입력단을 통해 입력되는 제1 지연고정 분주클록(DIV_DLLCLK_1)을 설정된 최소 지연량만큼 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)로서 출력한다.
그리고, 다수의 PMOS 트랜지스터(P1, … , PN-1)는 듀티비 보정전압(DCC_VOL)의 레벨에 따라 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)의 커패시턴스 값이 각각의 인버터(DINV1, DINV2, … , DINVN) 사이에 위치하는 구동노드(DRV_ND_1, … , DRV_ND_N-1)에 영향을 얼마나 미칠지를 결정하게 된다.
즉, 듀티비 보정전압(DCC_VOL)의 레벨이 높아지면 높아질수록 중간노드(MID_ND_1, … , MID_ND_N-1)와 구동노드(DRV_ND_1, … , DRV_ND_N-1) 사이에 흐르는 전류의 크기를 줄여줌으로써 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)의 커패시턴스 값이 구동노드(DRV_ND_1, … , DRV_ND_N-1)에 미치는 영향을 줄여주고, 듀티비 보정전압(DCC_VOL)의 레벨이 낮아지면 낮아질수록 중간노드(MID_ND_1, … , MID_ND_N-1)와 구동노드(DRV_ND_1, … , DRV_ND_N-1) 사이에 흐르는 전류의 크기를 늘려줌으로써 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)의 커패시턴스 값이 구동노드(DRV_ND_1, … , DRV_ND_N-1)에 미치는 영향을 늘려준다.
따라서, 도 3에 도시된 그래프처럼 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)의 커패시턴스 값이 각각의 인버터(DINV1, DINV2, … , DINVN) 사이에 위치하는 구동노드(DRV_ND_1, … , DRV_ND_N-1)에 미치는 영향이 크면 클수록 증가된 지연량으로 제1 지연고정 분주클록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로서 출력하고, 다수의 캐패시터 형태로 접속된 PMOS 트랜지스터(PC1, … , PCN-1)의 커패시턴스 값이 각각의 인버터(DINV1, DINV2, … , DINVN) 사이에 위치하는 구동노드(DRV_ND_1, … , DRV_ND_N-1)에 미치는 영향이 작으면 작을수록 증가된 지연량으로 제1 지연고정 분주클 록(DIV_DLLCLK_1)을 지연시켜 제2 지연고정 분주클록(DIV_DLLCLK_2)으로서 출력하게 된다.
그리고, 더미 클록지연부(250)는, 듀티비 보정전압(DCC_VOL)의 레벨에 대응하여 변동하는 지연량으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 지연시켜 제3 지연고정 분주클록(DIV_DLLCLK_3)으로서 출력한다.
즉, 더미 클록지연부(250)는, 클록지연부(240)와 입력되는 클록과 출력되는 클록이 서로 다를 뿐 내부적으로 완전히 동일한 동작을 수행하게 된다. 구체적으로, 설정된 초기 전압레벨을 갖는 듀티비 보정전압(DCC_VOL)의 레벨에 대응하여 미리 설정된 지연량을 갖는 초기 지연량으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 지연시켜 제3 지연고정 분주클록(DIV_DLLCLK_3)으로서 출력하는 상태를 유지하고 있다가 듀티비 보정전압(DCC_VOL)의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 지연시켜 제3 지연고정 분주클록(DIV_DLLCLK_3)으로써 출력하고, 듀티비 보정전압(DCC_VOL)의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 지연시켜 제3 지연고정 분주클록(DIV_DLLCLK_3)으로써 출력한다.
따라서, 더미 클록지연부(250)의 내부회로도 도 3에 도시된 클록지연부(240)와 동일하게 구성되어 있으며, 다만, 입력되는 클록이 제1 지연고정 분주클록(DIV_DLLCLK_1)에서 제2 지연고정 분주클록(DIV_DLLCLK_2)으로 출력되는 클록이 제2 지연고정 분주클록(DIV_DLLCLK_2)에서 제3 지연고정 분주클록(DIV_DLLCLK_3)으로 달라질 뿐이다.
그리고, 듀티 보정 클록 생성부(260)는, 제1 지연고정 분주클록(DIV_DLLCLK_1) 및 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지 - 상승 에지(rising edge) 및 하강 에지(falling edge)를 모두 포함함 - 에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록(DCC_CLK)을 생성한다.
구체적으로, 도 2에 도시된 듀티 보정 클록 생성부(260)는, 제1 지연고정 분주클록(DIV_DLLCLK_1)의 각 에지에 대응하여 듀티 보정 클록(DCC_CLK)의 논리레벨을 로직'하이'(High)로 천이시키고, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지에 대응하여 듀티 보정 클록(DCC_CLK)의 논리레벨을 로직'로우'(Low)로 천이시키는 동작을 수행한다.
즉, 제1 지연고정 분주클록(DIV_DLLCLK_1)의 상승에지 또는 하강에지가 발생하는 시점에서 듀티 보정 클록(DCC_CLK)의 논리레벨이 로직'로우'(Low)였다고 하면 로직'하이'(High)로 천이시키고, 듀티 보정 클록(DCC_CLK)의 논리레벨이 로직'하이'(High)였다고 하면 그대로 로직'하이'(High)를 유지하도록 한다.
마찬가지로, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승에지 또는 하강에지가 발생하는 시점에서 듀티 보정 클록(DCC_CLK)의 논리레벨이 로직'로우'(Low)였다고 하면 그대로 로직'로우'(Low)를 유지하도록 하고, 듀티 보정 클록(DCC_CLK)의 논리레벨이 로직'하이'(High)였다고 하면 로직'로우'(Low)로 천이시킨다.
하지만, 듀티 보정 클록 생성부(260)는 도 2에 도시된 것과 달리, 제1 지연고정 분주클록(DIV_DLLCLK_1)의 각 에지에 대응하여 듀티 보정 클록(DCC_CLK)의 논리레벨을 로직'로우'(Low)로 천이시키고, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지에 대응하여 듀티 보정 클록(DCC_CLK)의 논리레벨을 로직'하이'(High)로 천이시키는 동작을 수행할 수도 있다.
전술한 바와 같은 동작을 듀티 보정 클록 생성부(260)가 수행하도록 하기 위해, 듀티 보정 클록 생성부(260)는 도 2에 도시된 것과 같이 제1 지연고정 분주클록(DIV_DLLCLK_1)을 제1 입력단으로 제2 지연고정 분주클록(DIV_DLLCLK_2)을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산(exclusive-NOR) 을 수행하여 듀티 보정 클록(DCC_CLK)으로서 출력하기 위한 익스크루시브 노아 게이트(XNOR1)를 구비한다.
그리고, 듀티 보정 반전 클록 생성부(270)는, 제2 지연고정 분주클록(DIV_DLLCLK_2) 및 제3 지연고정 분주클록(DIV_DLLCLK_3)의 각 에지 - 상승 에지(rising edge) 및 하강 에지(falling edge)를 모두 포함함 - 에 대응하여 그 논리레벨이 천이하는 듀티 보정 반전 클록(DCC_CLKB)을 생성한다.
구체적으로, 도 2에 도시된 듀티 보정 반전 클록 생성부(270)는, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지에 대응하여 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨을 로직'하이'(High)로 천이시키고, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 각 에지에 대응하여 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨을 로직'로우'(Low)로 천이시키는 동작을 수행한다.
즉, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승에지 또는 하강에지가 발생하는 시점에서 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨이 로직'로우'(Low)였다고 하면 로직'하이'(High)로 천이시키고, 듀티 보정 반전 클록(DCC_CLKB)의 논리레 벨이 로직'하이'(High)였다고 하면 그대로 로직'하이'(High)를 유지하도록 한다.
마찬가지로, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 상승에지 또는 하강에지가 발생하는 시점에서 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨이 로직'로우'(Low)였다고 하면 그대로 로직'로우'(Low)를 유지하도록 하고, 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨이 로직'하이'(High)였다고 하면 로직'로우'(Low)로 천이시킨다.
하지만, 듀티 보정 반전 클록 생성부(270)는 도 2에 도시된 것과 달리, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 각 에지에 대응하여 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨을 로직'로우'(Low)로 천이시키고, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 각 에지에 대응하여 듀티 보정 반전 클록(DCC_CLKB)의 논리레벨을 로직'하이'(High)로 천이시키는 동작을 수행할 수도 있다.
전술한 바와 같은 동작을 듀티 보정 반전 클록 생성부(270)가 수행하도록 하기 위해, 듀티 보정 반전 클록 생성부(270)는 도 2에 도시된 것과 같이 제2 지연고정 분주클록(DIV_DLLCLK_2)을 제1 입력단으로 제3 지연고정 분주클록(DIV_DLLCLK_3)을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산(exclusive-NOR) 을 수행하여 듀티 보정 반전 클록(DCC_CLKB)으로서 출력하기 위한 익스크루시브 노아 게이트(XNOR2)를 구비한다.
그리고, 듀티비 보정전압 생성부(280)의 구성요소 중 클록 반전구동부(284)는, 듀티 보정 클록 생성부(260)에서 출력되는 듀티 보정 클록(DCC_CLK)을 입력받아 그 위상을 반전하여 지연제어클록(DLY_CTRL_CLK)으로써 출력하는 동작을 수행한 다.
즉, 한 개의 PMOS 트랜지스터와 한 개의 NMOS 트랜지스터로 이루어진 인버터(INV1)를 사용하여 듀티 보정 클록(DCC_CLK)의 위상을 반전하여 지연제어클록(DLY_CTRL_CLK)으로서 출력하는 동작을 수행한다.
이때, 클록 반전구동부(284)가 듀티비 보정전압 생성부(280) 내에 구비되어야 하는 이유는 듀티비가 보정되어 외부로 출력되는 듀티 보정 클록(DCC_CLK)이 지연제어클록(DLY_CTRL_CLK)과 서로 분리되도록 하기 위함이다. 즉, 듀티비 보정전압 생성부(280)의 구성요소 중 전압레벨 변동부(286)에서는 지연제어클록(DLY_CTRL_CLK)을 사용하여 듀티비 보정전압(DCC_VOL)의 레벨을 변동하는 동작을 수행하게 되는데, 이때, 전압레벨 변동부(286)의 동작유무가 듀티 보정 클록(DCC_CLK)의 위상에 영향을 끼치지 못하도록 하기 위함이다.
이렇게, 듀티비 보정전압 생성부(280)에 클록 반전구동부(284)가 구비됨으로 인해, 듀티 보정 반전 클록 생성부(270)의 출력단에 접속되는 더미 클록 반전구동부(290)가 더 구비되어야 한다. 즉, 클록 반전구동부(284)는 듀티 보정 클록 생성부(260)의 출력단에 접속되어 있는 상태이며, 듀티 보정 클록 생성부(260)에서 출력되는 듀티 보정 클록(DCC_CLK)과 듀티 보정 반전 클록 생성부(270)에서 출력되는 듀티 보정 반전클록(DCC_CLKB)는 그 위상이 서로 완전히 반대인 클록이 되는 상태이기 때문에, 듀티 보정 클록 생성부(260)의 출력단이 갖는 로딩의 값과 듀티 보정 반전클록 생성부(270)의 출력단이 갖는 로딩의 값이 서로 같아야 하므로, 클록 반전구동부(284)에 대응하는 더미 클록 반전구동부(290)가 듀티 보정 반전 클록 생성 부(270)의 출력단에 접속되어 있어야 한다.
그리고, 듀티비 보정전압 생성부(280)의 구성요소 중 전압레벨 변동부(286)는, 지연제어클록(DLY_CTRL_CLK)의 듀티 비에 대응하여 듀티비 보정전압(DCC_VOL)단의 전압레벨을 변동시키는 동작을 수행한다. 구체적으로, 전압레벨 변동부(286)는, 지연제어클록(DLY_CTRL_CLK)이 입력되는 클록입력단과 듀티비 보정전압(DCC_VOL)단 사이에 설정된 저항 값을 갖는 저항소자(R)를 구비하고, 듀티비 보정전압(DCC_VOL)단과 접지전압(VSS)단 사이에 설정된 커패시턴스 값을 갖는 캐패시터(C)를 구비함으로써, 지연제어클록(DLY_CTRL_CLK)을 로우-패스 필터링(low-pass filtering)하여 듀티비 보정전압(DCC_VOL)단의 레벨을 변동하는 동작을 수행하게 된다.
즉, 지연제어클록(DLY_CTRL_CLK)의 로직'하이'(High) 구간에서 듀티비 보정전압(DCC_VOL)단의 레벨을 상승시키고, 로직'로우'(Low) 구간에서 듀티비 보정전압(DCC_VOL)단의 레벨을 감소시키는 동작을 수행한다.
따라서, 지연제어클록(DLY_CTRL_CLK)의 로직'하이'(High) 구간의 길이가 로직'로우'(Low) 구간의 길이보다 긴 경우에는 듀티비 보정전압(DCC_VOL)단의 레벨이 듀티비 보정전압(DCC_VOL)단의 초기 전압레벨보다 높아지는 상태가 될 것이다.
반대로, 지연제어클록(DLY_CTRL_CLK)의 로직'하이'(High) 구간의 길이가 로직'로우'(Low) 구간의 길이보다 짧은 경우에는 듀티비 보정전압(DCC_VOL)단의 레벨이 듀티비 보정전압(DCC_VOL)단의 초기 전압레벨보다 낮아지는 상태가 될 것이다.
그리고, 듀티비 보정전압 생성부(280)의 구성요소 중 초기 전압레벨 설정 부(282)는, 동작제어신호(DLL_CTRL)의 논리레벨에 대응하여 듀티비 보정전압(DCC_VOL)단의 초기 전압레벨을 설정하는 동작을 수행한다. 구체적으로, 전압레벨 설정부(282)는, 동작제어신호(DLL_CTRL)의 논리레벨에 대응하여 외부전원전압(VDD)의 레벨을 설정된 비율로 분배한 분배전압 - 일반적으로 외부전원전압(VDD)의 레벨을 반(1/2)으로 나눈 전압레벨을 가지며, 설계자에 의해 그 값이 변동될 수 있음 - 을 듀티비 보정전압(DCC_VOL)단에 인가함으로써, 듀티비 보정전압(DCC_VOL)단의 초기 전압레벨을 설정하는 동작을 수행한다.
즉, 초기 전압레벨 설정부(282)는, 동작제어신호(DLL_CTRL)가 로직'로우'(Low)로 비활성화되는 구간에서 분배전압을 듀티비 보정전압(DCC_VOL)단에 인가함으로써 듀티비 보정전압(DCC_VOL)단이 분배전압의 레벨을 유지할 수 있도록 하고, 동작제어신호(DLL_CTRL)가 로직'하이'(High)로 활성화되는 구간에서 분배전압을 듀티비 보정전압(DCC_VOL)단에 인가하지 않음으로써 듀티비 보정전압(DCC_VOL)단이 전압레벨 변동부(286)의 동작에 대응하는 전압레벨을 가질 수 있도록 하는 동작을 수행한다.
이때, 동작제어신호(DLL_CTRL)는, 일반적으로 지연고정루프(200)의 동작에 대응하여 그 논리레벨이 결정되는 신호로써, 지연고정루프(200)가 지연 고정 동작을 수행하는 도중일 때 로직'하이'(High)로 활성화되고, 지연고정루프(200)가 지연 고정 동작을 모두 끝내고 동작하지 않을 때 로직'로우'(Low)로 비활성화된다.
즉, 초기 전압레벨 설정부(282)는, 지연고정루프(200)가 지연 고정 동작을 수행하는 도중일 때 듀티비 보정전압(DCC_VOL)이 전압레벨 변동부(286)의 동작에 대응하는 전압레벨을 가질 수 있도록 제어하고, 지연고정루프(200)가 지연 고정 동작을 모두 끝내고 동작하지 않을 때 듀티비 보정전압(DCC_VOL)이 분배전압의 레벨을 유지할 수 있도록 한다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2에 못 미치는 경우를 도시한 타이밍 다이어그램이다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2를 초과한 경우를 도시한 타이밍 다이어그램이다.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2에 일치하는 경우를 도시한 타이밍 다이어그램이다.
먼저, 도 4를 참조하면, 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 제1 지연고정 분주클록(DIV_DLLCLK_1)과 제2 지연고정 분주클록(DIV_DLLCLK_2)의 위상차이가 π/2에 못 미치고, 제2 지연고정 분주클록(DIV_DLLCLK_2)과 제3 지연고정 분주클록(DIV_DLLCLK_3)의 위상차이도 π/2에 못 미치는 것을 알 수 있다.
즉, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승 에지(rising edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'하이'(High)로 활성화되는 구간의 정 가 운데 지점에 위치하지 못하고 제1 지연고정 분주클록(DIV_DLLCLK_1)의 상승 에지쪽으로 치우쳐져 있는 것을 알 수 있다. 또한, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 하강 에지(falling edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제1 지연고정 분주클록(DIV_DLLCLK_1)의 하강 에지쪽으로 치우쳐져 있는 것을 알 수 있다.
마찬가지로, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 상승 에지(rising edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'하이'(High)로 활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승 에지쪽으로 치우쳐져 있는 것을 알 수 있다. 또한, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 하강 에지(falling edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제2 지연고정 분주클록(DIV_DLLCLK_2)의 하강 에지쪽으로 치우쳐져 있는 것을 알 수 있다.
그에 따라, 지연제어클록(DLY_CTRL_CLK)의 로직'하이'(High) 구간길이가 로직'로우'(Low) 구간길이보다 짧은 상태가 된다. 이때, 듀티 보정 클록(DCC_CLK)은 직접적으로 도시되지 않았지만 지연제어클록(DLY_CTRL_CLK)의 위상이 완전히 반전된 상태 즉 로직'로우'(Low) 구간길이가 로직'하이'(High) 구간길이보다 짧은 상태가 될 것이다.
따라서, 듀티비 보정전압(DCC_VOL)단의 레벨은 초기 전압레벨보다 낮은 레벨쪽으로 변동함으로써, 클록지연부(240) 및 더미 클록지연부(250)의 지연량을 증가 시켜 제1 지연고정 분주클록(DIV_DLLCLK_1)과 제2 지연고정 분주클록(DIV_DLLCLK_2)의 위상차이가 더 늘어날 수 있도록, 제2 지연고정 분주클록(DIV_DLLCLK_2)과 제3 지연고정 분주클록(DIV_DLLCLK_3)의 위상차이가 더 늘어날 수 있도록 할 것이다.
그리고, 도 5를 참조하면, 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 제1 지연고정 분주클록(DIV_DLLCLK_1)과 제2 지연고정 분주클록(DIV_DLLCLK_2)의 위상차이가 π/2를 초과하고, 제2 지연고정 분주클록(DIV_DLLCLK_2)과 제3 지연고정 분주클록(DIV_DLLCLK_3)의 위상차이도 π/2를 초과하는 것을 알 수 있다.
즉, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승 에지(rising edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'하이'(High)로 활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제1 지연고정 분주클록(DIV_DLLCLK_1)의 하강 에지쪽으로 치우쳐져 있는 것을 알 수 있다. 또한, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 하강 에지(falling edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제1 지연고정 분주클록(DIV_DLLCLK_1)의 상승 에지쪽으로 치우쳐져 있는 것을 알 수 있다.
마찬가지로, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 상승 에지(rising edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'하이'(High)로 활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제2 지연고정 분주클록(DIV_DLLCLK_2)의 하강 에지쪽으로 치우쳐져 있는 것을 알 수 있다. 또한, 제3 지연고정 분주클 록(DIV_DLLCLK_3)의 하강 에지(falling edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치하지 못하고 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승 에지쪽으로 치우쳐져 있는 것을 알 수 있다.
그에 따라, 지연제어클록(DLY_CTRL_CLK)의 로직'로우'(Low) 구간길이가 로직'하이'(High) 구간길이보다 짧은 상태가 된다. 이때, 듀티 보정 클록(DCC_CLK)은 직접적으로 도시되지 않았지만 지연제어클록(DLY_CTRL_CLK)의 위상이 완전히 반전된 상태 즉 로직'하이'(High) 구간길이가 로직'로우'(Low) 구간길이보다 짧은 상태가 될 것이다.
따라서, 듀티비 보정전압(DCC_VOL)단의 레벨은 초기 전압레벨보다 높은 레벨 쪽으로 변동함으로써, 클록지연부(240) 및 더미 클록지연부(250)의 지연량을 감소시켜 제1 지연고정 분주클록(DIV_DLLCLK_1)과 제2 지연고정 분주클록(DIV_DLLCLK_2)의 위상차이가 더 좁혀질 수 있도록, 제2 지연고정 분주클록(DIV_DLLCLK_2)과 제3 지연고정 분주클록(DIV_DLLCLK_3)의 위상차이가 더 좁혀질 수 있도록 할 것이다.
그리고, 도 6을 참조하면, 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 제1 지연고정 분주클록(DIV_DLLCLK_1)과 제2 지연고정 분주클록(DIV_DLLCLK_2)의 위상차이가 정확히 π/2에 맞춰져 있고, 제2 지연고정 분주클록(DIV_DLLCLK_2)과 제3 지연고정 분주클록(DIV_DLLCLK_3)의 위상차이도 정확히 π/2에 맞춰져 있는 것을 알 수 있다.
즉, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 상승 에지(rising edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'하이'(High)로 활성화되는 구간의 정 가운데 지점에 위치하는 것을 알 수 있다. 또한, 제2 지연고정 분주클록(DIV_DLLCLK_2)의 하강 에지(falling edge)가 제1 지연고정 분주클록(DIV_DLLCLK_1)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치는 것을 알 수 있다.
마찬가지로, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 상승 에지(rising edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'하이'(High)로 활성화되는 구간의 정 가운데 지점에 위치하는 것을 알 수 있다. 또한, 제3 지연고정 분주클록(DIV_DLLCLK_3)의 하강 에지(falling edge)가 제2 지연고정 분주클록(DIV_DLLCLK_2)이 로직'로우'(Low)로 비활성화되는 구간의 정 가운데 지점에 위치하는 것을 알 수 있다.
그에 따라, 지연제어클록(DLY_CTRL_CLK)의 로직'로우'(Low) 구간길이와 로직'하이'(High) 구간길이는 완전히 동일한 상태가 되며, 듀티 보정 클록(DCC_CLK) 및 듀티 보정 반전 클록(DCC_CLKB)도 로직'로우'(Low) 구간길이와 로직'하이'(High) 구간길이가 완전히 동일한 상태가 된다.
따라서, 듀티비 보정전압(DCC_VOL)단의 레벨은 변동하지 않으며, 클록지연부(240) 및 더미 클록지연부(250)의 지연량은 더 이상 변동하지 않고 고정된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 지연고정클 록(DLLCLK)의 위상을 분주함으로써 그 듀티 비가 50%로 정확히 맞춰지고 서로 설정된 위상차이를 갖는 다수의 지연고정 분주클록(DIV_DLLCLK_1, DIV_DLLCLK_2, DIV_DLLCLK_3) 을 생성한 후, 각 지연고정 분주클록(DIV_DLLCLK_1, DIV_DLLCLK_2, DIV_DLLCLK_3)의 위상변화를 이용하여 듀티 보정 클록(DCC_CLK) 및 듀티 보정 반전 클록(DCC_CLKB)의 듀티 비를 보정함으로써, 지연고정클록(DLLCLK)과 동일한 주파수를 갖되 듀티 비가 50%로 정확히 맞춰진 듀티 보정 클록(DCC_CLK) 및 듀티 보정 반전 클록(DCC_CLKB)을 생성할 수 있다.
이로 인해, 듀티 보정 동작을 통해 소모되는 전류의 양은 최소한으로 유지하면서, 지연고정클록(DLLCLK)과 동일한 주파수를 유지하는 듀티 보정 클록(DCC_CLK) 및 듀티 보정 반전 클록(DCC_CLKB)을 생성할 수 있다.
또한, 듀티 보정 동작을 수행하기 위해 필요한 회로의 구성이 단순하고 작은 면적을 차지할 수 있도록 고안되어 있으므로, 최소한의 면적을 유지하는 상태에서도 안정적으로 듀티 보정 동작을 수행할 수 있는 효과가 있다.
참고로, 전술한 본 발명의 실시예에서는 듀티 보정 회로가 지연고정클록(DLLCLK)을 입력받아 듀티 보정 동작을 수행하는 구성만 나와 있지만, 본 발명의 범주에는 지연고정클록(DLLCLK)이 아니라고 하더라도 그 듀티비가 50%를 갖지 못하는 클록을 입력받아 듀티 보정 동작을 수행하는 구성도 포함된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 장치의 듀티 사이클 보정 회로의 구성 및 동작을 설명하기 위해 도시한 블록 다이어그램 및 타이밍 다이어그램.
도 2를 참조하면 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 구성을 설명하기 위해 도시한 블록 다이어그램.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 구성요소 중 클록지연부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2에 못 미치는 경우를 도시한 타이밍 다이어그램.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2를 초과한 경우를 도시한 타이밍 다이어그램.
도 6은 도 2에 도시된 본 발명의 실시예에 따른 듀티 사이클 보정 회로의 동작 중 분주된 클록들의 위상차이가 π/2에 일치하는 경우를 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 지연고정루프 120, 220 : 위상분주부
240 : 클록지연부 250 : 더미 클록지연부
260 : 듀티 보정 클록 생성부
270 : 더미 듀티 보정 클록 생성부 280 : 듀티비 보정전압 생성부
290 : 더미 클록반전구동부 282 : 초기 전압레벨 설정부
284 : 클록반전구동부 286 : 전압레벨 변동부

Claims (32)

  1. 지연고정을 이루기 위하여 소스 클록과 피드백 클록 - 지연고정클록에 상기 소스 클록 경로의 실제 지연량을 반영한 클록임 - 의 위상을 비교하고, 비교결과에 대응되는 시간만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하기 위한 지연고정루프;
    상기 지연고정클록의 위상을 설정된 비율로 분주하여 제1 지연고정 분주클록을 생성하기 위한 위상분주부;
    듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제1 지연고정 분주클록을 지연시켜 제2 지연고정 분주클록으로써 출력하기 위한 클록지연부;
    상기 제1 및 제2 지연고정 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록을 생성하기 위한 듀티 보정 클록 생성부; 및
    상기 듀티 보정 클록의 듀티 비에 대응하여 그 전압레벨이 변동하는 상기 듀티비 보정전압을 생성하기 위한 듀티비 보정전압 생성부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제2 지연고정 분주클록을 지연시켜 제3 지연고정 분주클록으로써 출력하기 위한 더미 클록지연부;
    상기 제2 및 제3 지연고정 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 반전클록을 생성하기 위한 듀티 보정 반전클록 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 위상분주부는,
    상기 지연고정클록의 위상을 2배로 분주하여, 그 주파수의 크기가 1/2이 되는 상기 제1 지연고정 분주클록을 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 클록지연부는,
    상기 듀티비 보정전압의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 상기 제1 지연고정 분주클록을 지연시켜 상기 제2 지연고정 분주클록으로써 출력하고,
    상기 듀티비 보정전압의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 상기 제1 지연고정 분주클록을 지연시켜 상기 제2 지연고정 분주클록으로써 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 더미 클록지연부는,
    상기 듀티비 보정전압의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 상기 제2 지연고정 분주클록을 지연시켜 상기 제3 지연고정 분주클록으로써 출력하고,
    상기 듀티비 보정전압의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 상기 제2 지연고정 분주클록을 지연시켜 상기 제3 지연고정 분주클록으로써 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 듀티 보정 클록 생성부는,
    상기 제1 지연고정 분주클록의 각 에지에 대응하여 상기 듀티 보정 클록의 논리레벨을 로직'하이'(High)로 천이시키고,
    상기 제2 지연고정 분주클록의 각 에지에 대응하여 상기 듀티 보정 클록의 논리레벨을 로직'로우'(Low)로 천이시키는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 듀티 보정 클록 생성부는,
    상기 제1 지연고정 분주클록을 제1 입력단으로 상기 제2 지연고정 분주클록을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 상기 듀티 보정 클록으로서 출력하기 위한 익스크루시브 노아 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 듀티 보정 반전클록 생성부는,
    상기 제2 지연고정 분주클록의 각 에지에 대응하여 상기 듀티 보정 반전클록의 논리레벨을 로직'하이'(High)로 천이시키고,
    상기 제3 지연고정 분주클록의 각 에지에 대응하여 상기 듀티 보정 반전클록의 논리레벨을 로직'로우'(Low)로 천이시키는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 듀티 보정 반전클록 생성부는,
    상기 제2 지연고정 분주클록을 제1 입력단으로 상기 제3 지연고정 분주클록을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 상기 듀티 보정 반전클록으로서 출력하기 위한 익스크루시브 노아 게이트를 구비하는 것을 특징으 로 하는 반도체 장치.
  10. 제2항에 있어서,
    상기 듀티비 보정전압 생성부는,
    동작제어신호에 응답하여 듀티비 보정전압단의 초기 전압레벨을 설정하기 위한 초기 전압레벨 설정부;
    상기 듀티 보정 클록을 반전구동하여 지연제어클록으로 출력하기 위한 클록반전구동부; 및
    상기 지연제어클록의 듀티 비에 대응하여 상기 듀티비 보정전압단의 전압레벨을 변동시키기 위한 전압레벨 변동부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 듀티 보정 반전클록 생성부의 출력단에 접속되어 상기 듀티 보정 반전클록을 반전구동하기 위한 더미 클록반전구동부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 초기 전압레벨 설정부는,
    상기 동작제어신호에 응답하여 외부전원전압의 레벨을 설정된 비율로 분배한 분배전압을 상기 듀티비 보정전압단에 인가함으로써, 상기 듀티비 보정전압단의 초기 전압레벨을 설정하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 초기 전압레벨 설정부는,
    상기 동작제어신호의 비활성화구간에서 상기 분배전압을 상기 듀티비 보정전압단에 인가함으로써 상기 듀티비 보정전압단이 상기 분배전압의 레벨을 유지하도록 하고,
    상기 동작제어신호의 활성화구간에서 상기 분배전압을 상기 듀티비 보정전압단에 인가하지 않음으로써 상기 듀티비 보정전압단이 전압레벨 변동부의 동작에 대응하는 전압레벨을 가질 수 있도록 하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 동작제어신호는,
    상기 지연고정루프의 동작에 대응하여 그 논리레벨이 결정되는 신호로써,
    상기 지연고정루프가 동작 중일 때 활성화되고,
    상기 지연고정루프가 동작하지 않을 때 비활성화되는 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서,
    상기 전압레벨 변동부는,
    상기 지연제어클록을 로우-패스 필터링(low-pass filtering)하여 상기 듀티비 보정전압단의 레벨을 변동하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 전압레벨 변동부는,
    상기 지연제어클록의 로직'하이'(High) 구간에서 상기 듀티비 보정전압단의 레벨을 상승시키고, 로직'로우'(Low) 구간에서 상기 듀티비 보정전압단의 레벨을 감소시키는 것을 특징으로 하는 반도체 장치.
  17. 소스 클록의 위상을 설정된 비율로 분주하여 제1 분주클록을 생성하기 위한 위상분주부;
    듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제1 분주클록을 지연시켜 제2 분주클록으로써 출력하기 위한 클록지연부;
    상기 제1 및 제2 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 클록을 생성하기 위한 듀티 보정 클록 생성부; 및
    상기 듀티 보정 클록의 듀티 비에 대응하여 그 전압레벨이 변동하는 상기 듀티비 보정전압을 생성하기 위한 듀티비 보정전압 생성부
    를 구비하는 반도체 장치.
  18. 제17항에 있어서,
    상기 듀티비 보정전압의 레벨에 대응하는 지연량만큼 상기 제2 분주클록을 지연시켜 제3 분주클록으로써 출력하기 위한 더미 클록지연부;
    상기 제2 및 제3 분주클록의 각 에지에 대응하여 그 논리레벨이 천이하는 듀티 보정 반전클록을 생성하기 위한 듀티 보정 반전클록 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 위상분주부는,
    상기 소스 클록의 위상을 2배로 분주하여, 그 주파수의 크기가 1/2이 되는 상기 제1 분주클록을 생성하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 클록지연부는,
    상기 듀티비 보정전압의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 상기 제1 분주클록을 지연시켜 상기 제2 분주클록으로써 출력하고,
    상기 듀티비 보정전압의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 상기 제1 분주클록을 지연시켜 상기 제2 분주클록으로써 출력하는 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서,
    상기 더미 클록지연부는,
    상기 듀티비 보정전압의 레벨이 상승하는 것에 대응하여 감소하는 지연량으로 상기 제2 분주클록을 지연시켜 상기 제3 분주클록으로써 출력하고,
    상기 듀티비 보정전압의 레벨이 하강하는 것에 대응하여 증가하는 지연량으로 상기 제2 분주클록을 지연시켜 상기 제3 분주클록으로써 출력하는 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 듀티 보정 클록 생성부는,
    상기 제1 분주클록의 각 에지에 대응하여 상기 듀티 보정 클록의 논리레벨을 로직'하이'(High)로 천이시키고,
    상기 제2 분주클록의 각 에지에 대응하여 상기 듀티 보정 클록의 논리레벨을 로직'로우'(Low)로 천이시키는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 듀티 보정 클록 생성부는,
    상기 제1 분주클록을 제1 입력단으로 상기 제2 분주클록을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 상기 듀티 보정 클록으로서 출력하기 위한 익스크루시브 노아 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  24. 제18항에 있어서,
    상기 듀티 보정 반전클록 생성부는,
    상기 제2 분주클록의 각 에지에 대응하여 상기 듀티 보정 반전클록의 논리레벨을 로직'하이'(High)로 천이시키고,
    상기 제3 분주클록의 각 에지에 대응하여 상기 듀티 보정 반전클록의 논리레벨을 로직'로우'(Low)로 천이시키는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 듀티 보정 반전클록 생성부는,
    상기 제2 분주클록을 제1 입력단으로 상기 제3 분주클록을 제2 입력단으로 인가받아 배타적 부정 논리곱 연산을 수행하여 상기 듀티 보정 반전클록으로서 출력하기 위한 익스크루시브 노아 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제18항에 있어서,
    상기 듀티비 보정전압 생성부는,
    동작제어신호에 응답하여 듀티비 보정전압단의 초기 전압레벨을 설정하기 위한 초기 전압레벨 설정부;
    상기 듀티 보정 클록을 반전구동하여 지연제어클록으로 출력하기 위한 클록반전구동부; 및
    상기 지연제어클록의 듀티 비에 대응하여 상기 듀티비 보정전압단의 전압레벨을 변동시키기 위한 전압레벨 변동부를 구비하는 것을 특징으로 하는 반도체 장 치.
  27. 제26항에 있어서,
    상기 듀티 보정 반전클록 생성부의 출력단에 접속되어 상기 듀티 보정 반전클록을 반전구동하기 위한 더미 클록반전구동부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 초기 전압레벨 설정부는,
    상기 동작제어신호에 응답하여 외부전원전압의 레벨을 설정된 비율로 분배한 분배전압을 상기 듀티비 보정전압단에 인가함으로써, 상기 듀티비 보정전압단의 초기 전압레벨을 설정하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 초기 전압레벨 설정부는,
    상기 동작제어신호의 비활성화구간에서 상기 분배전압을 상기 듀티비 보정전압단에 인가함으로써 상기 듀티비 보정전압단이 상기 분배전압의 레벨을 유지하도 록 하고,
    상기 동작제어신호의 활성화구간에서 상기 분배전압을 상기 듀티비 보정전압단에 인가하지 않음으로써 상기 듀티비 보정전압단이 전압레벨 변동부의 동작에 대응하는 전압레벨을 가질 수 있도록 하는 것을 특징으로 하는 반도체 장치.
  30. 제29항에 있어서,
    상기 동작제어신호는,
    상기 지연고정루프의 동작에 대응하여 그 논리레벨이 결정되는 신호로써,
    상기 지연고정루프가 동작 중일 때 활성화되고,
    상기 지연고정루프가 동작하지 않을 때 비활성화되는 것을 특징으로 하는 반도체 장치.
  31. 제26항에 있어서,
    상기 전압레벨 변동부는,
    상기 지연제어클록을 로우-패스 필터링(low-pass filtering)하여 상기 듀티비 보정전압단의 레벨을 변동하는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서,
    상기 전압레벨 변동부는,
    상기 지연제어클록의 로직'하이'(High) 구간에서 상기 듀티비 보정전압단의 레벨을 상승시키고, 로직'로우'(Low) 구간에서 상기 듀티비 보정전압단의 레벨을 감소시키는 것을 특징으로 하는 반도체 장치.
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