CN110299902B - 修正电路 - Google Patents

Abstract

实施方式提供一种改善工作周期的调整的修正电路。一实施方式的修正电路包含第1检测部、第2检测部、延迟部、及波形整形部。第1检测部是以测量第1时脉的第1电平与第2电平中第1电平的第1期间的方式构成。第2检测部是以测量与第1时脉互补的第2时脉的第1电平的第2期间的方式构成。延迟部是以使第1时脉与第2时脉的一个延迟基于第1期间与第2期间的差的量，而产生延迟时脉的方式构成。波形整形部是以产生具有基于延迟时脉的上升边缘与下降边缘中的一个边缘，与第1时脉及第2时脉的另一个的所述一个边缘切换的逻辑电平的第3时脉的方式构成。

Description

修正电路

[相关申请案]

本申请案是享受以日本专利申请案2018-55513号(申请日：2018年3月23日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式大概涉及一种修正电路。

背景技术

已知有一种能够调整所接收的时脉的工作周期的修正电路。

发明内容

实施方式提供一种改善了工作周期的调整的修正电路。

一实施方式的修正电路包含第1检测部、第2检测部、延迟部、及波形整形部。所述第1检测部是以测量第1时脉的第1电平与第2电平中所述第1电平的第1期间的方式构成。所述第2检测部是以测量与所述第1时脉互补的第2时脉的所述第1电平的第2期间的方式构成。所述延迟部是以使所述第1时脉与所述第2时脉的一个延迟基于所述第1期间与所述第2期间的差的量，而产生延迟时脉的方式构成。所述波形整形部是以产生具有基于所述延迟时脉的上升边缘与下降边缘中的一个边缘，与所述第1时脉及所述第2时脉的另一个的所述一个边缘切换的逻辑电平的输出时脉的方式构成。

附图说明

图1是表示包含第1实施方式的修正电路的半导体装置的功能区块。

图2是表示第1实施方式的修正电路的功能区块。

图3是表示第1实施方式的检测部的详细的例。

图4是表示第1实施方式的延迟调整部的详细的例。

图5是表示第1实施方式的波形整形部的详细的例。

图6是表示第1实施方式的波形整形部的详细的另一例。

图7是按时间表示第1实施方式的检测部的动作的期间的若干信号。

图8是按时间表示第1实施方式的检测部的动作的期间的若干信号。

图9是表示第1实施方式的码产生部的动作的流程。

图10是表示第1实施方式的修正电路的输入时脉与输出时脉的例。

图11是表示第1实施方式的码信号的值的例。

图12是表示第1实施方式的另一码信号的值的例。

图13是表示第1实施方式的码信号与解码的信号的关系的例。

图14是表示第1实施方式的另一码信号与解码的信号的关系的例。

图15是表示第1实施方式的延迟调整部的动作的期间的一状态的例。

图16是表示第1实施方式的延迟调整部的动作的期间的另一状态的例。

图17是按时间表示第1实施方式的波形整形部的若干信号。

图18是表示参考用的修正电路。

图19是按时间表示参考用的修正电路的若干信号。

图20是表示串联连接的延迟电路的数量与延迟时间的不均的关系。

图21是表示第2实施方式的修正电路的功能区块。

图22是表示第2实施方式的检测部的详细的例。

图23是按时间表示第2实施方式的检测部的若干信号。

图24是表示第2实施方式的检测部的输出信号的例。

图25是按时间表示第2实施方式的检测部的若干信号。

具体实施方式

以下，参照附图对实施方式进行记述。在以下的记述中，存在对具有大致相同的功能及构成的构成机构标注相同符号而省略重复的说明的情形。关于某实施方式的全部记述只要未明示地或理所当然地排除，则也可以作为其他实施方式的记述适用。

各功能区块能够以硬体、电脑软体的任一者或将两者组合的形式实现。另外，各功能区块并非必需像以下的例一样加以区别。例如，一部分的功能也可以利用与例示的功能区块不同的功能区块而执行。进而，例示的功能区块也可以分割为更细的功能子区块。并不通过利用哪个功能区块进行特定而限定实施方式。

在本说明书及权利要求书中，所谓某第1机构「连接」在另一第2机构，包含第1机构直接地或者始终或选择性地经由成为导电性的机构而连接在第2机构。

<第1实施方式>

<1.1.构造(构成)>

图1是表示包含第1实施方式的修正电路的半导体装置的功能区块。修正电路1能够设置在半导体记忆装置等半导体装置2的输入输出电路3中。半导体装置2例如能够形成为形成在矽基板上的半导体集成电路。半导体装置2从外部(例如控制器)接收数字形式的输入时脉IN及-IN。在名称开头附加有记号「-」的信号是具有名称中无记号「-」的信号的反转逻辑。

输入时脉IN及-IN是由修正电路1接收。修正电路1使用输入时脉IN及-IN，产生输出时脉OUT，并将输出时脉OUT输出。输出时脉OUT是由半导体装置2中的另一功能电路4接收。输出时脉OUT具有与输入时脉IN及/IN的工作周期不同的工作周期。

图2是表示第1实施方式的修正电路1的功能区块。如图2所示，修正电路1具有检测部11、码产生部12、延迟调整部13、及波形整形部14。

检测部11是检测(测量)输入时脉IN的脉冲宽度(高电平的期间)与输入时脉-IN的脉冲宽度，将表示输入时脉IN的脉冲宽度的信号DF及表示输入时脉-IN的脉冲宽度的信号DF’输出。信号DF及DF’分别具有多个比特。

码产生部12接收信号DF及DF’，将由信号DF表示的输入时脉IN的脉冲宽度与由信号DF’表示的输入时脉-IN的脉冲宽度进行比较。码产生部12基于比较的结果，产生码信号CODE_A及码信号CODE_B。码信号CODE_A及码信号CODE_B包含表示输入时脉IN的脉冲宽度与输入时脉-IN的脉冲宽度的哪一者较大及输入时脉IN的脉冲宽度与输入时脉-IN的脉冲宽度的差的信息。

延迟调整部13也接收输入时脉IN及-IN。延迟调整部13还接收码信号CODE_A及CODE_B。延迟调整部13基于包含在码信号CODE_A及CODE_B中的信息，从输入时脉IN产生延迟输入时脉IND，另外，从输入时脉-IN产生延迟输入时脉-IND。延迟输入时脉IND是从输入时脉IN延迟基于码信号CODE_A的能够变的量。延迟输入时脉-IND是从输入时脉-IN延迟基于码信号CODE_B的能够变的量。

波形整形部14接收延迟输入时脉IND及-IND，使用延迟输入时脉IND及-IND，产生输出时脉OUT。

图3是表示第1实施方式的检测部11的详细的例。如图3所示，检测部11包含时脉产生电路21及21’、及延迟线22及22’。

时脉产生电路21接收输入时脉IN，从输入时脉IN产生信号D_0及信号LTCPLS。信号D_0是输入时脉IN延迟某时间后的信号。信号LTCPLS是从输入时脉IN的最初的上升起经过输入时脉IN的高电平的期间后成为高电平。信号LTCPLS的高电平的期间例如能够设为与输入时脉IN的1个周期相同的长度。因此，时脉产生电路21例如通过使信号D_0在输入时脉IN的下降处锁存，能够产生信号LTCPLS。再者，信号D_0只要为输入时脉IN的高电平期间再现的信号即可，也可以为与输入时脉IN相同。

延迟线22接收信号D_0及信号LTCPLS，使用信号D_0及信号LTCPLS，产生n(n为2以上的自然数)比特的信号DF(DF_1～DF_n)。如上所述，信号DF_1～DF_n的组表示输入时脉IN的某1个周期(例如最初的1个周期)的高电平的期间。

延迟线22能够包含n个延迟单元32_1～32_n。关于α(α为1以上且n以下的自然数)为1以上且n以下的各实例，延迟单元32_α接收信号D_(α-1)，输出信号D_α。以下，包含「α」的表述是将α为1以上且n以下的值的各实例的全部一起表示，也就是说，将α为1的实例、α为2的实例、…、α为n的实例一起表示。信号D_α是信号D_(α-1)延迟某时间后的信号。延迟单元32_α接收信号LTCPLS，保持信号LTCPLS过渡至高电平时的信号D_α的逻辑电平，持续输出与所保持的信号D_α的逻辑电平相同的逻辑电平的信号DF_α。

延迟单元32_α能够包含延迟机构31及D型的正反器(以下，简称为正反器)33。延迟单元32_α的延迟机构31接收信号D_(α-1)，输出信号D_α。信号D_α是信号D_(α-1)延迟通过延迟单元32_α而产生的延迟时间后的信号。延迟单元32_1～32_n的延迟的量会因延迟单元32_1～32_n的性能的非有意的不均而变得不均，但有意设为时间Td，以下，设为时间Td。延迟单元32_α的延迟机构31例如包含3个NAND闸极。第1NAND闸极在2个输入中接收信号D_(α-1)。第2NAND闸极在2个输入中接地，即连接在接地电位Vss的节点。第3NAND闸极接收第1NAND闸极的输出及第2NAND闸极的输出，输出信号D_α。延迟单元32_α的延迟机构31产生通过延迟单元32_α而实现的信号的时间Td的延迟。

延迟单元32_α的正反器33在数据输入中接收信号D_α，在时脉输入中接收信号LTCPLS，输出信号DF_α。信号DF_α是由码产生部12接收。

时脉产生电路21’具有与时脉产生电路21相同的功能。也就是说，时脉产生电路21’接收输入时脉-IN，从输入时脉-IN产生信号D’_1及LTCPLS’。时脉产生电路21’中的输入时脉-IN、及信号D’_0以及LTCPLS’分别与时脉产生电路21中的输入时脉IN、及信号D_0以及LTCPLS对应。而且，关于时脉产生电路21’，适用将时脉产生电路21的输入时脉IN、及信号D_0以及LTCPLS分别置换为输入时脉-IN、及信号D’_0以及LTCPLS’的记述。

延迟线22’具有与延迟线22相同的功能。也就是说，接收信号D’_0及信号LTCPLS’，使用信号D’_0及信号LTCPLS’，产生n比特的信号DF’(DF’_1～DF’_n)。

与延迟线22相同地，延迟线22’能够包含n个延迟单元32’_1～32’_n。在延迟线22’中，延迟机构31’、延迟单元32’_α、及信号D’_α以及DF’_α分别与延迟线22中的延迟单元32_α、及信号D_α以及DF_α对应。而且，关于延迟线22’，适用将延迟线22的延迟单元32_α、及信号D_α以及DF_α分别置换为延迟单元32’_α、及信号D’_α以及DF’_α的记述。

码产生部12从信号DF_1～DF_n及DF’_1及DF’_n，产生码信号CODE_A及CODE_B。关于通过码产生部12而进行的码的产生将在下文叙述。

图4是表示第1实施方式的延迟调整部13的详细的例。如图4所示，延迟调整部13包含时脉产生电路41及41’、延迟线42及42’、以及解码器43及43’。

时脉产生电路41具有与时脉产生电路21相同的功能，接收输入时脉IN，从输入时脉IN产生信号A_1及LTCPLSA。信号A_1是输入时脉IN延迟某时间后的信号，例如，是延迟与相对在输入时脉IN的信号D_0的延迟的时间相同的时间后的信号。信号LTCPLSA是输入时脉IN延迟与信号A_1不同的时间后的信号。

延迟线42接收信号LTCPLSA及A_1，并且从解码器43接收m(m为2以上的自然数)个信号AF_1～AF_m，使信号A_1延迟基于信号AF_1～AF_m的量，将已延迟的信号作为延迟输入时脉IND输出。

延迟线42能够包含m个延迟单元51_1～51_m。关于β(β为1以上且m以下的自然数)为1～m的各实例，延迟单元51_β接收信号A_1、A_β、AF_β、及LTCPLSA。以下，包含「β」的表述是将β为1以上且m以下的值的各实例的全部一起表示，也就是说，将β为1的实例、β为2的实例、…、β为m的实例一起表示。但是，关于延迟单元51_1，代替信号A_β，而接收固定为低电平的信号。

延迟单元51_β的内部持续保持与信号LTCPLSA过渡至高电平时的信号AF_β的逻辑电平相同的逻辑电平信号。将该内部信号作为选择信号使用并动作。延迟单元51_β是在延迟单元51_β的内部选择信号为高电平的期间选择信号A_1，在延迟单元51_β的内部选择信号为低电平的期间选择信号A_β。而且，延迟单元51_β使经选择的信号延迟与通过检测部11的延迟机构31而产生的延迟时间Td相同的延迟时间后，作为信号A_(β+1)输出。延迟单元51_1在延迟单元51_1的内部选择信号为低电平的期间，输出低电平的信号A_2。作为延迟单元51_m的输出信号的信号A_(m+1)(未图示)是延迟输入时脉IND。信号A_(β+1)是信号A_β延迟与通过检测部11的延迟机构31而产生的延迟时间Td相同的延迟时间后的信号。

延迟单元51_β能够包含延迟机构31及正反器52。延迟单元51_β的正反器52在时脉输入中接收信号LTCPLSA，在数据输入中接收信号AF_β。延迟单元51_β的延迟机构31将延迟单元51_β的正反器52的输出作为内部选择信号接收，接收信号A_β，输出信号A_(β+1)。延迟单元51_β的延迟机构31当延迟单元51_β的内部选择信号(正反器52的输出)为低电平时，将信号A_1以延迟时间Td延迟后的信号作为信号A_β输出，当内部选择信号为高电平时，将信号A_1以延迟时间Td延迟后的信号作为信号A_β输出。但是，当延迟单元51_1的内部选择信号为低电平时，延迟单元51_1的延迟机构31输出低电平。

解码器43接收码信号CODE_A，基于码信号CODE_A，产生信号AF_1～AF_m。具体来说，解码器43基于码信号CODE_A，使信号AF_1～AF_m的1个遍及某期间为高电平。

如上所述，当信号AF_β为高电平时，延迟单元51_β选择信号A_1并使信号A_1延迟通过延迟单元51_β的延迟机构31而产生的延迟时间Td后，作为信号A_(β+1)输出。而且，在γ(γ为β以外的1以上且m以下的自然数)为β以外且1～m的各实例中，延迟单元51_γ选择信号A_γ并使信号A_γ延迟通过延迟单元51_γ的延迟机构31而产生的延迟时间Td后，作为信号A_(γ+1)输出。因此，通过以仅1个延迟单元51_β选择信号A_1的方式切换，而延迟输入时脉IND从信号A_1延迟的量变化。更具体来说，如果以仅延迟单元51_m选择信号A_1的方式切换，则延迟输入时脉IND的延迟最少。仅延迟单元51_m选择信号A_1的情况下的延迟输入时脉IND未必需要从信号A_1甚至输入时脉IN延迟，也可以为与输入时脉IN相同。

为了使延迟输入时脉IND的延迟量变多，而将z设为1至m的自然数，以选择更小的z且延迟单元51_z选择信号A_1的方式切换。而且，选择信号A_1的延迟单元51_z及延迟单元51(z+1)～51_m在信号A_1的节点与延迟输入时脉IND的节点的间形成信号的路径。

时脉产生电路41’具有与时脉产生电路41相同的功能。也就是说，时脉产生电路41’接收输入时脉-IN，从输入时脉-IN产生信号A_1’及LTCPLSA’。时脉产生电路41’中的输入时脉-IN、及信号A’_1以及LTCPLS’分别与时脉产生电路41中的输入时脉IN、及信号A_1以及LTCPLSA对应。而且，关于时脉产生电路41’，适用将时脉产生电路41的输入时脉IN、及信号A_1以及LTCPLS分别置换为输入时脉-IN及信号-A’_1以及LTCPLS’的记述。

延迟线42’具有与延迟线42相同的功能。也就是说，延迟线42’接收信号LTCPLSA’及A_1’，并且从解码器43接收m个信号AF’_1～AF’_m，使信号A’_1延迟基于信号AF’_1～AF’_m的量，将已延迟的信号作为延迟输入时脉-IND输出。

与延迟线42相同地，延迟线42’能够包含m个延迟单元51’_1～51’_m。延迟线42’中的延迟单元51’_β、信号A’_1、A’_β、AF’_β、及LTCPSA’、以及延迟基准时脉-IND分别与延迟线42中的延迟单元51_β、信号A_1、A_β、AF_β、及LTCPSA、以及延迟输入时脉IND对应。而且，关于延迟线42’，适用将延迟线42的延迟单元51_β、信号A_1、A_β、AF_β、及LTCPLSA、以及延迟输入时脉IND分别置换为延迟单元51’_β、信号A’_1、A’_β、AF’_β、及LTCPLSA’、以及延迟基准时脉IND的记述。

解码器43’具有与解码器43相同的功能。也就是说，解码器43’接收码信号CODE_B，基于码信号CODE_B，产生信号AF’_1～AF’_m。解码器43’基于码信号CODE_B，使信号AF’_1～AF’_m的1个遍及某期间为高电平。

当信号AF’_β为高电平时，延迟单元51’_β选择信号A’_1并使信号A’_1延迟通过延迟单元51’_β的延迟机构31’而产生的延迟时间Td后，作为信号A’_(β+1)输出。而且，在γ为β以外且1～m的各实例中，延迟单元51’_γ选择信号A’_γ并使信号A’_γ延迟通过延迟单元51’_γ的延迟机构31而产生的延迟时间Td后，作为信号A’_(γ+1)输出。因此，通过以仅1个延迟单元51’_β选择信号A’_1的方式切换，而延迟输入时脉-IND从信号A’_1延迟的量变化。更具体来说，如果以仅延迟单元51’_m选择信号A’_1的方式切换，则延迟输入时脉-IND的延迟最少。以仅延迟单元51’_m选择信号A’_1的方式切换的情况下的信号-IND未必需要从信号A’_1甚至基准时脉-IN延迟，也可以为与输入时脉IN相同。为了使信号-IND的延迟量变多，以选择更小的z且延迟单元51’_z选择信号A’_1的方式切换。而且，选择信号A’_1的延迟单元51’_z及延迟单元51’(z+1)～51’_m在信号A’_1的节点与延迟输入时脉IND的节点的间，形成信号的路径。

图5是表示第1实施方式的波形整形部14的详细的例。波形整形部14是将遍及与从延迟输入时脉IND的上升(上升边缘)至延迟输入时脉-IND的上升为止的期间相同的期间而维持高电平的输出时脉OUT输出。作为用以实现此种动作的例，波形整形部14包含反相器电路IV1、IV3、IV4、IV5、及IV6、延迟电路D1及D2、AND闸极AD1及AD2、p型的MOSFET(metaloxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管)TP1、以及n型的MOSFET TN1。

延迟输入时脉IND被供给至AND闸极AD1的第1输入端，并且被供给至延迟电路D1。延迟电路D1使所供给的信号遍及某期间延迟，将已延迟的信号输出。延迟电路D1的输出被供给至反相器电路IV3。反相器电路IV3的输出被供给至AND闸极AD1的第2输入端。AND闸极AD1的输出被供给至反相器电路IV1。反相器电路IV1的输出信号CS1被供给至晶体管TP1的闸极。晶体管TP1是在第1端连接在电源电位的节点Vdd，在第2端连接在晶体管TN1的第1端。

延迟输入时脉-IND被供给至AND闸极AD2的第1输入端，并且被供给至延迟电路D2。延迟电路D2使所供给的信号遍及某期间延迟，将已延迟的信号输出。延迟电路D2的输出被供给至反相器电路IV4。反相器电路IV4的输出被供给至AND闸极AD2的第2输入端。AND闸极AD2的输出信号CS2被供给至晶体管TN1的闸极。晶体管TN1是在第2端接地。

晶体管TP1与TN1连接的节点N1将输出时脉OUT输出。节点N1还经由偶数个(在现行的例中为2个)串联连接的反相器电路IV5及IV6而连接在节点N1。

通过延迟电路D1、反相器电路IV3、AND闸极AD1、及反相器电路IV1，而使信号CS1的波形具有从延迟输入时脉IND的下降(下降边缘)遍及比延迟输入时脉IND的脉冲宽度短的某期间而维持低电平的脉冲状的形状。

通过延迟电路D2、反相器电路IV4、及AND闸极AD2，而使信号CS2的波形具有从延迟输入时脉-IND的上升遍及比延迟输入时脉-IND的脉冲宽度短的某期间而维持高电平的脉冲状的形状。

图6是表示第1实施方式的波形整形部14的详细的另一例。如图6所示，波形整形部14代替AND闸极AD1及AD2而包含NAND闸极ND1及ND2，代替反相器电路IV1、IV5、及IV6以及晶体管TP1及TN1而包含NAND闸极ND3及ND4。

NAND闸极ND1的2个输入分别接收延迟输入时脉IND及反相器电路IV3的输出。NAND闸极ND2的2个输入分别接收延迟输入时脉-IND及反相器电路IV3的输出。

NAND闸极ND3及ND4构成RS型正反器。也就是说，NAND闸极ND3是在第1输入中接收NAND闸极ND1的输出，将输出时脉OUT输出，并且在输出中连接在NAND闸极ND4的第1输入。NAND闸极ND4是在第2输入中接收NAND闸极ND2的输出，在输出中连接在NAND闸极ND3的第2输入。在第1实施方式中虽未使用，但NAND闸极ND4将输出时脉OUT输出。

<1.2.动作>

图7及图8是按时间表示第1实施方式的检测部11的动作的期间的若干信号。图7表示与输入时脉IN、及延迟线22关联的信号。另一方面，图8表示与输入时脉-IN、及延迟线22’关联的信号。

如图7所示，输入时脉IN具有某工作周期。作为例，工作周期并非50％，且高电平的期间比低电平的期间长。在图7中，为了便于理解，而夸张地描绘高电平的期间与低电平的期间。输入时脉IN具有周期CIN，且遍及长度CINH为高电平，遍及长度CINL为低电平。

输入时脉IN在时刻t1成为高电平，在时刻t2成为低电平。也就是说，输入时脉IN具有从时刻t1遍及时刻t2而维持高电平的脉冲形状。时脉产生电路21将使输入时脉IN的最初的脉冲延迟某时间后的信号作为信号D_0输出。而且，延迟单元32_β的延迟机构31将信号D_β延迟时间Td后的信号作为信号D_(β+1)输出。如此一来，按照β的值的升序，获得依次延迟时间Td后的信号D_1～D_n。图7是仅表示信号D_1～信号D_(i+1)(i为n-1以下的自然数)。

时脉产生电路21进而检测输入时脉IN的最初的脉冲的下降，从该下降遍及与输入时脉IN的高电平的期间CINH相同的长度的期间而将信号LTCPLS维持为高电平。响应信号LTCPLS的向高电平的过渡，延迟单元32_β的正反器33将信号D_β锁存，将经锁存的信号D_β作为信号DF_β输出。

图7是表示在延迟单元32_1～32_n的各者向正反器33取入信号D_1～D_n时，信号D_1～D_i为高电平的例。因此，虽然在图中未表示，但信号D_(i+1)～信号D_n为低电平。

码产生部12对信号DF_1～DF_n中的高电平的信号的数量进行计数。在现行的例中，高电平的信号的数量为i。该数量i表现信号D_0的脉冲宽度(高电平的期间)，也就是说，表现输入时脉IN的高电平的宽度。具体来说，数量i与延迟时间Td的积与输入时脉IN的高电平的时间相等，因此，数量i表现以时间Td为单位的情况下的输入时脉的IN的高电平的宽度。

关于图8的输入时脉-IN，也与输入时脉IN相同。也就是说，输入时脉-IN具有从时刻t2遍及时刻t3而维持高电平的脉冲的形状。时脉产生电路21’将使输入时脉-IN的最初的脉冲延迟某时间后的信号作为信号D’_0输出。而且，延迟单元32’_β的延迟机构31将信号D’_β延迟时间Td后的信号作为信号D’_(β+1)输出。如此一来，按β的值的升序，获得依次延迟时间Td后的信号D’_1～D’_n。图7是仅表示信号D’_1～信号D’_(j+1)(j为n-1以下的自然数)。

时脉产生电路21’进而检测输入时脉-IN的最初的脉冲的下降，从该下降遍及与输入时脉-IN的高电平的期间CINL相同的长度的期间而将信号LTCPLS’维持为高电平。响应信号LTCPLS’的向高电平的过渡，而延迟单元32’_β的正反器33将信号D’_β锁存，将经锁存的信号D’_β作为信号DF’_β输出。

图8是表示在延迟单元32’_1～32’_n的各自的向正反器33取入信号D’_0～D’_n时，信号D’_0～D’_j为高电平的例。因此，虽然在图中未表示，但信号D’_(j+1)～信号D’_n为低电平。

码产生部12’对信号DF’_1～DF’_n中的高电平的信号的数量进行计数。在现行的例中，高电平的信号的数量为j。该数量j表现信号D’_0的脉冲宽度(高电平的期间)，也就是说，表现输入时脉-IN的高电平的宽度且输入时脉IN的低电平的宽度。具体来说，数量j与延迟时间Td的积与输入时脉-IN的高电平及输入时脉IN的低电平的时间相等，因此，数量j表现以时间Td为单位的情况下的输入时脉的-IN的高电平的宽度及输入时脉IN的低电平的宽度。

图9表示第1实施方式的码产生部12的动作的流程。码产生部12是像参照图7及图8而在上文所述一样，因输入时脉IN的最初的脉冲的下降的检测而使检测部11动作，由此，如果接收信号DF_1～DF_n及信号DF’_1～DF’_n中的任一个高电平的形态，则开始图9的流程。

如图9所示，在步骤S1中，码产生部12对信号DF_1～DF_n中的高电平的信号进行计数，取得作为计数结果的数量i。在步骤S2中，码产生部12对信号DF’_1～DF’_n中的高电平的信号进行计数，取得作为计数结果的数量j。

在步骤S3中，码产生部12算出Δ＝(i-j)/2。与所述一起如图10所示，数量i表示输入时脉IN的高电平的期间，数量j表示输入时脉IN的低电平的期间。因此，差i-j为输入时脉IN的高电平的期间与低电平的期间的差。而且，Δ是等于目的为具有与输入时脉IN的周期CIN相同的周期CIN并且具有50％的占空比的输出时脉OUT中的高电平(或低电平)的期间TOUTH、与输入时脉IN的高电平的期间CINH(或低电平的期间CINL)的差。再者，图10表示i与j不同的例。

返回至图9。在步骤S4中，码产生部12判断Δ是否为0。在为0的情况下(是分支)，码产生部12在步骤S5中，输出预设的值的码信号CODE_A及预设的值的码信号CODE_B。预设值的码信号CODE_A对延迟调整部13指示使信号A_1延迟最少的量。同样地，预设值的码信号CODE_B对延迟调整部13指示使信号A’_1延迟最少的量。

在步骤S4中，在Δ并非0的情况下(否分支)，码产生部12在步骤S6中，判断Δ是否超过0。在Δ超过0的情况下(是分支)，处理过渡至步骤S7。在步骤S7中，码产生部12将码信号CODE_A的值变更为基于Δ的值。具体来说，码信号CODE_A具有指示使信号A_1延迟通过Δ而表示的期间的值。而且，码产生部12将经变更的码信号CODE_A输出，并且将预设的值的码信号CODE_B输出。

在步骤S5中，在Δ不超过0的情况下(否分支)，码产生部12在步骤S8中，将码信号CODE_B的值变更为基于Δ的值。码信号CODE_B具有指示使信号A’_1延迟通过Δ而表示的期间的值。而且，码产生部12将经变更的码信号CODE_B输出，并且将预设的值的码信号CODE_A。

图11及图12分别表示第1实施方式的码信号CODE_A及CODE_B的值的例。图11及图12是关于m为8的情况下的例。如图11所示，码信号CODE_A具有3位数的比特。码信号CODE_A[3：0]的各值是在该码信号的值为由十进制数表示的值v的情况下，指示v×单位时间的延迟。码信号CODE_A[3：0]的各000指示最小的延迟时间。码信号CODE_A[3：0]的各值001、010、011、100、101、110、及111分别指示1、2、3、4、5、6、及7乘以单位时间的时间的延迟。单位时间与通过延迟单元51而延迟的量相等，也就是说，与时间Td相等。再者，本说明书中的信号(例如码信号CODE_A)的比特的0及1的值是在传送该信号的信号线上分别作为数字的低电平及高电平而出现。

关于码信号CODE_B也相同。如图12所示，码信号CODE_B具有3位数的比特。码信号CODE_B[3：0]的各值是在该码信号的值为由十进制数表示的值v的情况下，指示v×单位时间的延迟。码信号CODE_B[3：0]的各000指示最小的延迟时间。码信号CODE_B[3：0]的各值001、010、011、100、101、110、及111分别指示1、2、3、4、5、6、及7乘以单位时间的时间的延迟。单位时间与通过延迟单元51’而延迟的量相等，也就是说，与时间Td相等。

图13及图14分别表示第1实施方式的解码器43及43’的码信号与经解码的信号的关系的例。具体来说，图13表示码信号CODE_A的各种值及与码信号CODE_A的各值对应的信号AF_1～AF_m的值的例。图14表示码信号CODE_B的各种值及与码信号CODE_B的各值对应的信号AF’_1～AF’_m的值的例。图13及图14是与图11的例一致，表示m为8的例。

如图13所示，在码信号CODE_A[3：0]具有000、001、010、011、100、101、110、及111的情况下，解码器43分别仅将信号AF_1、AF_2、AF_3、AF_4、AF_5、AF_6、AF_7、及AF_8设为高电平。其余的信号维持为低电平。

同样地，如图14所示，在码信号CODE_B[3：0]具有000、001、010、011、100、101、110、及111的情况下，解码器43’分别仅将信号AF_1、AF_2、AF_3、AF_4、AF_5、AF_6、AF_7、及AF_8设为高电平。其余的信号维持为低电平。

图15及图16表示第1实施方式的延迟调整部13的动作期间的一状态的例。具体来说，图15表示输入时脉IN的高电平的期间比低电平的期间长4个单位时间(4×Td)的情况下的状态。图16表示输入时脉IN的低电平的期间比高电平的期间长2个单位时间(2×Td)的情况下的状态。

在图15的例中，Δ为+2。因此，码信号CODE_A具有010的值。其结果，解码器43将高电平的信号AF_6及低电平的信号AF_1～AF_5及AF_7～AF_8输出。因此，时脉产生电路41的信号A_1的节点如由粗线的箭头所示，经由延迟单元51_6、51_7、及51_8，而连接在延迟输入时脉IND的节点。因此，延迟输入时脉IND是信号A_1除了延迟最小的延迟时间(也就是说，延迟单元51_8的延迟时间)以外还延迟2个单位时间后的信号。

另一方面，码信号CODE_B具有预设的值。因此，仅信号AF’_8为高电平，时脉产生电路41’的信号A’_1的节点如由粗线的箭头所示，仅经由延迟单元51’_8，而连接在延迟输入时脉-IND的节点。因此，延迟输入时脉-IND是信号A’_1延迟最小的时间(即，延迟单元51’_8的延迟时间)后的信号。

在图16的例中，Δ为-1。因此，码信号CODE_B具有001的值。其结果，解码器43’将高电平的信号AF’_7及低电平的信号AF’_1～AF’_6及AF’_8输出。因此，时脉产生电路41’的信号A’_1的节点如由粗线的箭头所示，经由延迟单元51’_7及51’_8，而连接在延迟输入时脉-IND的节点。因此，延迟输入时脉-IND是信号A’_1除了延迟最小的延迟时间(也就是说，延迟单元51’_8的延迟时间)以外还延迟1个单位时间后的信号。

另一方面，码信号CODE_A具有预设的值。因此，仅信号AF_8为高电平，时脉产生电路41的信号A_1的节点如粗线的箭头所示，仅经由延迟单元51_8，而连接在延迟输入时脉IND的节点。因此，延迟输入时脉IND是信号A_1延迟最小的延迟时间(也就是说，延迟单元51_8的延迟时间)后的信号。

图17中按时间表示第1实施方式的波形整形部14的若干信号。图17也表示关联的信号。

首先，关于输入时脉IN、延迟输入时脉IND、信号CS1、及输出时脉OUT进行记述。

输入时脉IN的高电平的期间CINH是数量i×单位时间Td，输入时脉IN的低电平的期间CINL是数量j×单位时间Td。因此，输入时脉IN(实际上为信号A_1)通过延迟线42而延迟Δ(＝(i-j)/2)×单位时间Td。通过延迟，延迟输入时脉IND代替时刻t10而在时刻t11上升。时刻t10是在信号A_1未延迟的情况下的从时刻t1经过预先规定的固定的期间后到来。虚线表示信号A_1未延迟(也就是说，延迟最小的延迟时间)的情况。

在从时刻t11经过通过波形整形部14的延迟电路D1而规定的量的时间后的时刻t12，信号CS1下降。通过低电平的信号CS1，使晶体管TP1从时刻t12接通，输出时脉OUT成为高电平。虚线表示信号A_1未延迟的情况。在时刻t13，通过延迟输入时脉IND成为低电平，而信号CS1成为高电平。然而，时刻t13的时间点的输出时脉OUT的电平是在时刻t13以后也通过反相器电路IV5及IV6的功能而维持。因此，输出时脉OUT在时刻t14的前维持高电平。

因此种时刻t1的输入时脉IN的向高电平的过渡而产生的输入时脉IN、延迟输入时脉IND、信号CS1的变化是因在时刻t3的输入时脉IN向下一高电平的过渡而产生。其结果，在时刻t16，输出时脉OUT再次成为高电平，然后，输出时脉OUT也每当经过与从时刻t12至时刻t16的期间相同的期间时成为高电平。

其次，关于输入时脉-IN、延迟输入时脉-IND、信号CS2、及输出时脉OUT进行记述。

在从时刻t2经过期间P后的时刻t12，延迟输入时脉-IND成为高电平。在从时刻t12经过通过波形整形部14的延迟电路D2而规定的量的时间后的时刻t14，信号CS2上升。通过高电平的信号CS2，而使晶体管TN1接通，输出时脉OUT成为低电平。

因此种时刻t2的输入时脉-IN的向高电平的过渡而产生的输入时脉-IN、延迟输入时脉-IND、信号CS2的变化是因时刻t11的输入时脉-IN向下一高电平的过渡而产生。其结果，在时刻t17，输出时脉OUT再次成为低电平，然后，输出时脉OUT也每当经过与从时刻t14至时刻t17的期间相同的期间时成为低电平。

通过像以上一样的输出时脉OUT的高电平及低电平的过渡，而使输出时脉OUT具有与从时刻t12至时刻t16的期间相等的周期COUT，遍及与从时刻t12至时刻t14的期间相等的期间COUTH而维持高电平，遍及与从时刻t14至时刻t16的期间相等的期间COUTL而维持低电平。期间COUTH是延迟输入时脉IND的向高电平的过渡比信号A_1未延迟的情况下(虚线)的实例延迟Δ×Td，因此，输出时脉OUT的上升也比信号A_1未延迟的情况下延迟ΔxTd。其结果，期间COUTH与期间COUTL相等。也就是说，输出时脉OUT具有50％的工作周期。

<1.3.优点(效果)>

根据第1实施方式，修正电路1能够将具有输入时脉IN的50％的工作周期的输出时脉OUT以较高的精度输出。详细情况如以下所述。

考虑使用输入时脉与将输入时脉延迟半个周期后的信号修正时脉的工作周期。图18是表示为此的电路，图19中按时间表示图18的电路的若干信号。

如图18及图19所示，具有与输入时脉INA的1个周期相等的高电平的期间的检测用脉冲是在检测部101中产生，检测部101对检测用脉冲的长度，也就是说输入时脉INA的1个周期的长度进行检测。检测部101根据输入时脉INA的1个周期的长度算出半个周期的长度，将与半个周期的长度相关的码信号CODE供给至延迟调整部103。脉冲产生部102从输入时脉INA，以与输入时脉INA的周期相同的周期，将与输入时脉INA的上升同步地下降的脉冲信号P0供给至反相器电路104及延迟调整部103。反相器电路104将脉冲信号P0的反转逻辑的脉冲信号P1供给至晶体管TP1的闸极。延迟调整部103基于码信号CODE，根据脉冲信号P0的下降，产生每当经过与输入时脉INA的半个周期相等的期间时上升的脉冲信号P2。将脉冲信号P2供给至晶体管TN1的闸极。通过此种电路，而期待输出时脉OUTA以与输入时脉INA相同的周期具有50％的工作周期。

检测部101及延迟调整部103均包含具有与检测部11的延迟线22(或22’)相同的机构及连接且能够选择性地串联连接的较多的延迟单元。检测部101为了检测输入时脉INA的1个周期的长度，而包含将1个周期的长度除以由延迟单元实现的延迟时间(相当于第1实施方式的时间Td)所得的数量以上的非常多的能够选择性地串联连接的延迟单元。延迟调整部103也为了产生输入时脉INA的半个周期量的延迟而包含非常多的能够选择性地串联连接的延迟单元。而且，检测部101中的延迟与延迟调整部103中的延迟要求为相同程度的精度，例如在使任一某信号延迟180°的情况下，要求能够将延迟相同程度的信号输出。因此，检测部101中的延迟单元的延迟与延迟调整部103中的延迟单元的延迟必须无较大不均。然而，延迟单元相互地不能够避免地具有性能的不均。延迟单元的性能的不均是越需要更多的延迟单元则越大幅地明显化。因此，检测部101中的延迟的量的精度与延迟调整部103中的延迟的量的精度能够大幅不同。该情况使工作周期的调整的精度恶化。

另外，在通过延迟单元而使信号延迟的期间，如图19所示，如果电源电位Vdd的值变动，则延迟的量非有意地变动。其结果，如图19中的虚线所示，脉冲信号P1及(或)P2的上升及下降能够从电源电位的无变化的情况下发生变化。此情况会使工作周期的调整的精度恶化。尤其，能够串联连接的延迟单元的数量越多，则电源变位的变化越会大幅影响延迟量。

第1实施方式的修正电路1检测(测量)输入时脉IN的高电平的期间与输入时脉-IN的高电平的期间，使基于输入时脉IN或-IN的信号延迟基于经检测出的期间的差的量，也就是说从输入时脉IN的工作周期50％偏移的量，产生对输出时脉OUT的下降及上升进行控制的信号CS1及CS2。输入时脉IN的工作周期例如通过规格及(或)标准等而规定，不大幅地从50％偏移的情况较多，且高电平的期间与低电平的期间并不大幅不同的情况较多。因此，为了信号CS1及CS2的产生所需要的延迟的量较少，例如，像图18及图19的例一样，无须使输入时脉IN也延迟半个周期。因此，延迟调整部13仅需要更少的延迟单元51及51’，例如在根据标准，从输入时脉IN的50％的工作周期的偏移最大为X％的情况下，也可以仅包含与最大X％的偏移相应的延迟用的数量的延迟单元51及51’。因此，即便延迟单元51、51’、32、及32’相互的性能有不均，也可以抑制检测部11中的延迟的精度与延迟调整部13中的延迟的精度大幅不同。该情况表示在图20。

图20是表示产生如延迟单元32、32’、51、及51’的延迟的电路的串联连接的数量、与经串联连接的延迟电路的组的输入至输出的延迟的量的不均。图20表示串联连接的延迟电路的数量越多，则将延迟电路相互的延迟的量的不均累计，经串联连接的延迟电路的组的输入至输出的延迟的量的不均越大。

另外，延迟调整部13中的延迟的量较少即可，所以能够抑制由电源电位的变动所致的工作周期的调整精度的降低。

进而，根据第1实施方式，从输入时脉IN的工作周期，更正确来说，50％的工作周期的偏移是与图18及图19的例的情况下不同，能够不等待输入时脉的IN的1个周期而进行检测。因此，为了修正工作周期从开始工作周期的检测至检测完成为止所需要的时间比图18及图19的例的情况下短。该情况带来以下的优点。

一般来说，像修正电路1一样的工作修正电路出于从输入时脉的输入迅速地获得输出时脉的目的而较多的情况下，从输入时脉的最初的脉冲检测出输入时脉的工作周期。然而，对半导体装置2进行控制的控制器存在在刚开始动作的后电源电位不稳定等动作不稳定的情形。在此种情况下，存在动作刚开始后的输入时脉具有从控制器的状态为稳定状态的波形崩塌的波形的情形。在此种情况下，使用最初的输入时脉产生的输出时脉有不具有所要求的波形的能够能性，存在不使用最初的脉冲的情况优选的情形。即便在此种情况下，根据第1实施方式，也由于工作周期的检测能够以比图18及图19的例的情况下短的时间完成，所以比图18及图19的例的情况下快地获得输出时脉。

(第2实施方式)

第2实施方式是在检测部16及码产生部17的方面与第1实施方式不同。

<2.1.构造(构成)>

图21是表示第2实施方式的修正电路1的功能区块及管理的功能区块。第2实施方式的修正电路1分别代替第1实施方式的检测部11、码产生部12、及延迟调整部13而包含检测部16、码产生部17、及波形整形部18。

与检测部11相同地，检测部16检测(测定)输入时脉IN的脉冲宽度与输入时脉-IN的脉冲宽度。检测部16从功能电路6接收赋能信号DCCEN。功能电路6既可设置在输入输出电路3之中，也可以设置在输入输出电路3的外侧。

检测部16在接收被断言的赋能信号DCCEN的期间动作。检测部16检测输入时脉IN的脉冲宽度与输入时脉-IN的脉冲宽度，并将多比特的信号SF、多比特的信号SC、多比特的信号SF’、多比特的信号SC’输出。信号SF及SC的组是基于输入时脉IN，表示输入时脉IN的脉冲宽度。信号SF’及SC’的组是基于输入时脉-IN，表示输入时脉-IN的脉冲宽度。

码产生部17接收信号SF、SC、SF’、及SC’，并将通过信号SC及SF而表示的输入时脉IN的脉冲宽度与通过信号SC’及SF’而表示的输入时脉-IN的脉冲宽度进行比较。码产生部12基于比较的结果，产生码信号CODE_A及码信号CODE_B。

波形整形部18具有图6所示的机构及连接。

图22表示第2实施方式的检测部16的详细的例。如图22所示，检测部16包含赋能电路61及61’、微小码检测部62及62’、过程码检测部63及63’、以及环形振荡器64及64’。

赋能电路61基于赋能信号DCCEN及输入时脉IN，产生信号RINGEN及LTCEN。信号RINGEN对环形振荡器64的赋能进行控制。信号LTCEN对微小码检测部62的动作进行控制。

信号RINGEN检测输入时脉IN的某1个周期(例如最初的1个周期)，响应经检测出的1个周期的开始(输入时脉IN的上升)而上升，响应经检测出的1个周期的结束(输入时脉IN的下降)而下降。

信号LTCEN响应赋能信号DCCEN的上升而上升，响应输入时脉IN的作为信号RINGEN的产生的对象的1个周期(例如最初的1个周期)的高电平的结束(下降)而下降。

作为例，赋能电路61具有AND闸极611、及正反器612以及613。将输入时脉IN供给至正反器613的时脉输入。正反器613是在输出中将信号RINGEN输出，并且利用自身的数据输入而接收反转输出。输入时脉IN还由正反器612的时脉输入而接收。正反器612利用时脉输入的下降动作，在输入中与电源电位Vdd的节点连接，将反转输出供给至AND闸极611。AND闸极进而接收赋能信号DCCEN，并且将信号LTCEN输出。

环形振荡器64包含s(s为奇数的自然数)个NAND闸极81_1～81_s。s例如为5，以下的记述是基于该例。NAND闸极81_1接收信号RINGEN。关于ε(ε为s(＝5)以下的自然数)为1～5的各实例，NAND闸极81_ε将信号NO_ε输出。以下，包含「ε」的表述是将ε为1以上且s(＝5)以下的值的各实例的全部一起表示，也就是说，将ε为1的实例、ε为2的实例、…、ε为s(＝5)的实例一起表示。关于ζ(ζ为s-1(＝4)以下的自然数)为1～4的各实例，NAND闸极81_ζ的输出信号NO_ζ通过NAND闸极81_(ζ+1)的2个输入而接收。NAND闸极81_5的输出信号NO_5是通过NAND闸极81_1的另一个输入而接收。以下，包含「ζ」的表述是将ζ为1以上且s-1(＝4)以下的值的各实例的全部一起表示，也就是说，将ζ为1的实例、ζ为2的实例、…、ζ为s-1(＝4)的实例一起表示。

微小码检测部62接收输入时脉IN、环形振荡器64的信号NO_0～NO_5及信号LTCEN，基于输入时脉IN、及信号NO_0～NO_5以及LTCEN，产生信号SF。信号SF是表示信号LTCEN的高电平的期间的信息的一部分，例如，信号LTCEN的高电平的期间在每当经过某时间(NAND闸极81_1～81_5的各自的延迟时间)时具有信号SF的数据0的1个比特成为数据1。

微小码检测部62能够包含(s-1)个信号产生单元71_1～71_4、及正反器73。信号产生单元71_ζ接收NAND闸极81_ζ的输出信号NO_ζ、信号LTCEN、及输入时脉IN，将信号SF_ζ输出。正反器73在数据输入中接收输入时脉IN，在重设输入中接收信号LTCEN，在时脉输入中接收信号NO_5。

各信号产生单元71(71_1～71_4的各者)能够包含正反器712及713、以及选择器714。各信号产生单元71的正反器712是在数据输入中接收输入时脉IN，在时脉输入中，接收NAND闸极81_ζ的输出信号NO_ζ，在重设输入中接收信号LTCEN。信号产生单元71_ζ的正反器712的输出是在信号产生单元71_ζ的正反器713的时脉输入中被接收，正反器713的输出及反转输出是通过信号产生单元71_ζ的选择器714而接收。信号产生单元71_ζ的正反器713的反转输出是在自身的数据输入中被接收。信号产生单元71_ζ的选择器将信号SF_ζ输出。

正反器73的输出信号OF被供给至信号产生单元71_1、71_2、71_3、及71_4的各自的选择器714。信号产生单元71_ζ的选择器响应输出信号OF为低电平还是为高电平，将信号产生单元71_ζ的正反器713的输出或反转输出作为信号SF_ζ输出。

过程码检测部63对正反器73的输出信号OF的上升进行计数，将计数的结果通过信号SC_1、SC_2、及SC_3而表示。过程码检测部63将计数结果利用3比特的信号表示，从3比特的最下位起第1、第2、第3比特是通过信号SC_1、SC_2、SC_3而表示。

赋能电路61’具有与赋能电路61相同的功能。也就是说，赋能电路61基于赋能信号DCCEN及输入时脉-IN，产生信号RINGEN’及LTCEN’。赋能电路61’中的输入时脉-IN、及信号LTCEN’以及RINGEN’分别与赋能电路61中的输入时脉IN、及信号RINGEN以及LTCEN对应。而且，关于赋能电路61’，适用将赋能电路61的输入时脉IN、及信号RINGEN以及LTCEN分别置换为输入时脉-IN、及信号RINGEN’以及LTCEN’的记述。

与赋能电路61相同地，赋能电路61’能够包含AND闸极611’、及正反器612’以及613’。赋能电路61’中的AND闸极611’、及正反器612’以及613’分别与赋能电路61中的AND闸极611、及正反器612以及613对应。而且，关于赋能电路61’，适用将AND闸极611、及正反器612以及613分别置换为AND闸极611’、及正反器612’以及613’的记述。

环形振荡器64’具有与环形振荡器64相同的功能。也就是说，与环形振荡器64相同地，环形振荡器64’能够包含串联连接的s个将输入相互连接的NAND闸极。NAND闸极81’_ε将信号NO’_ε输出。NAND闸极81’_ζ的输出信号NO’_ζ是通过NAND闸极81’_(ζ+1)的2个输入而接收。NAND闸极81’_5的输出信号NO_5是通过NAND闸极81’_1的另一个输入而接收。

微小码检测部62’具有与微小码检测部62相同的功能。也就是说，微小码检测部62’接收输入时脉-IN、及环形振荡器64的信号NO’_0～NO’_5以及信号LTCEN’，基于输入时脉-IN、及信号NO’_0～NO’_5以及LTCEN’，产生信号SF’。

与微小码检测部62相同地，微小码检测部62’能够包含(s-1)个信号产生单元71_1～71_4、及正反器73。微小码检测部62’中的输入时脉IN、及信号LTCEN’、SF’_ζ、OF’、以及NO’_ε分别与微小码检测部62中的输入时脉-IN、及信号LTCEN、SF_ζ、OF、以及NO_ε对应。而且，关于微小码检测部62’，适用将微小码检测部62的输入时脉IN、及信号LTCEN、SF_ζ、OF、以及NO_ε分别置换为输入时脉-IN、及信号LTCEN’、SF’_ζ、OF’、以及NO’_ε的记述。

与信号产生单元71相同地，各信号产生单元71’(71’_1～71’_4的各者)能够包含正反器712’及713’、以及选择器714’。信号产生单元71’_ζ中的正反器712’及713’、以及选择器714’分别与信号产生单元71_ζ中的正反器712及713、以及选择器714对应。而且，关于微小码检测部62’，适用将信号产生单元71_ζ、正反器73、正反器712及713、选择器714、输入时脉IN、及信号NO_ζ、LTCEN、以及信号SF_ζ分别置换为信号产生单元71’_ζ、正反器73’、正反器712’及713’、选择器714’、输入时脉IN、输入时脉IN、及信号NO’_ζ、LTCEN’、以及信号SF’_ζ的记述。

过程码检测部63’具有与过程码检测部63相同的功能。也就是说，过程码检测部63’对正反器73’的输出信号OF’的上升进行计数，将计数的结果通过信号SC’_1、SC’_2、及SC’_3而表示。过程码检测部63’将计数结果利用3比特的信号表示，且从3比特的最下位起第1、第2、第3比特是通过信号SC’_1、SC’_2、SC’_3而表示。

<2.2.动作>

图23中按时间表示第2实施方式的检测部16的若干信号，且表示赋能电路61、环形振荡器64、微小码检测部62、及过程码检测部63的若干信号。

如图23所示，在时刻t21中赋能信号DCCEN成为高电平，由此，检测部16被赋能。由于输入时脉IN为低电平，所以响应赋能信号DCCEN过渡至高电平，而在时刻t22，信号LTCEN成为高电平。信号LTCEN然后响应输入时脉IN的最初的1个周期的高电平的期间在时刻t25结束，在时刻t26过渡至低电平。因此，信号LTCEN在检测部16被赋能的后至输入时脉IN的最初的1个周期的高电平结束为止维持高电平。

在时刻t23，输入时脉IN成为高电平，响应此，在时刻t24，信号RINGEN成为高电平。通过信号RINGEN成为高电平，而使环形振荡器64振动。信号RINGEN响应输入时脉IN的最初的1个周期的结束的时刻t27而在时刻t28成为低电平的前维持高电平。因此，环形振荡器64是在时刻t24至时刻t28为止的期间，也就是说，与输入时脉IN的最初的1个周期相同的期间的间振动。

在环形振荡器64振动的期间，NAND闸极81_ε的输出信号NO_ε的逻辑是每当从NAND闸极81_ε的输入的高电平与低电平的间的过渡经过NAND闸极81_ε的输入与输出的间的延迟的时间时反转。因此，信号NO_0～NO_5是在信号RINGEN为高电平的期间，每当经过NAND闸极的81_1～81_5的各自的延迟时间时依次切换为相反的逻辑。而且，在信号LTCEN为高电平的期间，响应信号NO_1、NO_2、NO_3、及NO_4的上升，而信号SF_1、SF_2、SF_3、及SF_4分别从低电平过渡至高电平。因此，信号RINGEN及LTCEN均只要为高电平，则信号SF_1、SF_2、SF_3、及SF_4中的为低电平者一个一个地成为高电平。而且，信号RINGEN及LTCEN均为高电平的期间与输入时脉IN的高电平的期间对应。因此，信号SF_1、SF_2、SF_3、及SF_4局部地表现输入时脉IN的高电平的期间。如果信号SF_1、SF_2、SF_3、及SF_4全部成为高电平，则该情况表示在信号OF，通过利用信号OF进行的选择器714的输出的选择，而使信号SF_1、SF_2、SF_3、及SF_4重设为低电平，再次开始依次过渡至高电平的循环。

像所述一样，信号OF的向高电平的过渡是通过过程码检测部63而计数。计数的结果是通过包含信号SC_1、SC_2、及SC_3作为第1、第2、第3比特的信号SC而表示。环形振荡器64是在信号RINGEN为高电平的期间振动，微小码检测部62是在信号RINGEN及LTCEN均为高电平的期间，取入环形振荡器64的NAND闸极的81_1～81_4的各自的输出信号NO_1～NO_4。因此，正好在输入时脉IN的最初的高电平的期间，每当经过NAND闸极81_1～81_4的各自的延迟时间时，信号SF_1、SF_2、SF_3、及SF_4的1个成为高电平，如果信号SF_1～SF_4的全部成为高电平，则1个循环结束，并且循环的数量通过过程码检测部63而计数。如此一来，如图24所示，通过信号SF_1～SF_4及SC_1～SC_3的组，而产生表示输入时脉IN的最初的1个周期的高电平的期间的信息。

如图24所示，按照信号SF_1、sF_3、SF_2、SF_4的顺序而逻辑从低电平过渡至高电平。而且，在信号SF_1、SF_3、SF_2、SF_4的全部成为高电平之后，信号SC_1成为高电平，并且信号SF_1～SF_4成为低电平，第2循环开始。在第2循环中，也按照信号SF_1、SF_3、SF_2、SF_4的顺序而逻辑过渡至高电平，在信号SF_1、SF_3、SF_2、SF_4的全部成为高电平之后，信号SC增加1，第3循环开始。以下，相同。

图25中按时间表示第2实施方式的检测部16的若干信号，且表示赋能电路61’、环形振荡器64’、微小码检测部62’、及过程码检测部63’的若干信号。赋能电路61’、环形振荡器64’、微小码检测部62’、及过程码检测部63’的信号是与赋能电路61、环形振荡器64、微小码检测部62、及过程码检测部63的信号相同地变化。也就是说，输入时脉-IN在时刻t25过渡至高电平，响应此，在时刻t26，信号RINGEN’过渡至高电平。另外，输入时脉-IN从时刻t25至时刻t33为止经过最初的1个周期，在时刻t33过渡至高电平。响应此，信号RINGEN’在时刻t34过渡至低电平。另外，信号LTCEN’响应在时刻t27输入时脉-IN过渡至低电平而在时刻t31过渡至低电平。因此，检测部16’通过与检测部16相同的方法而检测相当于输入时脉-IN的最初的1个周期的高电平的期间的时刻t26至时刻t31的期间。而且，检测部16’是通过信号SF’_1～SF’_4及SC’_1～SC’_3的组，而产生表示输入时脉-IN的最初的1个周期的高电平的期间的信息。

码产生部17能够根据信号SF、SC、SF’、及SC’，知晓输入时脉IN的最初的1个周期的高电平的期间的长度及输入时脉-IN的最初的1个周期的高电平的期间的长度。因此，与第1实施方式的码产生部12相同地，码产生部17能够根据输入时脉IN及-IN的最初的1个周期的各自的高电平的期间的长度，产生码信号CODE_A及CODE_B。

<2.3.优点(效果)>

第2实施方式的修正电路1是与第1实施方式相同，检测输入时脉IN的高电平的期间与输入时脉-IN的高电平的期间，使基于输入时脉IN或-IN的信号延迟基于经检测出的期间的差的量，产生信号CS1及CS2。因此，获得与第1实施方式相同的优点。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例而提示，并不意图限定发明的范围。这些实施方式是能够以其他各种形态实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地，包含在权利要求书所记载的发明与其均等的范围中。

【符号说明】

1：修正电路

2：半导体装置

3：输入输出电路

4：功能电路

11：检测部

12：码产生部

13：延迟调整部

14：波形整形部

16：检测部

17：码产生部

18：波形整形部

21：时脉产生电路

22：延迟线

41：时脉产生电路

42：延迟线

43：解码器

Claims (7)

1.一种修正电路，其特征在于具备：

第1检测部，以测量第1时脉的第1电平与第2电平中所述第1电平的第1期间的方式构成；

第2检测部，以测量与所述第1时脉互补的第2时脉的所述第1电平的第2期间的方式构成；

延迟部，以使所述第1时脉与所述第2时脉的一个延迟基于所述第1期间与所述第2期间的差的量，产生延迟时脉的方式构成；及

波形整形部，以产生具有基于所述延迟时脉的上升边缘与下降边缘中的一个边缘，与所述第1时脉及所述第2时脉的另一个的所述一个边缘切换的逻辑电平的输出时脉的方式构成。

2.根据权利要求1所述的修正电路，其特征在于：

所述延迟部进而以如下方式构成：

在所述第1期间比所述第2期间长的情况下，作为所述延迟时脉，使所述第1时脉延迟，产生第1延迟时脉，

在所述第2期间比所述第1期间长的情况下，作为所述延迟时脉，使所述第2时脉延迟，产生第2延迟时脉，

所述波形整形部进而以产生：

作为所述输出时脉，具有基于所述第1时脉的所述一个边缘与所述第2延迟时脉的所述一个边缘切换的逻辑电平的第1输出时脉，或具有基于所述第1延迟时脉的所述一个边缘与所述第2时脉的所述一个边缘切换的逻辑电平的第2输出时脉的方式构成。

3.根据权利要求1所述的修正电路，其特征在于：

所述延迟部以如下方式构成：

在所述第1期间比所述第2期间长的情况下，使所述第1时脉延迟基于所述差的量，产生第1延迟时脉，

在所述第2期间比所述第1期间长的情况下，使所述第2时脉延迟基于所述差的量，产生第2延迟时脉。

4.根据权利要求1所述的修正电路，其特征在于：

基于所述差的量为对所述第1期间与所述第2期间的所述差的一半加上特定时间的量。

5.根据权利要求1所述的修正电路，其特征在于：

所述第1检测部

包含串联连接的多个第1延迟机构，且

以将分别基于所述多个第1延迟机构的各自的输出信号的各自的逻辑电平的多个第1信号输出的方式构成；

所述第2检测部

包含串联连接的多个第2延迟机构，且

以将分别基于所述多个第2延迟机构的各自的输出信号的各自的逻辑电平的多个第2信号输出的方式构成。

6.根据权利要求1所述的修正电路，其特征在于：

所述第1检测部包含：

环状地串联连接的多个第1延迟机构；

第1信号产生部，将基于所述多个第1延迟机构的各自的输出信号的边缘的多个比特的第1信号输出；及

第2信号产生部，对所述第1信号的所述多个比特的值的变化的周期进行计数；

所述第2检测部包含：

环状地串联连接的多个第3延迟机构；

第3信号产生部，将基于所述多个第3延迟机构的各自的输出信号的边缘的多个比特的第2信号输出；及

第4信号产生部，对所述第2信号的所述多个比特的值的变化的周期进行计数。

7.根据权利要求1所述的修正电路，其特征在于：

所述延迟部所包含的延迟机构少于比使信号延迟所述第1时脉的周期的一半的时间的数量的延迟机构。