JPH1188125A - ディジタル制御発振回路およびｐｌｌ回路 - Google Patents
ディジタル制御発振回路およびｐｌｌ回路Info
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- JPH1188125A JPH1188125A JP9238069A JP23806997A JPH1188125A JP H1188125 A JPH1188125 A JP H1188125A JP 9238069 A JP9238069 A JP 9238069A JP 23806997 A JP23806997 A JP 23806997A JP H1188125 A JPH1188125 A JP H1188125A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】発振周波数レンジが広く、かつ発振周波数の偏
移は連続的で滑らかで、しかもジッタの発生を防止でき
るディジタル制御発振回路を提供する。 【解決手段】 制御信号により第１の信号を遅延させて
第１の遅延信号として出力する第１の遅延回路１１と、
制御信号により第２の信号を遅延させて第２の遅延信号
として出力する第２の遅延回路１２、第１の遅延信号を
入力すると第１の出力信号をローからハイに切り替え、
第２の出力信号をハイからローに切り替えて出力し、第
２の遅延信号を入力すると第１の出力信号をハイからロ
ーに切り替え、第２の出力信号をローからハイに切り替
えて出力するＲ・ＳＦＦ２０と、第１、第２の出力信号
がハイからローに切り替わったことを検出すると第１、
第２の信号を生成して第１、第２の遅延回路に出力する
第１および第２の切替検出回路１５，１６とを設ける。
移は連続的で滑らかで、しかもジッタの発生を防止でき
るディジタル制御発振回路を提供する。 【解決手段】 制御信号により第１の信号を遅延させて
第１の遅延信号として出力する第１の遅延回路１１と、
制御信号により第２の信号を遅延させて第２の遅延信号
として出力する第２の遅延回路１２、第１の遅延信号を
入力すると第１の出力信号をローからハイに切り替え、
第２の出力信号をハイからローに切り替えて出力し、第
２の遅延信号を入力すると第１の出力信号をハイからロ
ーに切り替え、第２の出力信号をローからハイに切り替
えて出力するＲ・ＳＦＦ２０と、第１、第２の出力信号
がハイからローに切り替わったことを検出すると第１、
第２の信号を生成して第１、第２の遅延回路に出力する
第１および第２の切替検出回路１５，１６とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル遅延回
路を用いたディジタル制御発振回路およびそれを用いた
ＰＬＬ回路に関するものである。
路を用いたディジタル制御発振回路およびそれを用いた
ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】ＰＬＬ（Phase Locked Loop ）回路など
に用いられる発振器は、制御信号による周波数の偏移は
連続的で滑らかで、発振周波数レンジが広いという特性
が要求されている。また、制御信号の変化に起因するジ
ッタがあってはならない。このため、従来の回路で用い
られているものは、アナログ値である電圧信号により、
発振周波数を制御する電圧制御発振器（ＶＣＯ:Voltage
Controlled Oscillator）が殆どである。
に用いられる発振器は、制御信号による周波数の偏移は
連続的で滑らかで、発振周波数レンジが広いという特性
が要求されている。また、制御信号の変化に起因するジ
ッタがあってはならない。このため、従来の回路で用い
られているものは、アナログ値である電圧信号により、
発振周波数を制御する電圧制御発振器（ＶＣＯ:Voltage
Controlled Oscillator）が殆どである。
【０００３】ところで、ディジタルＰＬＬ回路の場合、
ディジタル信号で直接発振器の発振周波数を制御できる
いわゆるディジタル制御発振器（ＤＣＯ: Digital Cont
rolled Oscillator ）が用いられている。
ディジタル信号で直接発振器の発振周波数を制御できる
いわゆるディジタル制御発振器（ＤＣＯ: Digital Cont
rolled Oscillator ）が用いられている。
【０００４】図１４はディジタル制御発振器（以下、単
にＤＣＯと表記する）を用いたＰＬＬ回路の一例を示し
ている。図１４に示すように、本例のＰＬＬ回路１は位
相比較器２、ディジタルカウンタ３およびＤＣＯ４によ
り構成されている。
にＤＣＯと表記する）を用いたＰＬＬ回路の一例を示し
ている。図１４に示すように、本例のＰＬＬ回路１は位
相比較器２、ディジタルカウンタ３およびＤＣＯ４によ
り構成されている。
【０００５】位相比較器２は、外部から入力された基準
信号Ｓref とＤＣＯ４からの発振信号ＳO の位相を比較
し、比較結果に応じてアップ信号Ｓupまたはダウン信号
Ｓdwを発生し、ディジタルカウンタ３に出力する。ディ
ジタルカウンタ３は、位相比較器２からのアップ信号Ｓ
upまたはダウン信号Ｓdwを受けて、これらの信号のレベ
ルに応じて、例えば、ｎビットのカウント値ＳC を発生
してＤＣＯ４に出力する。ＤＣＯ４は、ディジタルカウ
ンタ３からのカウント値ＳC を受けて、これに応じて発
振周波数を設定し、設定した周波数の発振信号Ｓo を生
成して位相比較器２に出力する。
信号Ｓref とＤＣＯ４からの発振信号ＳO の位相を比較
し、比較結果に応じてアップ信号Ｓupまたはダウン信号
Ｓdwを発生し、ディジタルカウンタ３に出力する。ディ
ジタルカウンタ３は、位相比較器２からのアップ信号Ｓ
upまたはダウン信号Ｓdwを受けて、これらの信号のレベ
ルに応じて、例えば、ｎビットのカウント値ＳC を発生
してＤＣＯ４に出力する。ＤＣＯ４は、ディジタルカウ
ンタ３からのカウント値ＳC を受けて、これに応じて発
振周波数を設定し、設定した周波数の発振信号Ｓo を生
成して位相比較器２に出力する。
【０００６】図１４に示すＰＬＬ回路１において、位相
比較器２により、外部から入力された基準信号Ｓref と
ＤＣＯ４から発生された発振信号ＳC の位相が比較さ
れ、比較結果に応じてアップ信号Ｓupまたはダウン信号
Ｓdwが生成され、ディジタルカウンタ３に出力される。
ディジタルカウンタ３により、ｎビットのカウント値Ｓ
C が生成される。そして、カウント値ＳC がＤＣＯ４に
フィードバックされ、これに応じて、ＤＣＯ４の発振周
波数が制御される。したがって、ＤＣＯ４により発生さ
れた発振信号ＳC の位相は、位相比較器２に入力された
基準信号Ｓref の位相に追従する。
比較器２により、外部から入力された基準信号Ｓref と
ＤＣＯ４から発生された発振信号ＳC の位相が比較さ
れ、比較結果に応じてアップ信号Ｓupまたはダウン信号
Ｓdwが生成され、ディジタルカウンタ３に出力される。
ディジタルカウンタ３により、ｎビットのカウント値Ｓ
C が生成される。そして、カウント値ＳC がＤＣＯ４に
フィードバックされ、これに応じて、ＤＣＯ４の発振周
波数が制御される。したがって、ＤＣＯ４により発生さ
れた発振信号ＳC の位相は、位相比較器２に入力された
基準信号Ｓref の位相に追従する。
【０００７】上述のように、従来の電圧制御発振器（Ｖ
ＣＯ）を用いたＰＬＬ回路と同様に、図１４に示すディ
ジタル制御発振器（ＤＣＯ）を備えたＰＬＬ回路によ
り、入力された基準信号の位相に追従する発振信号が生
成できる。
ＣＯ）を用いたＰＬＬ回路と同様に、図１４に示すディ
ジタル制御発振器（ＤＣＯ）を備えたＰＬＬ回路によ
り、入力された基準信号の位相に追従する発振信号が生
成できる。
【０００８】以下、図１５〜図１７を参照しながら、一
般に用いられているＤＣＯの構成およびその動作につい
て簡単に説明する。図１５は異なる遅延時間を与える遅
延素子および反転出力を与えるセレクタを複数用いて構
成されているＤＣＯの一例を示す回路図である。図１５
に示すように、本例のＤＣＯは、例えば、遅延素子Ｄi
（ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレクタＳ
ＥＬi により構成された遅延段をｎ段直列に接続して構
成されている。なお、ここでは、ｎは偶数である。
般に用いられているＤＣＯの構成およびその動作につい
て簡単に説明する。図１５は異なる遅延時間を与える遅
延素子および反転出力を与えるセレクタを複数用いて構
成されているＤＣＯの一例を示す回路図である。図１５
に示すように、本例のＤＣＯは、例えば、遅延素子Ｄi
（ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレクタＳ
ＥＬi により構成された遅延段をｎ段直列に接続して構
成されている。なお、ここでは、ｎは偶数である。
【０００９】図示のように、本例のＤＣＯにおいて、各
遅延段を構成するセレクタＳＥＬiの一方の入力端子Ａ
は前段のセレクタの出力端子に接続され、他方の入力端
子Ｂは遅延素子Ｄi の出力端子に接続されている。遅延
素子Ｄi の入力端子は前段のセレクタの出力端子に接続
されている。なお、初段のセレクタＳＥＬn-1 の入力端
子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入
力端子Ｂは遅延素子Ｄn-1 を介して、ＮＡＮＤゲートＮ
ＧＴの出力端子に接続されている。また、最終段のセレ
クタＳＥＬ0 の出力端子はＮＡＮＤゲートＮＧＴの一方
の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の
入力端子にイネーブル信号ＥＮＢが入力される。さら
に、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮ
Ｖを介して、発振信号ＳO の出力端子Ｔout に接続され
ている。
遅延段を構成するセレクタＳＥＬiの一方の入力端子Ａ
は前段のセレクタの出力端子に接続され、他方の入力端
子Ｂは遅延素子Ｄi の出力端子に接続されている。遅延
素子Ｄi の入力端子は前段のセレクタの出力端子に接続
されている。なお、初段のセレクタＳＥＬn-1 の入力端
子ＡはＮＡＮＤゲートＮＧＴの出力端子に接続され、入
力端子Ｂは遅延素子Ｄn-1 を介して、ＮＡＮＤゲートＮ
ＧＴの出力端子に接続されている。また、最終段のセレ
クタＳＥＬ0 の出力端子はＮＡＮＤゲートＮＧＴの一方
の入力端子に接続され、ＮＡＮＤゲートＮＧＴの他方の
入力端子にイネーブル信号ＥＮＢが入力される。さら
に、ＮＡＮＤゲートＮＧＴの出力端子はインバータＩＮ
Ｖを介して、発振信号ＳO の出力端子Ｔout に接続され
ている。
【００１０】各セレクタＳＥＬn-1 ，ＳＥＬn-2 ，…，
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ＣＫ
に、例えば、ｎビットのカウント値ＳC の各ビットデー
タＣ n-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 がそれぞれ入
力される。各セレクタは、選択信号入力端子に入力され
た信号のレベルに応じて、入力端子Ａまたは入力端子Ｂ
の信号を選択して、その反転した信号を出力する。例え
ば、選択信号入力端子ＣＫにローレベルの信号が入力さ
れるとき、セレクタは入力端子Ａに入力された信号を選
択して、それを反転して出力端子に出力する。逆に、選
択信号入力端子ＣＫにハイレベルの信号が入力されたと
き、セレクタは入力端子Ｂに入力された信号を選択し
て、それを反転して出力端子に出力する。
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ＣＫ
に、例えば、ｎビットのカウント値ＳC の各ビットデー
タＣ n-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 がそれぞれ入
力される。各セレクタは、選択信号入力端子に入力され
た信号のレベルに応じて、入力端子Ａまたは入力端子Ｂ
の信号を選択して、その反転した信号を出力する。例え
ば、選択信号入力端子ＣＫにローレベルの信号が入力さ
れるとき、セレクタは入力端子Ａに入力された信号を選
択して、それを反転して出力端子に出力する。逆に、選
択信号入力端子ＣＫにハイレベルの信号が入力されたと
き、セレクタは入力端子Ｂに入力された信号を選択し
て、それを反転して出力端子に出力する。
【００１１】さらに、遅延素子Ｄ0 の遅延時間はＴD と
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
【００１２】上述したＤＣＯにより、カウント値ＳC の
各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0
のレベルに応じて、ＮＡＮＤゲートＮＧＴの出力端子か
ら、最後段のセレクタＳＥＬ0 の出力端子までの信号の
遅延時間が設定される。ＮＡＮＤゲートＮＧＴにハイレ
ベルのイネーブル信号ＥＮＢが入力されるとき、各遅延
段およびＮＡＮＤゲートＮＧＴによりリングオシレータ
が構成され、カウント値ＳC により制御された発振周波
数で発振する。
各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0
のレベルに応じて、ＮＡＮＤゲートＮＧＴの出力端子か
ら、最後段のセレクタＳＥＬ0 の出力端子までの信号の
遅延時間が設定される。ＮＡＮＤゲートＮＧＴにハイレ
ベルのイネーブル信号ＥＮＢが入力されるとき、各遅延
段およびＮＡＮＤゲートＮＧＴによりリングオシレータ
が構成され、カウント値ＳC により制御された発振周波
数で発振する。
【００１３】図１６は他のＤＣＯの一構成例を示す回路
図である。図１６に示すように、本例のＤＣＯはＮＡＮ
ＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬ
Ｙn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ
0により構成され、遅延素子ＤＬＹ0 の出力端子はＮＡ
ＮＤゲートＮＧＴの入力端子に接続され、リングオシレ
ータが構成されている。なお、ここで、前例と同様にｎ
は偶数である。
図である。図１６に示すように、本例のＤＣＯはＮＡＮ
ＤゲートＮＧＴと直列に接続されたｎ個の遅延素子ＤＬ
Ｙn-1 ，ＤＬＹn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ
0により構成され、遅延素子ＤＬＹ0 の出力端子はＮＡ
ＮＤゲートＮＧＴの入力端子に接続され、リングオシレ
ータが構成されている。なお、ここで、前例と同様にｎ
は偶数である。
【００１４】遅延素子ＤＬＹn-1 ，ＤＬＹn-2 ，…，Ｄ
ＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 は同様な構成を有し、図１
７は遅延素子ＤＬＹ0 を例として、その構成を示してい
る。図示のように、遅延素子ＤＬＹ0 はｎＭＯＳトラン
ジスタＴｎn-1 ，Ｔｎn-2，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ
0 ，Ｔｎ00、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 ，Ｔｐ00により構
成されている。
ＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 は同様な構成を有し、図１
７は遅延素子ＤＬＹ0 を例として、その構成を示してい
る。図示のように、遅延素子ＤＬＹ0 はｎＭＯＳトラン
ジスタＴｎn-1 ，Ｔｎn-2，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ
0 ，Ｔｎ00、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 ，Ｔｐ00により構
成されている。
【００１５】ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は電源電圧ＶCCの
供給線とノードＮＤｐとの間に並列に接続されている。
即ち、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，
Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｐに接続されてい
る。さらに、これらのｐＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットデータＣn-1 ，Ｃ
n-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 の反転信号／Ｃn-1 ，／Ｃ
n-2 ，…，／Ｃ2 ，／Ｃ1 ，／Ｃ0 が入力される。ｐＭ
ＯＳトランジスタＴｐ00のソースはノードＮＤｐに接続
され、ドレインは出力端子Ｔout に接続されている。
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は電源電圧ＶCCの
供給線とノードＮＤｐとの間に並列に接続されている。
即ち、ｐＭＯＳトランジスタＴｐn-1 ，Ｔｐn-2 ，…，
Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 のソースは電源電圧ＶCCの供給
線に接続され、ドレインはノードＮＤｐに接続されてい
る。さらに、これらのｐＭＯＳトランジスタのゲートに
それぞれカウント値ＳC の各ビットデータＣn-1 ，Ｃ
n-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 の反転信号／Ｃn-1 ，／Ｃ
n-2 ，…，／Ｃ2 ，／Ｃ1 ，／Ｃ0 が入力される。ｐＭ
ＯＳトランジスタＴｐ00のソースはノードＮＤｐに接続
され、ドレインは出力端子Ｔout に接続されている。
【００１６】ｎＭＯＳトランジスタＴｎn-1 ，Ｔ
ｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は接地電圧ＧＮＤ
の供給線とノードＮＤｎとの間に並列に接続されてい
る。即ち、ｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，
…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 のソースは接地電圧ＧＮＤ
の供給線に接続され、ドレインはノードＮＤｎに接続さ
れている。さらに、これらのｎＭＯＳトランジスタのゲ
ートにそれぞれカウント値ＳCの各ビットデータ
Ｃn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 が入力される。
ｎＭＯＳトランジスタＴｎ00のドレインは出力端子Ｔ
out に接続され、ソースはノードＮＤｎに接続されてい
る。
ｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 は接地電圧ＧＮＤ
の供給線とノードＮＤｎとの間に並列に接続されてい
る。即ち、ｎＭＯＳトランジスタＴｎn-1 ，Ｔｎn-2 ，
…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 のソースは接地電圧ＧＮＤ
の供給線に接続され、ドレインはノードＮＤｎに接続さ
れている。さらに、これらのｎＭＯＳトランジスタのゲ
ートにそれぞれカウント値ＳCの各ビットデータ
Ｃn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 が入力される。
ｎＭＯＳトランジスタＴｎ00のドレインは出力端子Ｔ
out に接続され、ソースはノードＮＤｎに接続されてい
る。
【００１７】即ち、ｎＭＯＳトランジスタＴｎ00のドレ
インとｐＭＯＳトランジスタＴｐ00のドレインが遅延素
子の出力端子Ｔout に共通に接続されている。さらに、
ｎＭＯＳトランジスタＴｎ00のゲートとｐＭＯＳトラン
ジスタＴｐ00のゲートが入力端子Ｔinに共通に接続され
ている。
インとｐＭＯＳトランジスタＴｐ00のドレインが遅延素
子の出力端子Ｔout に共通に接続されている。さらに、
ｎＭＯＳトランジスタＴｎ00のゲートとｐＭＯＳトラン
ジスタＴｐ00のゲートが入力端子Ｔinに共通に接続され
ている。
【００１８】図１６に示す遅延素子においては、ｎＭＯ
ＳトランジスタＴｎ00とｐＭＯＳトランジスタＴｐ00は
駆動用トランジスタとして機能する。カウント値ＳC の
各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0
のレベルに応じて、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1，Ｔｐ0 およびｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1，
Ｔｎ0 の導通状態がそれぞれ設定される。
ＳトランジスタＴｎ00とｐＭＯＳトランジスタＴｐ00は
駆動用トランジスタとして機能する。カウント値ＳC の
各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0
のレベルに応じて、ｐＭＯＳトランジスタＴｐn-1 ，Ｔ
ｐn-2 ，…，Ｔｐ2 ，Ｔｐ1，Ｔｐ0 およびｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1，
Ｔｎ0 の導通状態がそれぞれ設定される。
【００１９】また、各トランジスタのサイズ、例えば、
チャネル幅がそれぞれ異なるように設定されるので、各
トランジスタのオン／オフ状態に応じて、例えば、電源
電圧ＶCCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐ
ＭＯＳトランジスタＴｐ00の抵抗値との比が変化し、同
様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯ
ＳトランジスタＴｎ00の抵抗値との比も変化するので、
入力端子Ｔinに入力された信号の反転信号が出力端子Ｔ
out に出力されるまでの遅延時間がこの抵抗比の変化に
応じて制御される。
チャネル幅がそれぞれ異なるように設定されるので、各
トランジスタのオン／オフ状態に応じて、例えば、電源
電圧ＶCCの供給線とノードＮＤｐ間の抵抗値と駆動用ｐ
ＭＯＳトランジスタＴｐ00の抵抗値との比が変化し、同
様に、接地線とノードＮＤｎ間の抵抗値と駆動用ｎＭＯ
ＳトランジスタＴｎ00の抵抗値との比も変化するので、
入力端子Ｔinに入力された信号の反転信号が出力端子Ｔ
out に出力されるまでの遅延時間がこの抵抗比の変化に
応じて制御される。
【００２０】即ち、各遅延素子ＤＬＹn-1 ，ＤＬ
Ｙn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 の遅延時間
は、それぞれの遅延素子に入力されたカウント値ＳC に
より制御される。このため、ＮＡＮＤゲートＮＧＴにハ
イレベルのイネーブル信号ＥＮＢが入力されるとき、各
遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシ
レータが構成され、カウント値ＳC により制御された発
振周波数で発振する。
Ｙn-2 ，…，ＤＬＹ2 ，ＤＬＹ1 ，ＤＬＹ0 の遅延時間
は、それぞれの遅延素子に入力されたカウント値ＳC に
より制御される。このため、ＮＡＮＤゲートＮＧＴにハ
イレベルのイネーブル信号ＥＮＢが入力されるとき、各
遅延素子およびＮＡＮＤゲートＮＧＴによりリングオシ
レータが構成され、カウント値ＳC により制御された発
振周波数で発振する。
【００２１】
【発明が解決しようとする課題】ところが、上述した各
ＤＣＯにはそれぞれ不利益がある。例えば、図１５に示
すＤＣＯにおいては、発振周波数のレンジを広くとるこ
とができるが、信号のパスがダイナミックに切り換えら
れるため、カウント値ＳCの何れかのビットの値が変化
する場合、信号が一瞬切れる恐れがあり、信号の連続性
に問題がある。また、動作中は、回路全体が安定した状
態がなく、制御信号の値の切り換え（変化）によるジッ
タが生じる。
ＤＣＯにはそれぞれ不利益がある。例えば、図１５に示
すＤＣＯにおいては、発振周波数のレンジを広くとるこ
とができるが、信号のパスがダイナミックに切り換えら
れるため、カウント値ＳCの何れかのビットの値が変化
する場合、信号が一瞬切れる恐れがあり、信号の連続性
に問題がある。また、動作中は、回路全体が安定した状
態がなく、制御信号の値の切り換え（変化）によるジッ
タが生じる。
【００２２】また、図１６に示すＤＣＯにおいては、発
振信号の周波数偏移は連続的で滑らかであるが、各遅延
素子の電流は駆動用トランジスタＴｐ00およびＴｎ00の
抵抗に大きく影響され、発振周波数レンジを広くとるこ
とができないという問題がある。
振信号の周波数偏移は連続的で滑らかであるが、各遅延
素子の電流は駆動用トランジスタＴｐ00およびＴｎ00の
抵抗に大きく影響され、発振周波数レンジを広くとるこ
とができないという問題がある。
【００２３】図１６に示すＤＣＯの発振周波数レンジを
広くとるため、駆動用トランジスタＴｐ00およびＴｎ00
の抵抗を小さくし、即ち、トランジスタのサイズを大き
くする必要がある。これは遅延素子の消費電力の増大を
招く結果となる。また、実際に基板上にトランジスタを
形成する場合に、トランジスタのサイズに限界がある。
また、動作中は、回路全体が安定した状態がなく、制御
信号の値の切り換え（変化）によるジッタが生じる。
広くとるため、駆動用トランジスタＴｐ00およびＴｎ00
の抵抗を小さくし、即ち、トランジスタのサイズを大き
くする必要がある。これは遅延素子の消費電力の増大を
招く結果となる。また、実際に基板上にトランジスタを
形成する場合に、トランジスタのサイズに限界がある。
また、動作中は、回路全体が安定した状態がなく、制御
信号の値の切り換え（変化）によるジッタが生じる。
【００２４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、発振周波数レンジが広く、かつ
発振周波数の偏移は連続的で滑らかで、しかもディジタ
ル値の制御信号の変化に起因するジッタの発生を防止で
きるディジタル制御発振回路を提供することにある。
のであり、その目的は、発振周波数レンジが広く、かつ
発振周波数の偏移は連続的で滑らかで、しかもディジタ
ル値の制御信号の変化に起因するジッタの発生を防止で
きるディジタル制御発振回路を提供することにある。
【００２５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、制御信号に応じて発振周波数が制御され
るディジタル制御発振回路であって、上記制御信号によ
り設定された遅延時間だけ第１の信号を遅延させて第１
の遅延信号として出力する第１の遅延回路と、上記制御
信号により設定された遅延時間だけ第２の信号を遅延さ
せて第２の遅延信号として出力する第２の遅延回路と、
上記第１の遅延信号を受けた場合には、第１の出力信号
を第１のレベルから第２のレベルに切り替えて出力する
とともに、第２の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力し、上記第２の遅延信号を受けた
場合には、第１の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力するとともに、第２の出力信号を
第１のレベルから第２のレベルに切り替えて出力する出
力信号生成回路と、上記第１の出力信号が第２のレベル
から第１のレベルに切り替わったことを検出すると上記
第１の信号を生成して上記第１の遅延回路に出力する第
１に切替検出回路と、上記第２の出力信号が第２のレベ
ルから第１のレベルに切り替わったことを検出すると上
記第２の信号を生成して上記第２の遅延回路に出力する
第２に切替検出回路とを有する。
め、本発明は、制御信号に応じて発振周波数が制御され
るディジタル制御発振回路であって、上記制御信号によ
り設定された遅延時間だけ第１の信号を遅延させて第１
の遅延信号として出力する第１の遅延回路と、上記制御
信号により設定された遅延時間だけ第２の信号を遅延さ
せて第２の遅延信号として出力する第２の遅延回路と、
上記第１の遅延信号を受けた場合には、第１の出力信号
を第１のレベルから第２のレベルに切り替えて出力する
とともに、第２の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力し、上記第２の遅延信号を受けた
場合には、第１の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力するとともに、第２の出力信号を
第１のレベルから第２のレベルに切り替えて出力する出
力信号生成回路と、上記第１の出力信号が第２のレベル
から第１のレベルに切り替わったことを検出すると上記
第１の信号を生成して上記第１の遅延回路に出力する第
１に切替検出回路と、上記第２の出力信号が第２のレベ
ルから第１のレベルに切り替わったことを検出すると上
記第２の信号を生成して上記第２の遅延回路に出力する
第２に切替検出回路とを有する。
【００２６】本発明では、上記制御信号はｎ（ｎは正整
数）ビットのディジタル信号であり、上記第１および第
２の遅延回路は、上記制御信号のビット数に応じて複数
個設けられ、対応するビットデータに応じて遅延時間が
制御される遅延素子が縦続接続されて構成されている。
数）ビットのディジタル信号であり、上記第１および第
２の遅延回路は、上記制御信号のビット数に応じて複数
個設けられ、対応するビットデータに応じて遅延時間が
制御される遅延素子が縦続接続されて構成されている。
【００２７】また、本発明では、上記出力信号生成回路
は、セット端子に上記第１の遅延信号が入力され、リセ
ット端子に上記第２の遅延信号が入力され、正転出力端
子から上記第１の出力信号を出力し、反転出力端子から
上記第２の出力信号を出力するリセット・セット（Ｒ・
Ｓ）型フリップフロップにより構成されている。
は、セット端子に上記第１の遅延信号が入力され、リセ
ット端子に上記第２の遅延信号が入力され、正転出力端
子から上記第１の出力信号を出力し、反転出力端子から
上記第２の出力信号を出力するリセット・セット（Ｒ・
Ｓ）型フリップフロップにより構成されている。
【００２８】また、本発明では、上記Ｒ・Ｓ型フリップ
フロップのセットとリセットの各々の動作にかかる時間
のずれを補正する回路を有する。
フロップのセットとリセットの各々の動作にかかる時間
のずれを補正する回路を有する。
【００２９】また、本発明では、上記第１の遅延信号ま
たは第１の外部信号を上記出力信号生成回路に入力させ
るゲート回路を有し、上記出力信号生成回路は、上記第
１の遅延信号または第１の外部信号を受けた場合に、第
１の出力信号を第１のレベルから第２のレベルに切り替
えて出力するとともに、第２の出力信号を第２のレベル
から第１のレベルに切り替えて出力する。
たは第１の外部信号を上記出力信号生成回路に入力させ
るゲート回路を有し、上記出力信号生成回路は、上記第
１の遅延信号または第１の外部信号を受けた場合に、第
１の出力信号を第１のレベルから第２のレベルに切り替
えて出力するとともに、第２の出力信号を第２のレベル
から第１のレベルに切り替えて出力する。
【００３０】また、本発明では、上記第２の遅延信号ま
たは第２の外部信号を上記出力信号生成回路に入力させ
るゲート回路を有し、上記出力信号生成回路は、上記第
２の遅延信号または第２の外部信号を受けた場合に、第
１の出力信号を第２のレベルから第１のレベルに切り替
えて出力するとともに、第２の出力信号を第１のレベル
から第２のレベルに切り替えて出力する。
たは第２の外部信号を上記出力信号生成回路に入力させ
るゲート回路を有し、上記出力信号生成回路は、上記第
２の遅延信号または第２の外部信号を受けた場合に、第
１の出力信号を第２のレベルから第１のレベルに切り替
えて出力するとともに、第２の出力信号を第１のレベル
から第２のレベルに切り替えて出力する。
【００３１】また、本発明では、外部データを受けて、
上記第１の出力信号が第１のレベルのときのデータの値
を更新するとともに、更新直前の値を保持し、上記第１
の出力信号が第２のレベルになったときに、値の更新を
中断して直前に更新された値を上記制御信号として上記
第１の遅延回路に出力する記憶回路を有する。
上記第１の出力信号が第１のレベルのときのデータの値
を更新するとともに、更新直前の値を保持し、上記第１
の出力信号が第２のレベルになったときに、値の更新を
中断して直前に更新された値を上記制御信号として上記
第１の遅延回路に出力する記憶回路を有する。
【００３２】また、本発明では、外部データを受けて、
上記第２の出力信号が第１のレベルのときのデータの値
を更新するとともに、更新直前の値を保持し、上記第２
の出力信号が第２のレベルになったときに、値の更新を
中断して直前に更新された値を上記制御信号として上記
第２の遅延回路に出力する記憶回路を有する。
上記第２の出力信号が第１のレベルのときのデータの値
を更新するとともに、更新直前の値を保持し、上記第２
の出力信号が第２のレベルになったときに、値の更新を
中断して直前に更新された値を上記制御信号として上記
第２の遅延回路に出力する記憶回路を有する。
【００３３】また、本発明では、上記第１の遅延回路お
よび第２の遅延回路のうち少なくとも一方の入力側に当
該遅延回路の遅延ステップの補間を行う前置遅延回路を
有する。
よび第２の遅延回路のうち少なくとも一方の入力側に当
該遅延回路の遅延ステップの補間を行う前置遅延回路を
有する。
【００３４】また、本発明のＰＬＬ回路は、基準信号と
発振信号との位相を比較し、比較結果に応じてアップ信
号またはダウン信号を発生する位相比較器と、上記位相
比較器からのアップ信号またはダウン信号を受けて、こ
れらの信号のレベルに応じて、ｎビットのカウントデー
タを発生するディジタルカウンタと、上記ディジタルカ
ウンタによるカウントデータにより設定された遅延時間
だけ第１の信号を遅延させて第１の遅延信号として出力
する第１の遅延回路と、上記カウントデータにより設定
された遅延時間だけ第２の信号を遅延させて第２の遅延
信号として出力する第２の遅延回路と、上記第１の遅延
信号を受けた場合には、第１の出力信号を第１のレベル
から第２のレベルに切り替えて出力するとともに、第２
の出力信号を第２のレベルから第１のレベルに切り替え
て出力し、上記第２の遅延信号を受けた場合には、第１
の出力信号を第２のレベルから第１のレベルに切り替え
て出力するとともに、第２の出力信号を第１のレベルか
ら第２のレベルに切り替えて出力する出力信号生成回路
と、上記第１の出力信号が第２のレベルから第１のレベ
ルに切り替わったことを検出すると上記第１の信号を生
成して上記第１の遅延回路に出力する第１に切替検出回
路と、上記第２の出力信号が第２のレベルから第１のレ
ベルに切り替わったことを検出すると上記第２の信号を
生成して上記第２の遅延回路に出力する第２に切替検出
回路とを備えたディジタル制御発振回路とを有する。
発振信号との位相を比較し、比較結果に応じてアップ信
号またはダウン信号を発生する位相比較器と、上記位相
比較器からのアップ信号またはダウン信号を受けて、こ
れらの信号のレベルに応じて、ｎビットのカウントデー
タを発生するディジタルカウンタと、上記ディジタルカ
ウンタによるカウントデータにより設定された遅延時間
だけ第１の信号を遅延させて第１の遅延信号として出力
する第１の遅延回路と、上記カウントデータにより設定
された遅延時間だけ第２の信号を遅延させて第２の遅延
信号として出力する第２の遅延回路と、上記第１の遅延
信号を受けた場合には、第１の出力信号を第１のレベル
から第２のレベルに切り替えて出力するとともに、第２
の出力信号を第２のレベルから第１のレベルに切り替え
て出力し、上記第２の遅延信号を受けた場合には、第１
の出力信号を第２のレベルから第１のレベルに切り替え
て出力するとともに、第２の出力信号を第１のレベルか
ら第２のレベルに切り替えて出力する出力信号生成回路
と、上記第１の出力信号が第２のレベルから第１のレベ
ルに切り替わったことを検出すると上記第１の信号を生
成して上記第１の遅延回路に出力する第１に切替検出回
路と、上記第２の出力信号が第２のレベルから第１のレ
ベルに切り替わったことを検出すると上記第２の信号を
生成して上記第２の遅延回路に出力する第２に切替検出
回路とを備えたディジタル制御発振回路とを有する。
【００３５】本発明のディジタル制御発生回路によれ
ば、たとえば出力信号生成回路に対して外部リセット信
号（第２の外部信号）によりリセット状態に保持され、
これにより、第１の出力信号が第１のレベルで出力さ
れ、第２の出力信号が第２のレベルで出力される。この
状態で、たとえば外部からイネーブル信号（第１の外部
信号）により出力信号生成回路から第１の出力信号が第
１のレベルから第２のレベルに切り替えられて第１の切
替検出回路に出力され、第２の出力信号が第２のレベル
から第１のレベルに切り替えられて第２の切替検出回路
に出力される。このとき、第１の出力信号は第１のレベ
ルから第２のレベルに切り替わった信号であることか
ら、第１の切替検出回路においては第１の信号の生成は
行われない。これに対して、第２の出力信号は第２のレ
ベルから第１のレベルに切り替わった信号であることか
ら、第２の切替検出回路においての切り替えが検出され
る。これにより、第２の信号が生成されて第２の遅延回
路に出力される。
ば、たとえば出力信号生成回路に対して外部リセット信
号（第２の外部信号）によりリセット状態に保持され、
これにより、第１の出力信号が第１のレベルで出力さ
れ、第２の出力信号が第２のレベルで出力される。この
状態で、たとえば外部からイネーブル信号（第１の外部
信号）により出力信号生成回路から第１の出力信号が第
１のレベルから第２のレベルに切り替えられて第１の切
替検出回路に出力され、第２の出力信号が第２のレベル
から第１のレベルに切り替えられて第２の切替検出回路
に出力される。このとき、第１の出力信号は第１のレベ
ルから第２のレベルに切り替わった信号であることか
ら、第１の切替検出回路においては第１の信号の生成は
行われない。これに対して、第２の出力信号は第２のレ
ベルから第１のレベルに切り替わった信号であることか
ら、第２の切替検出回路においての切り替えが検出され
る。これにより、第２の信号が生成されて第２の遅延回
路に出力される。
【００３６】第２の遅延回路においては、制御信号で規
定される時間だけ遅らされて、第２の遅延信号として出
力生成回路に入力される。これにより、第１の出力信号
が第２のレベルから第１のレベルに切り替えられて第１
の切替検出回路に出力され、第２の出力信号が第１のレ
ベルから第２のレベルに切り替えられて第２の切替検出
回路に出力される。このとき、第１の出力信号は第２の
レベルから第１のレベルに切り替わった信号であること
から、第１の切替検出回路においてその切り替えが検出
される。これにより、第１の信号が生成されて第１の遅
延回路に出力される。これに対して、第２の出力信号は
第１のレベルから第２のレベルに切り替わった信号であ
ることから、第２の切替検出回路においては第２の信号
の生成は行われない。
定される時間だけ遅らされて、第２の遅延信号として出
力生成回路に入力される。これにより、第１の出力信号
が第２のレベルから第１のレベルに切り替えられて第１
の切替検出回路に出力され、第２の出力信号が第１のレ
ベルから第２のレベルに切り替えられて第２の切替検出
回路に出力される。このとき、第１の出力信号は第２の
レベルから第１のレベルに切り替わった信号であること
から、第１の切替検出回路においてその切り替えが検出
される。これにより、第１の信号が生成されて第１の遅
延回路に出力される。これに対して、第２の出力信号は
第１のレベルから第２のレベルに切り替わった信号であ
ることから、第２の切替検出回路においては第２の信号
の生成は行われない。
【００３７】第１の遅延回路においては、第１の信号が
制御信号で規定される時間だけ遅らされて、第１の遅延
信号として出力信号生成回路に入力される。これによ
り、第１の出力信号が第１のレベルから第２のレベルに
切り替えられて第１の切替検出回路に出力され、第２の
出力信号が第２のレベルから第１のレベルに切り替えら
れて第２の切替検出回路に出力される。このとき、第１
の出力信号は第１のレベルから第２のレベルに切り替わ
った信号であることから、第１の切替検出回路において
は第１の信号の生成は行われない。これに対して、第２
の出力信号は第２のレベルから第１のレベルに切り替わ
った信号であることから、第２の切替検出回路において
その切り替えが検出される。これにより、第２の信号が
生成されて第２の遅延回路に出力される。
制御信号で規定される時間だけ遅らされて、第１の遅延
信号として出力信号生成回路に入力される。これによ
り、第１の出力信号が第１のレベルから第２のレベルに
切り替えられて第１の切替検出回路に出力され、第２の
出力信号が第２のレベルから第１のレベルに切り替えら
れて第２の切替検出回路に出力される。このとき、第１
の出力信号は第１のレベルから第２のレベルに切り替わ
った信号であることから、第１の切替検出回路において
は第１の信号の生成は行われない。これに対して、第２
の出力信号は第２のレベルから第１のレベルに切り替わ
った信号であることから、第２の切替検出回路において
その切り替えが検出される。これにより、第２の信号が
生成されて第２の遅延回路に出力される。
【００３８】第２の遅延回路においては、第２の信号が
制御信号で規定される時間だけ遅らされて、第２の遅延
信号としてに入力される。これにより、第１の出力信号
が第２のレベルから第１のレベルに切り替えられて第１
の切替検出回路に出力され、第２の出力信号が第１のレ
ベルから第２のレベルに切り替えられて第２の切替検出
回路に出力される。以上の動作が繰り返し行われて、出
力信号生成回路において、第１および第２の遅延回路に
よる遅延によって決まる周期のクロック信号が生成され
る。
制御信号で規定される時間だけ遅らされて、第２の遅延
信号としてに入力される。これにより、第１の出力信号
が第２のレベルから第１のレベルに切り替えられて第１
の切替検出回路に出力され、第２の出力信号が第１のレ
ベルから第２のレベルに切り替えられて第２の切替検出
回路に出力される。以上の動作が繰り返し行われて、出
力信号生成回路において、第１および第２の遅延回路に
よる遅延によって決まる周期のクロック信号が生成され
る。
【００３９】また、本発明によれば、記憶回路におい
て、外部データを受けて、第１の出力信号、第２の出力
信号が第１のレベルのときのデータの値が更新されると
ともに、更新直前の値を保持される。そして、第１の出
力信号、第２の出力信号が第２のレベルになったとき
に、値の更新が中断されて、直前に更新された値が制御
信号として第１、第２の遅延回路に出力される。これに
より、第１および第２の遅延回路が安定状態時に制御信
号が変化するので、信号パスの一時的な断絶がなく、制
御信号の変化に起因するジッタが生じ難い。
て、外部データを受けて、第１の出力信号、第２の出力
信号が第１のレベルのときのデータの値が更新されると
ともに、更新直前の値を保持される。そして、第１の出
力信号、第２の出力信号が第２のレベルになったとき
に、値の更新が中断されて、直前に更新された値が制御
信号として第１、第２の遅延回路に出力される。これに
より、第１および第２の遅延回路が安定状態時に制御信
号が変化するので、信号パスの一時的な断絶がなく、制
御信号の変化に起因するジッタが生じ難い。
【００４０】
【発明の実施の形態】第１実施形態 図１は本発明に係るディジタル制御発振回路の第１の実
施形態を示す回路図である。図１に示すように、本第１
の実施形態のディジタル制御発振回路（ＤＣＯ）１０
は、第１の遅延回路１１、第２の遅延回路１２、第１の
記憶回路１３、第２の記憶回路１４、第１の切替検出回
路１５、第２の切替検出回路１６、立上がり検出回路１
７、第１のＯＲゲート回路１８、第２のＯＲゲート回路
１９、および出力信号生成回路としてのリセット・セッ
ト（Ｒ・Ｓ）型フリップフロップ２０により構成されて
いる。
施形態を示す回路図である。図１に示すように、本第１
の実施形態のディジタル制御発振回路（ＤＣＯ）１０
は、第１の遅延回路１１、第２の遅延回路１２、第１の
記憶回路１３、第２の記憶回路１４、第１の切替検出回
路１５、第２の切替検出回路１６、立上がり検出回路１
７、第１のＯＲゲート回路１８、第２のＯＲゲート回路
１９、および出力信号生成回路としてのリセット・セッ
ト（Ｒ・Ｓ）型フリップフロップ２０により構成されて
いる。
【００４１】第１の遅延回路１１は、第１の記憶回路１
３による制御信号Ｓ１３により設定された遅延時間だけ
第１の切替検出回路１５による第１のパルス信号Ｓ1 を
遅延させて第１の遅延信号Ｓ2 として出力する。
３による制御信号Ｓ１３により設定された遅延時間だけ
第１の切替検出回路１５による第１のパルス信号Ｓ1 を
遅延させて第１の遅延信号Ｓ2 として出力する。
【００４２】第２の遅延回路１２は、第２の記憶回路１
４による制御信号Ｓ１４により設定された遅延時間だけ
第２の切替検出回路１６による第２のパルス信号Ｒ1 を
遅延させて第２の遅延信号Ｒ2 として出力する。
４による制御信号Ｓ１４により設定された遅延時間だけ
第２の切替検出回路１６による第２のパルス信号Ｒ1 を
遅延させて第２の遅延信号Ｒ2 として出力する。
【００４３】なお、制御信号Ｓ１３，Ｓ１４はｎ（ｎは
正整数）ビットのディジタル信号であり、第１および第
２の遅延回路１１，１２は、たとえば制御信号のビット
数に応じて複数個設けられ、対応するビットデータに応
じて遅延時間が制御される遅延素子が縦続接続されて構
成される。
正整数）ビットのディジタル信号であり、第１および第
２の遅延回路１１，１２は、たとえば制御信号のビット
数に応じて複数個設けられ、対応するビットデータに応
じて遅延時間が制御される遅延素子が縦続接続されて構
成される。
【００４４】図２〜図５は、第１および第２の遅延回路
１１，１２の構成例を示す回路図である。
１１，１２の構成例を示す回路図である。
【００４５】図２は、異なる遅延時間を与える遅延素子
および反転出力を与えるセレクタを複数用いて構成され
ている遅延回路の第１の構成例を示す回路図である。図
２に示すように、本例の遅延回路は、例えば、遅延素子
Ｄi （ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレク
タＳＥＬi により構成された遅延段をｎ段直列に接続し
て構成されている。なお、ここでは、ｎは偶数である。
および反転出力を与えるセレクタを複数用いて構成され
ている遅延回路の第１の構成例を示す回路図である。図
２に示すように、本例の遅延回路は、例えば、遅延素子
Ｄi （ｉ＝ｎ−１，ｎ−２，…，２，１，０）とセレク
タＳＥＬi により構成された遅延段をｎ段直列に接続し
て構成されている。なお、ここでは、ｎは偶数である。
【００４６】図示のように、本例の遅延回路において、
各遅延段を構成するセレクタＳＥＬi の一方の入力端子
Ａは前段のセレクタの出力端子に接続され、他方の入力
端子Ｂは遅延素子Ｄi の出力端子に接続されている。遅
延素子Ｄi の入力端子は前段のセレクタの出力端子に接
続されている。なお、初段のセレクタＳＥＬn-1 の入力
端子Ａは第１のパルス信号Ｓ1 （第２のパルス信号
Ｒ1 ）の入力線に接続され、入力端子Ｂは遅延素子Ｄ
n-1 を介して、第１のパルス信号Ｓ1 （第２のパルス信
号Ｒ1 ）の入力線に接続されている。また、最終段のセ
レクタＳＥＬ0 の出力端子から遅延信号Ｓ１１（Ｓ１
２）が出力される。
各遅延段を構成するセレクタＳＥＬi の一方の入力端子
Ａは前段のセレクタの出力端子に接続され、他方の入力
端子Ｂは遅延素子Ｄi の出力端子に接続されている。遅
延素子Ｄi の入力端子は前段のセレクタの出力端子に接
続されている。なお、初段のセレクタＳＥＬn-1 の入力
端子Ａは第１のパルス信号Ｓ1 （第２のパルス信号
Ｒ1 ）の入力線に接続され、入力端子Ｂは遅延素子Ｄ
n-1 を介して、第１のパルス信号Ｓ1 （第２のパルス信
号Ｒ1 ）の入力線に接続されている。また、最終段のセ
レクタＳＥＬ0 の出力端子から遅延信号Ｓ１１（Ｓ１
２）が出力される。
【００４７】各セレクタＳＥＬn-1 ，ＳＥＬn-2 ，…，
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ＣＫ
に、例えば、ｎビットの制御信号Ｓ１３（Ｓ１４）の各
ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 が
それぞれ入力される。各セレクタは、選択信号入力端子
に入力された信号のレベルに応じて、入力端子Ａまたは
入力端子Ｂの信号を選択して、その反転した信号を出力
する。例えば、選択信号入力端子ＣＫにローレベルの信
号が入力されるとき、セレクタは入力端子Ａに入力され
た信号を選択して、それを反転して出力端子に出力す
る。逆に、選択信号入力端子ＣＫにハイレベルの信号が
入力されたとき、セレクタは入力端子Ｂに入力された信
号を選択して、それを反転して出力端子に出力する。
ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 の選択信号入力端子ＣＫ
に、例えば、ｎビットの制御信号Ｓ１３（Ｓ１４）の各
ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，Ｃ1 ，Ｃ0 が
それぞれ入力される。各セレクタは、選択信号入力端子
に入力された信号のレベルに応じて、入力端子Ａまたは
入力端子Ｂの信号を選択して、その反転した信号を出力
する。例えば、選択信号入力端子ＣＫにローレベルの信
号が入力されるとき、セレクタは入力端子Ａに入力され
た信号を選択して、それを反転して出力端子に出力す
る。逆に、選択信号入力端子ＣＫにハイレベルの信号が
入力されたとき、セレクタは入力端子Ｂに入力された信
号を選択して、それを反転して出力端子に出力する。
【００４８】さらに、遅延素子Ｄ0 の遅延時間はＴD と
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
すると、遅延素子Ｄi の遅延時間は２i ＴD となる。例
えば、遅延素子Ｄn-1 の遅延時間は２n-1 ＴD となり、
遅延素子Ｄ1 の遅延時間は２ＴD となる。
【００４９】上述した遅延回路により、制御信号Ｓ１３
（Ｓ１４）の各ビットデータＣn-1，Ｃn-2 ，…，
Ｃ2 ，Ｃ1 ，Ｃ0 のレベルに応じて、第１のパルス信号
Ｓ1 （第２のパルス信号Ｒ1 ）の入力端子から、最後段
のセレクタＳＥＬ0 の出力端子までの信号の遅延時間が
設定される。
（Ｓ１４）の各ビットデータＣn-1，Ｃn-2 ，…，
Ｃ2 ，Ｃ1 ，Ｃ0 のレベルに応じて、第１のパルス信号
Ｓ1 （第２のパルス信号Ｒ1 ）の入力端子から、最後段
のセレクタＳＥＬ0 の出力端子までの信号の遅延時間が
設定される。
【００５０】図３は、本発明に係る遅延回路の第２の構
成例を示す回路図である。この遅延回路が、図２に示す
回路と異なる点は、各セレクタＳＥＬn-1 ，ＳＥ
Ｌn-2 ，…，ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 が出力を反
転させずに正転のままで出力することにある。その他の
構成は図２の回路と同様であり、その詳細な説明は省略
する。
成例を示す回路図である。この遅延回路が、図２に示す
回路と異なる点は、各セレクタＳＥＬn-1 ，ＳＥ
Ｌn-2 ，…，ＳＥＬ2 ，ＳＥＬ1 ，ＳＥＬ0 が出力を反
転させずに正転のままで出力することにある。その他の
構成は図２の回路と同様であり、その詳細な説明は省略
する。
【００５１】図４は、本発明に係る遅延回路の第３の構
成例を示す回路図である。偶数段の縦続接続されたバッ
ファＢＵＦj ，ＢＵＦj-1 ，…，ＢＵＦ2 ，ＢＵＦ1 、
各バッファの入力段に配置されたスイッチＳＷj ，ＳＷ
j-1 ，…，ＳＷ2，ＳＷ1 、並びに最終段のスイッチＳ
Ｗ0 、およびｎビットの制御信号をデコードしてスイッ
チＳＷj ，ＳＷj-1 ，…，ＳＷ2 ，ＳＷ1 ，ＳＷ0 に次
段に出力するか出力信号として出力するかの経路切替の
ためのビットデータＣn-1 ，Ｃn-2，…，Ｃ2 ，Ｃ1 ，
Ｃ0 をそれぞれ供給するデコーダＤＥＣにより構成され
ている。
成例を示す回路図である。偶数段の縦続接続されたバッ
ファＢＵＦj ，ＢＵＦj-1 ，…，ＢＵＦ2 ，ＢＵＦ1 、
各バッファの入力段に配置されたスイッチＳＷj ，ＳＷ
j-1 ，…，ＳＷ2，ＳＷ1 、並びに最終段のスイッチＳ
Ｗ0 、およびｎビットの制御信号をデコードしてスイッ
チＳＷj ，ＳＷj-1 ，…，ＳＷ2 ，ＳＷ1 ，ＳＷ0 に次
段に出力するか出力信号として出力するかの経路切替の
ためのビットデータＣn-1 ，Ｃn-2，…，Ｃ2 ，Ｃ1 ，
Ｃ0 をそれぞれ供給するデコーダＤＥＣにより構成され
ている。
【００５２】図５は、本発明に係る遅延回路の第４の構
成例を示す回路図である。図５に示すように、本例の遅
延回路はバッファおよびその出力端子に接続された複数
の容量素子からなる遅延段を複数段用いて構成されてい
る。各遅延段の容量素子はｎＭＯＳトランジスタにより
構成されている。
成例を示す回路図である。図５に示すように、本例の遅
延回路はバッファおよびその出力端子に接続された複数
の容量素子からなる遅延段を複数段用いて構成されてい
る。各遅延段の容量素子はｎＭＯＳトランジスタにより
構成されている。
【００５３】図５において、ＢＵＦn-1 ，ＢＵＦn-2 ，
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタをそれぞれ
示している。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、例え
ば、２段のインバータが直列に接続して構成される。
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタをそれぞれ
示している。なお、バッファＢＵＦn-1 ，ＢＵＦn-2 ，
…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0，ＢＵＦ00は、例え
ば、２段のインバータが直列に接続して構成される。
【００５４】図示のように、例えば、ｉ段目の遅延段
は、バッファＢＵＦi とその出力端子に接続されたｎ個
の容量素子からなる。これらの容量素子は、ｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 により構成されている。
は、バッファＢＵＦi とその出力端子に接続されたｎ個
の容量素子からなる。これらの容量素子は、ｎＭＯＳト
ランジスタＴｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，
Ｔｎ0 により構成されている。
【００５５】各ｎＭＯＳトランジスタのソース、ドレイ
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれ制御信号Ｓ１３（Ｓ１
４）の各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，
Ｃ1 ，Ｃ0 の入力線に接続されている。例えば、ｎＭＯ
ＳトランジスタＴｎn-1 のゲートはビットデータＣn-1
の入力線に接続され、ｎＭＯＳトランジスタＴｎ0 のゲ
ートはビットデータＣ0 の入力線に接続されている。
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれ制御信号Ｓ１３（Ｓ１
４）の各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，
Ｃ1 ，Ｃ0 の入力線に接続されている。例えば、ｎＭＯ
ＳトランジスタＴｎn-1 のゲートはビットデータＣn-1
の入力線に接続され、ｎＭＯＳトランジスタＴｎ0 のゲ
ートはビットデータＣ0 の入力線に接続されている。
【００５６】このため、ｎＭＯＳトランジスタＴｎi の
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
【００５７】各遅延段の容量素子を構成するｎＭＯＳト
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｎＭＯＳト
ランジスタＴｎ0 から上位ビットに接続されているｎＭ
ＯＳトランジスタＴｎn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されている。こ
れにより、構成された容量素子の容量は２の巾乗に比例
した値となる。
ランジスタのサイズは、入力ビットに応じて設定されて
いる。例えば、下位ビットに接続されているｎＭＯＳト
ランジスタＴｎ0 から上位ビットに接続されているｎＭ
ＯＳトランジスタＴｎn-1 に向かって、トランジスタの
サイズは２の巾乗に比例して大きく設定されている。こ
れにより、構成された容量素子の容量は２の巾乗に比例
した値となる。
【００５８】このような遅延段に構成されたＤＣＯにお
いて、図５に示すように、例えば、ビットデータＣn-1
がハイレベルに保持されたとき、バッファＢＵＦn-1 ，
ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 の出力
端子にそれぞれ接続されているｎＭＯＳトランジスタＴ
ｎn-1 の容量が大きくなり、第１のパルス信号Ｓ1 （第
２のパルス信号Ｒ1 ）の入力端子から、バッファＢＵＦ
00の入力端子までの間に信号の遅延時間がｎＭＯＳトラ
ンジスタＴｎn-1 の容量に応じて大きく設定される。
いて、図５に示すように、例えば、ビットデータＣn-1
がハイレベルに保持されたとき、バッファＢＵＦn-1 ，
ＢＵＦn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 の出力
端子にそれぞれ接続されているｎＭＯＳトランジスタＴ
ｎn-1 の容量が大きくなり、第１のパルス信号Ｓ1 （第
２のパルス信号Ｒ1 ）の入力端子から、バッファＢＵＦ
00の入力端子までの間に信号の遅延時間がｎＭＯＳトラ
ンジスタＴｎn-1 の容量に応じて大きく設定される。
【００５９】第１の記憶回路１３は、外部データＤＴを
受けて、Ｒ・Ｓフリップフロップ２０による第１の出力
信号ｏｕｔが第１のレベル（本実施形態ではローレベ
ル）のときのデータの値を更新するとともに、更新直前
の値を保持し、第１の出力信号ｏｕｔが第２のレベル
（本実施形態ではハイレベル）になったときに、値の更
新を中断して直前に更新された値を制御信号Ｓ１３とし
て第１の遅延回路１１に出力する。
受けて、Ｒ・Ｓフリップフロップ２０による第１の出力
信号ｏｕｔが第１のレベル（本実施形態ではローレベ
ル）のときのデータの値を更新するとともに、更新直前
の値を保持し、第１の出力信号ｏｕｔが第２のレベル
（本実施形態ではハイレベル）になったときに、値の更
新を中断して直前に更新された値を制御信号Ｓ１３とし
て第１の遅延回路１１に出力する。
【００６０】第２の記憶回路１４は、外部データＤＴを
受けて、Ｒ・Ｓフリップフロップ２０による第２の出力
信号／ｏｕｔ（／は反転を示す）がローレベル（第１の
レベル）のときのデータの値を更新するとともに、更新
直前の値を保持し、第２の出力信号／ｏｕｔがハイレベ
ル（第２のレベル）になったときに、値の更新を中断し
て直前に更新された値を制御信号Ｓ１４として第２の遅
延回路１４に出力する。
受けて、Ｒ・Ｓフリップフロップ２０による第２の出力
信号／ｏｕｔ（／は反転を示す）がローレベル（第１の
レベル）のときのデータの値を更新するとともに、更新
直前の値を保持し、第２の出力信号／ｏｕｔがハイレベ
ル（第２のレベル）になったときに、値の更新を中断し
て直前に更新された値を制御信号Ｓ１４として第２の遅
延回路１４に出力する。
【００６１】第１の切替検出回路１５は、Ｒ・Ｓフリッ
プフロップ２０による第１の出力信号ｏｕｔがハイレベ
ルからローレベルに切り替わる、いわゆる立ち下がりエ
ッジを検出すると、第１のパルス信号Ｓ1 を生成して第
１の遅延回路１１に出力する。
プフロップ２０による第１の出力信号ｏｕｔがハイレベ
ルからローレベルに切り替わる、いわゆる立ち下がりエ
ッジを検出すると、第１のパルス信号Ｓ1 を生成して第
１の遅延回路１１に出力する。
【００６２】第２の切替検出回路１６は、Ｒ・Ｓフリッ
プフロップ２０による第２の出力信号／ｏｕｔがハイレ
ベルからローレベルに切り替わる、立ち下がりエッジを
検出すると、第２のパルス信号Ｒ1 を生成して第２の遅
延回路１２に出力する。
プフロップ２０による第２の出力信号／ｏｕｔがハイレ
ベルからローレベルに切り替わる、立ち下がりエッジを
検出すると、第２のパルス信号Ｒ1 を生成して第２の遅
延回路１２に出力する。
【００６３】立ち上がり検出回路１７は、外部からのハ
イレベルでアクティブのイネーブル信号（第１の外部信
号）ＥＮの立ち上がりエッジを検出してパルス信号Ｓ１
７を生成し、第１のＯＲゲート回路１８に出力する。
イレベルでアクティブのイネーブル信号（第１の外部信
号）ＥＮの立ち上がりエッジを検出してパルス信号Ｓ１
７を生成し、第１のＯＲゲート回路１８に出力する。
【００６４】第１のＯＲゲート回路１８は、第１の遅延
回路１１による第１の遅延信号Ｓ2および立ち上がり検
出回路１７によるパルス信号Ｓ１７の論理和をとり、信
号Ｓ１８としてＲ・Ｓフリップフロップ２０のセット端
子Ｓに入力させる。
回路１１による第１の遅延信号Ｓ2および立ち上がり検
出回路１７によるパルス信号Ｓ１７の論理和をとり、信
号Ｓ１８としてＲ・Ｓフリップフロップ２０のセット端
子Ｓに入力させる。
【００６５】第２のＯＲゲート回路１９は、第２の遅延
回路１２による第１の遅延信号Ｒ2および外部からのリ
セット信号（第２の外部信号）ＲＳＴとの論理和をと
り、信号Ｓ１９としてＲ・Ｓフリップフロップ２０のリ
セット端子Ｒに入力させる。
回路１２による第１の遅延信号Ｒ2および外部からのリ
セット信号（第２の外部信号）ＲＳＴとの論理和をと
り、信号Ｓ１９としてＲ・Ｓフリップフロップ２０のリ
セット端子Ｒに入力させる。
【００６６】Ｒ・Ｓフリップフロップ２０は、第１のＯ
Ｒゲート回路１８の出力信号Ｓ１８、すなわち第１の遅
延信号Ｓ2 またはパルス信号Ｓ１７をセット端子Ｓにア
クティブで受けた場合には、第１の出力信号ｏｕｔをロ
ーレベルからハイレベルに切り替えて正転出力端子Ｑか
ら出力するとともに、第２の出力信号／ｏｕｔをハイレ
ベルからローレベルに切り替えて反転出力端子／Ｑから
出力する。そして、第２のＯＲゲート回路１９の出力信
号Ｓ１９、すなわち第２の遅延信号Ｒ2 またはリセット
ＲＳＴをリセット端子Ｒにアクティブで受けた場合に
は、第２の遅延信号Ｒ2 またはリセット信号ＲＳＴを受
けた場合に、第１の出力信号ｏｕｔをハイレベルからロ
ーレベルに切り替えて正転出力端子Ｑから出力するとと
もに、第２の出力信号／ｏｕｔをローレベルからハイレ
ベルに切り替えて反転出力端子／Ｑから出力する。
Ｒゲート回路１８の出力信号Ｓ１８、すなわち第１の遅
延信号Ｓ2 またはパルス信号Ｓ１７をセット端子Ｓにア
クティブで受けた場合には、第１の出力信号ｏｕｔをロ
ーレベルからハイレベルに切り替えて正転出力端子Ｑか
ら出力するとともに、第２の出力信号／ｏｕｔをハイレ
ベルからローレベルに切り替えて反転出力端子／Ｑから
出力する。そして、第２のＯＲゲート回路１９の出力信
号Ｓ１９、すなわち第２の遅延信号Ｒ2 またはリセット
ＲＳＴをリセット端子Ｒにアクティブで受けた場合に
は、第２の遅延信号Ｒ2 またはリセット信号ＲＳＴを受
けた場合に、第１の出力信号ｏｕｔをハイレベルからロ
ーレベルに切り替えて正転出力端子Ｑから出力するとと
もに、第２の出力信号／ｏｕｔをローレベルからハイレ
ベルに切り替えて反転出力端子／Ｑから出力する。
【００６７】以上の構成を有するディジタル制御発振回
路１０では、Ｒ・Ｓフリップフロップ２０の正転出力端
子Ｑ、第１の切替検出回路１５、第１の遅延回路１１、
および第１のＯＲゲート回路１８により第１の発振ルー
プ回路が構成され、Ｒ・Ｓフリップフロップ２０の反転
出力端子／Ｑ、第２の切替検出回路１６、第２の遅延回
路１２、および第２のＯＲゲート回路１９により第２の
発振ループ回路が構成される。
路１０では、Ｒ・Ｓフリップフロップ２０の正転出力端
子Ｑ、第１の切替検出回路１５、第１の遅延回路１１、
および第１のＯＲゲート回路１８により第１の発振ルー
プ回路が構成され、Ｒ・Ｓフリップフロップ２０の反転
出力端子／Ｑ、第２の切替検出回路１６、第２の遅延回
路１２、および第２のＯＲゲート回路１９により第２の
発振ループ回路が構成される。
【００６８】次に、上記構成による動作を図６のタイミ
ングチャートに関連付けて説明する。
ングチャートに関連付けて説明する。
【００６９】まずはじめに、外部リセット信号ＲＳＴが
ハイレベルでＯＲゲート回路１９を介してＲ・Ｓフリッ
プフロップ２０のリセット端子Ｒに入力される。これに
より、Ｒ・Ｓフリップフロップ２０はリセットされ、第
１の出力信号ｏｕｔがローレベルで正転出力端子Ｑから
出力され、第２の出力信号／ｏｕｔがハイレベルで反転
出力端子／Ｑから出力される。
ハイレベルでＯＲゲート回路１９を介してＲ・Ｓフリッ
プフロップ２０のリセット端子Ｒに入力される。これに
より、Ｒ・Ｓフリップフロップ２０はリセットされ、第
１の出力信号ｏｕｔがローレベルで正転出力端子Ｑから
出力され、第２の出力信号／ｏｕｔがハイレベルで反転
出力端子／Ｑから出力される。
【００７０】この状態で、立ち上がり検出回路１７に入
力される外部からイネーブル信号ＥＮがローレベルから
ハイレベルに切り替えられる。立ち上がり検出回路１７
では、イネーブル信号ＥＮの立ち上がりが検出されて、
パルス信号Ｓ１７が生成され、ＯＲゲート回路１８を介
してＲ・Ｓフリップフロップ２０のセット端子Ｓに入力
され。これにより、Ｒ・Ｓフリップフロップ２０はセッ
ト状態に切り替わり、第１の出力信号ｏｕｔがローレベ
ルからハイレベルに切り替えられて正転出力端子Ｑから
第１の切替検出回路１５に出力され、第２の出力信号／
ｏｕｔがハイレベルからローレベルに切り替えられて反
転出力端子／Ｑから第２の切替検出回路１６に出力され
る。
力される外部からイネーブル信号ＥＮがローレベルから
ハイレベルに切り替えられる。立ち上がり検出回路１７
では、イネーブル信号ＥＮの立ち上がりが検出されて、
パルス信号Ｓ１７が生成され、ＯＲゲート回路１８を介
してＲ・Ｓフリップフロップ２０のセット端子Ｓに入力
され。これにより、Ｒ・Ｓフリップフロップ２０はセッ
ト状態に切り替わり、第１の出力信号ｏｕｔがローレベ
ルからハイレベルに切り替えられて正転出力端子Ｑから
第１の切替検出回路１５に出力され、第２の出力信号／
ｏｕｔがハイレベルからローレベルに切り替えられて反
転出力端子／Ｑから第２の切替検出回路１６に出力され
る。
【００７１】このとき、第１の出力信号ｏｕｔはローレ
ベルからハイレベルに立ち上がった信号であることか
ら、第１の切替検出回路１５においては第１のパルス信
号Ｓ1の生成は行われない。これに対して、第２の出力
信号／ｏｕｔはハイレベルからローレベルに立ち下がっ
た信号であることから、第２の切替検出回路１６におい
てその立ち下がりエッジが検出される。これにより、第
２のパルス信号Ｒ1 が生成されて第２の遅延回路１２に
出力される。
ベルからハイレベルに立ち上がった信号であることか
ら、第１の切替検出回路１５においては第１のパルス信
号Ｓ1の生成は行われない。これに対して、第２の出力
信号／ｏｕｔはハイレベルからローレベルに立ち下がっ
た信号であることから、第２の切替検出回路１６におい
てその立ち下がりエッジが検出される。これにより、第
２のパルス信号Ｒ1 が生成されて第２の遅延回路１２に
出力される。
【００７２】第２の遅延回路１２においては、第２のパ
ルス信号Ｒ1 が第２の記憶回路１４からの制御信号Ｓ１
４で規定される時間だけ遅らされて、第２の遅延信号Ｒ
2 としてＯＲゲート回路１９を介してＲ・Ｓフリップフ
ロップ２０のリセット端子Ｒに入力される。これによ
り、Ｒ・Ｓフリップフロップ２０はリセット状態に切り
替わり、第１の出力信号ｏｕｔがハイレベルからローレ
ベルに切り替えられて正転出力端子Ｑから第１の切替検
出回路１５に出力され、第２の出力信号／ｏｕｔがロー
レベルからハイレベルに切り替えられて反転出力端子／
Ｑから第２の切替検出回路１６に出力される。
ルス信号Ｒ1 が第２の記憶回路１４からの制御信号Ｓ１
４で規定される時間だけ遅らされて、第２の遅延信号Ｒ
2 としてＯＲゲート回路１９を介してＲ・Ｓフリップフ
ロップ２０のリセット端子Ｒに入力される。これによ
り、Ｒ・Ｓフリップフロップ２０はリセット状態に切り
替わり、第１の出力信号ｏｕｔがハイレベルからローレ
ベルに切り替えられて正転出力端子Ｑから第１の切替検
出回路１５に出力され、第２の出力信号／ｏｕｔがロー
レベルからハイレベルに切り替えられて反転出力端子／
Ｑから第２の切替検出回路１６に出力される。
【００７３】このとき、第１の出力信号ｏｕｔはハイレ
ベルからローレベルに立ち下がった信号であることか
ら、第１の切替検出回路１５においてその立ち下がりエ
ッジが検出される。これにより、第１のパルス信号Ｓ1
が生成されて第１の遅延回路１１に出力される。これに
対して、第２の出力信号／ｏｕｔはローレベルからハイ
レベルに立ち上がった信号であることから、第２の切替
検出回路１６においては第２のパルス信号Ｒ1 の生成は
行われない。
ベルからローレベルに立ち下がった信号であることか
ら、第１の切替検出回路１５においてその立ち下がりエ
ッジが検出される。これにより、第１のパルス信号Ｓ1
が生成されて第１の遅延回路１１に出力される。これに
対して、第２の出力信号／ｏｕｔはローレベルからハイ
レベルに立ち上がった信号であることから、第２の切替
検出回路１６においては第２のパルス信号Ｒ1 の生成は
行われない。
【００７４】第１の遅延回路１１においては、第１のパ
ルス信号Ｓ1 が第１の記憶回路１３からの制御信号Ｓ１
３で規定される時間だけ遅らされて、第１の遅延信号Ｓ
2 としてＯＲゲート回路１８を介してＲ・Ｓフリップフ
ロップ２０のセット端子Ｓに入力される。これにより、
Ｒ・Ｓフリップフロップ２０はセット状態に切り替わ
り、第１の出力信号ｏｕｔがローレベルからハイレベル
に切り替えられて正転出力端子Ｑから第１の切替検出回
路１５に出力され、第２の出力信号／ｏｕｔがハイレベ
ルからローレベルに切り替えられて反転出力端子／Ｑか
ら第２の切替検出回路１６に出力される。
ルス信号Ｓ1 が第１の記憶回路１３からの制御信号Ｓ１
３で規定される時間だけ遅らされて、第１の遅延信号Ｓ
2 としてＯＲゲート回路１８を介してＲ・Ｓフリップフ
ロップ２０のセット端子Ｓに入力される。これにより、
Ｒ・Ｓフリップフロップ２０はセット状態に切り替わ
り、第１の出力信号ｏｕｔがローレベルからハイレベル
に切り替えられて正転出力端子Ｑから第１の切替検出回
路１５に出力され、第２の出力信号／ｏｕｔがハイレベ
ルからローレベルに切り替えられて反転出力端子／Ｑか
ら第２の切替検出回路１６に出力される。
【００７５】このとき、第１の出力信号ｏｕｔはローレ
ベルからハイレベルに立ち上がった信号であることか
ら、第１の切替検出回路１５においては第１のパルス信
号Ｓ1の生成は行われない。これに対して、第２の出力
信号／ｏｕｔはハイレベルからローレベルに立ち下がっ
た信号であることから、第２の切替検出回路１６におい
てその立ち下がりエッジが検出される。これにより、第
２のパルス信号Ｒ1 が生成されて第２の遅延回路１２に
出力される。
ベルからハイレベルに立ち上がった信号であることか
ら、第１の切替検出回路１５においては第１のパルス信
号Ｓ1の生成は行われない。これに対して、第２の出力
信号／ｏｕｔはハイレベルからローレベルに立ち下がっ
た信号であることから、第２の切替検出回路１６におい
てその立ち下がりエッジが検出される。これにより、第
２のパルス信号Ｒ1 が生成されて第２の遅延回路１２に
出力される。
【００７６】第２の遅延回路１２においては、第２のパ
ルス信号Ｒ1 が第２の記憶回路１４からの制御信号Ｓ１
４で規定される時間だけ遅らされて、第２の遅延信号Ｒ
2 としてＯＲゲート回路１９を介してＲ・Ｓフリップフ
ロップ２０のリセット端子Ｒに入力される。これによ
り、Ｒ・Ｓフリップフロップ２０はリセット状態に切り
替わり、第１の出力信号ｏｕｔがハイレベルからローレ
ベルに切り替えられて正転出力端子Ｑから第１の切替検
出回路１５に出力され、第２の出力信号／ｏｕｔがロー
レベルからハイレベルに切り替えられて反転出力端子／
Ｑから第２の切替検出回路１６に出力される。
ルス信号Ｒ1 が第２の記憶回路１４からの制御信号Ｓ１
４で規定される時間だけ遅らされて、第２の遅延信号Ｒ
2 としてＯＲゲート回路１９を介してＲ・Ｓフリップフ
ロップ２０のリセット端子Ｒに入力される。これによ
り、Ｒ・Ｓフリップフロップ２０はリセット状態に切り
替わり、第１の出力信号ｏｕｔがハイレベルからローレ
ベルに切り替えられて正転出力端子Ｑから第１の切替検
出回路１５に出力され、第２の出力信号／ｏｕｔがロー
レベルからハイレベルに切り替えられて反転出力端子／
Ｑから第２の切替検出回路１６に出力される。
【００７７】以上の動作が繰り返し行われて、出力信号
生成回路としてのＲ・Ｓフリップフロップ２０は、第１
および第２の遅延回路１１，１２による遅延によって決
まる周期のクロック信号が生成される。
生成回路としてのＲ・Ｓフリップフロップ２０は、第１
および第２の遅延回路１１，１２による遅延によって決
まる周期のクロック信号が生成される。
【００７８】なお、第１および第２の記憶回路１３，１
４では、外部データＤＴを受けて、Ｒ・Ｓフリップフロ
ップ２０による第１の出力信号ｏｕｔ、第２の出力信号
／ｏｕｔがローレベルのときのデータの値が更新される
とともに、更新直前の値を保持される。そして、第１の
出力信号ｏｕｔ、第２の出力信号／ｏｕｔがハイレベル
になったときに、値の更新が中断されて、直前に更新さ
れた値が制御信号Ｓ１３，Ｓ１４として第１、第２の遅
延回路１１に出力される。これにより、第１および第２
の遅延回路１１，１２が安定状態時に制御信号が変化す
るので、信号パスの一時的な断絶がなく、制御信号の変
化に起因するジッタが生じ難い。
４では、外部データＤＴを受けて、Ｒ・Ｓフリップフロ
ップ２０による第１の出力信号ｏｕｔ、第２の出力信号
／ｏｕｔがローレベルのときのデータの値が更新される
とともに、更新直前の値を保持される。そして、第１の
出力信号ｏｕｔ、第２の出力信号／ｏｕｔがハイレベル
になったときに、値の更新が中断されて、直前に更新さ
れた値が制御信号Ｓ１３，Ｓ１４として第１、第２の遅
延回路１１に出力される。これにより、第１および第２
の遅延回路１１，１２が安定状態時に制御信号が変化す
るので、信号パスの一時的な断絶がなく、制御信号の変
化に起因するジッタが生じ難い。
【００７９】以上説明したように、本第１の実施形態に
よれば、第１の記憶回路１３による制御信号Ｓ１３によ
り設定された遅延時間だけ第１の切替検出回路１５によ
る第１のパルス信号Ｓ1 を遅延させて第１の遅延信号Ｓ
2 として出力する第１の遅延回路１１と、第２の記憶回
路１４による制御信号Ｓ１４により設定された遅延時間
だけ第２の切替検出回路１６による第２のパルス信号Ｒ
1 を遅延させて第２の遅延信号Ｒ2 として出力する第２
の遅延回路１２と、外部データＤＴを受けて、Ｒ・Ｓフ
リップフロップ２０による第１の出力信号ｏｕｔがロー
レベルのときのデータの値を更新するとともに、更新直
前の値を保持し、第１の出力信号ｏｕｔがハイレベルに
なったときに、値の更新を中断して直前に更新された値
を制御信号Ｓ１３として第１の遅延回路１１に出力する
第１の記憶回路１３と、外部データＤＴを受けて、Ｒ・
Ｓフリップフロップ２０による第２の出力信号／ｏｕｔ
がローレベルのときのデータの値を更新するとともに、
更新直前の値を保持し、第２の出力信号／ｏｕｔがハイ
レベルになったときに、値の更新を中断して直前に更新
された値を制御信号Ｓ１４として第２の遅延回路１４に
出力する第２の記憶回路１４と、Ｒ・Ｓフリップフロッ
プ２０による第１の出力信号ｏｕｔがハイレベルからロ
ーレベルに切り替わる立ち下がりエッジを検出すると、
第１のパルス信号Ｓ1 を生成して第１の遅延回路１１に
出力する第１の切替検出回路１５と、Ｒ・Ｓフリップフ
ロップ２０による第２の出力信号／ｏｕｔがハイレベル
からローレベルに切り替わる立ち下がりエッジを検出す
ると、第２のパルス信号Ｒ1 を生成して第２の遅延回路
１２に出力する第２の切替検出回路１６と、第１のＯＲ
ゲート回路１８の出力信号Ｓ１８、すなわち第１の遅延
信号Ｓ2 またはパルス信号Ｓ１７をセット端子Ｓにアク
ティブで受けた場合には、第１の出力信号ｏｕｔをロー
レベルからハイレベルに切り替えて正転出力端子Ｑから
出力するとともに、第２の出力信号／ｏｕｔをハイレベ
ルからローレベルに切り替えて反転出力端子／Ｑから出
力し、第２のＯＲゲート回路１９の出力信号Ｓ１９、す
なわち第２の遅延信号Ｒ2 またはリセットＲＳＴをリセ
ット端子Ｒにアクティブで受けた場合には、第２の遅延
信号Ｒ2 またはリセット信号ＲＳＴを受けた場合に、第
１の出力信号ｏｕｔをハイレベルからローレベルに切り
替えて正転出力端子Ｑから出力するとともに、第２の出
力信号／ｏｕｔをローレベルからハイレベルに切り替え
て反転出力端子／Ｑから出力するＲ・Ｓフリップフロッ
プ２０とを設けたので、ディジタルの制御信号に応じ
て、発振回路の発振周波数を制御することができ、発振
周波数のレンジが広く、周波数の変移が連続的で滑らか
な特性を持ち、制御信号の変化に起因するジッタがな
く、また回路構成が簡単な遅延回路を用いることができ
るので消費電力が少ない、という利点をもつＤＣＯを得
ることができる。
よれば、第１の記憶回路１３による制御信号Ｓ１３によ
り設定された遅延時間だけ第１の切替検出回路１５によ
る第１のパルス信号Ｓ1 を遅延させて第１の遅延信号Ｓ
2 として出力する第１の遅延回路１１と、第２の記憶回
路１４による制御信号Ｓ１４により設定された遅延時間
だけ第２の切替検出回路１６による第２のパルス信号Ｒ
1 を遅延させて第２の遅延信号Ｒ2 として出力する第２
の遅延回路１２と、外部データＤＴを受けて、Ｒ・Ｓフ
リップフロップ２０による第１の出力信号ｏｕｔがロー
レベルのときのデータの値を更新するとともに、更新直
前の値を保持し、第１の出力信号ｏｕｔがハイレベルに
なったときに、値の更新を中断して直前に更新された値
を制御信号Ｓ１３として第１の遅延回路１１に出力する
第１の記憶回路１３と、外部データＤＴを受けて、Ｒ・
Ｓフリップフロップ２０による第２の出力信号／ｏｕｔ
がローレベルのときのデータの値を更新するとともに、
更新直前の値を保持し、第２の出力信号／ｏｕｔがハイ
レベルになったときに、値の更新を中断して直前に更新
された値を制御信号Ｓ１４として第２の遅延回路１４に
出力する第２の記憶回路１４と、Ｒ・Ｓフリップフロッ
プ２０による第１の出力信号ｏｕｔがハイレベルからロ
ーレベルに切り替わる立ち下がりエッジを検出すると、
第１のパルス信号Ｓ1 を生成して第１の遅延回路１１に
出力する第１の切替検出回路１５と、Ｒ・Ｓフリップフ
ロップ２０による第２の出力信号／ｏｕｔがハイレベル
からローレベルに切り替わる立ち下がりエッジを検出す
ると、第２のパルス信号Ｒ1 を生成して第２の遅延回路
１２に出力する第２の切替検出回路１６と、第１のＯＲ
ゲート回路１８の出力信号Ｓ１８、すなわち第１の遅延
信号Ｓ2 またはパルス信号Ｓ１７をセット端子Ｓにアク
ティブで受けた場合には、第１の出力信号ｏｕｔをロー
レベルからハイレベルに切り替えて正転出力端子Ｑから
出力するとともに、第２の出力信号／ｏｕｔをハイレベ
ルからローレベルに切り替えて反転出力端子／Ｑから出
力し、第２のＯＲゲート回路１９の出力信号Ｓ１９、す
なわち第２の遅延信号Ｒ2 またはリセットＲＳＴをリセ
ット端子Ｒにアクティブで受けた場合には、第２の遅延
信号Ｒ2 またはリセット信号ＲＳＴを受けた場合に、第
１の出力信号ｏｕｔをハイレベルからローレベルに切り
替えて正転出力端子Ｑから出力するとともに、第２の出
力信号／ｏｕｔをローレベルからハイレベルに切り替え
て反転出力端子／Ｑから出力するＲ・Ｓフリップフロッ
プ２０とを設けたので、ディジタルの制御信号に応じ
て、発振回路の発振周波数を制御することができ、発振
周波数のレンジが広く、周波数の変移が連続的で滑らか
な特性を持ち、制御信号の変化に起因するジッタがな
く、また回路構成が簡単な遅延回路を用いることができ
るので消費電力が少ない、という利点をもつＤＣＯを得
ることができる。
【００８０】第２実施形態 図７は、本発明に係るディジタル制御発振回路の第２の
実施形態を示す回路図である。本第２の実施形態のディ
ジタル制御発振回路１０ａにおいては、Ｒ・Ｓフリップ
フロップのセットとリセットの各々の動作にかかる時間
が僅かに異なる場合が多いことから、この僅かなズレを
補正する回路を設けている。
実施形態を示す回路図である。本第２の実施形態のディ
ジタル制御発振回路１０ａにおいては、Ｒ・Ｓフリップ
フロップのセットとリセットの各々の動作にかかる時間
が僅かに異なる場合が多いことから、この僅かなズレを
補正する回路を設けている。
【００８１】具体的には、たとえば第１の出力信号ｏｕ
ｔを主として考えれば、Ｒ・Ｓフリップフロップがセッ
トされてリセットされるので、第１の出力信号ｏｕｔが
ハイレベルになった後、第２の出力信号／ｏｕｔがロー
レベルになる。このため、ハイレベルの期間がローレベ
ルの期間より僅かに長くなる。したがって、図７の例で
は、これを補正する遅延素子２１を、Ｄ１、Ｄ２、Ｄ３
のいずれかの箇所に挿入して、ハイレベルの期間とロー
レベルの期間を等しく補正している。
ｔを主として考えれば、Ｒ・Ｓフリップフロップがセッ
トされてリセットされるので、第１の出力信号ｏｕｔが
ハイレベルになった後、第２の出力信号／ｏｕｔがロー
レベルになる。このため、ハイレベルの期間がローレベ
ルの期間より僅かに長くなる。したがって、図７の例で
は、これを補正する遅延素子２１を、Ｄ１、Ｄ２、Ｄ３
のいずれかの箇所に挿入して、ハイレベルの期間とロー
レベルの期間を等しく補正している。
【００８２】なお、トータルで補正のための遅延が等し
いならば、Ｄ１、Ｄ２、Ｄ３の複数の箇所に遅延素子を
挿入することもできる。第２の出力信号／ｏｕｔを主と
して考えれば、逆の構造にすればよい。
いならば、Ｄ１、Ｄ２、Ｄ３の複数の箇所に遅延素子を
挿入することもできる。第２の出力信号／ｏｕｔを主と
して考えれば、逆の構造にすればよい。
【００８３】本第２の実施形態によれば、上述した第１
の実施形態の効果に加えて、さらに精度の高い発振動作
を実現できる利点がある。
の実施形態の効果に加えて、さらに精度の高い発振動作
を実現できる利点がある。
【００８４】第３実施形態 図８は、本発明に係るディジタル制御発振回路の第３の
実施形態を示す回路図である。本第３の実施形態では、
前述した図２〜図４に示すような、ゲートの遅延を用い
た構造の回路を用いた場合、最少のステップがゲートの
最少遅延よりも小さくならないことから、このステップ
を補間する回路を設けている。
実施形態を示す回路図である。本第３の実施形態では、
前述した図２〜図４に示すような、ゲートの遅延を用い
た構造の回路を用いた場合、最少のステップがゲートの
最少遅延よりも小さくならないことから、このステップ
を補間する回路を設けている。
【００８５】具体的には、第１の出力信号ｏｕｔの立ち
下がりを検出する第１の切替検出回路１５の入力側、並
びに第２の出力信号／ｏｕｔの立ち下がりを検出する第
２の切替検出回路１６の入力側に、第１の記憶回路１３
ａによる制御信号Ｓ１３ａ、第２の記憶回路１４ａによ
る制御信号Ｓ１４ａにより遅延時間が制御される第１お
よび第２の前置遅延回路２２，２３を挿入している。
下がりを検出する第１の切替検出回路１５の入力側、並
びに第２の出力信号／ｏｕｔの立ち下がりを検出する第
２の切替検出回路１６の入力側に、第１の記憶回路１３
ａによる制御信号Ｓ１３ａ、第２の記憶回路１４ａによ
る制御信号Ｓ１４ａにより遅延時間が制御される第１お
よび第２の前置遅延回路２２，２３を挿入している。
【００８６】図９〜図１２に、第１および第２の前置遅
延回路２２，２３の構成例を示す回路図である。
延回路２２，２３の構成例を示す回路図である。
【００８７】図９は、前置遅延回路の第１の構成例を示
す回路図である。図９に示すように、本例の前置遅延回
路は２つのインバータ間に複数の容量素子からなる遅延
段を接続して構成されている。各遅延段の容量素子はｎ
ＭＯＳトランジスタにより構成されている。
す回路図である。図９に示すように、本例の前置遅延回
路は２つのインバータ間に複数の容量素子からなる遅延
段を接続して構成されている。各遅延段の容量素子はｎ
ＭＯＳトランジスタにより構成されている。
【００８８】図９において、ＩＮＶ1 ，ＩＮＶ2 はイン
バータ、Ｔｎi-1 ，Ｔｎi-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔ
ｎ0 は容量素子を構成するｎＭＯＳトランジスタをそれ
ぞれ示している。
バータ、Ｔｎi-1 ，Ｔｎi-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔ
ｎ0 は容量素子を構成するｎＭＯＳトランジスタをそれ
ぞれ示している。
【００８９】各ｎＭＯＳトランジスタのソース、ドレイ
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれ制御信号Ｓ１３ａ（Ｓ
１４ａ）の各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，
Ｃ1 ，Ｃ0 の入力線に接続されている。例えば、ｎＭＯ
ＳトランジスタＴｎn-1 のゲートはビットデータＣn-1
の入力線に接続され、ｎＭＯＳトランジスタＴｎ0 のゲ
ートはビットデータＣ0 の入力線に接続されている。
ン拡散層はバッファの出力端子に共通に接続され、基板
は接地され、ゲートは、それぞれ制御信号Ｓ１３ａ（Ｓ
１４ａ）の各ビットデータＣn-1 ，Ｃn-2 ，…，Ｃ2 ，
Ｃ1 ，Ｃ0 の入力線に接続されている。例えば、ｎＭＯ
ＳトランジスタＴｎn-1 のゲートはビットデータＣn-1
の入力線に接続され、ｎＭＯＳトランジスタＴｎ0 のゲ
ートはビットデータＣ0 の入力線に接続されている。
【００９０】このため、ｎＭＯＳトランジスタＴｎi の
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
ゲートにハイレベルの信号が入力されているとき、ｎＭ
ＯＳトランジスタＴｎi のチャネル領域と基板間に空乏
層が形成され、容量素子の容量が大きくなり、逆にｎＭ
ＯＳトランジスタＴｎi のゲートにローレベルの信号が
入力されたとき、チャネル領域と基板間に空乏層が形成
せず、容量素子の容量が小さくなる。
【００９１】遅延段の容量素子を構成するｎＭＯＳトラ
ンジスタのサイズは、入力ビットに応じて設定されてい
る。例えば、下位ビットに接続されているｎＭＯＳトラ
ンジスタＴｎ0 から上位ビットに接続されているｎＭＯ
ＳトランジスタＴｎn-1 に向かって、トランジスタのサ
イズは２の巾乗に比例して大きく設定されている。これ
によい、構成された容量素子の容量は２の巾乗に比例し
た値となる。すなわち重み付けしてある。
ンジスタのサイズは、入力ビットに応じて設定されてい
る。例えば、下位ビットに接続されているｎＭＯＳトラ
ンジスタＴｎ0 から上位ビットに接続されているｎＭＯ
ＳトランジスタＴｎn-1 に向かって、トランジスタのサ
イズは２の巾乗に比例して大きく設定されている。これ
によい、構成された容量素子の容量は２の巾乗に比例し
た値となる。すなわち重み付けしてある。
【００９２】このように重み付けされた遅延段のｎＭＯ
Ｓトランジスタをオン・オフすることで遅延を制御し、
次の第１の遅延回路（第２の遅延回路）の補間をするこ
とができる。
Ｓトランジスタをオン・オフすることで遅延を制御し、
次の第１の遅延回路（第２の遅延回路）の補間をするこ
とができる。
【００９３】図１０は、前置遅延回路の第２の構成例を
示す回路図である。図１０に示すように、本例の前置遅
延回路が図９の回路と異なる点は、後段のインバータＩ
ＮＶ2 にヒステリシス特性を持たせ、次段の遅延回路の
補間をさらに容易にしていることにある。
示す回路図である。図１０に示すように、本例の前置遅
延回路が図９の回路と異なる点は、後段のインバータＩ
ＮＶ2 にヒステリシス特性を持たせ、次段の遅延回路の
補間をさらに容易にしていることにある。
【００９４】図１１は、前置遅延回路の第３の構成例を
示す回路図である。図１１に示すように、本例の前置遅
延回路が図９の回路と異なる点は、容量素子としてｎＭ
ＯＳトランジスタを用いる代わりに、ｐＭＯＳトランジ
スタＴｐi-1 ，Ｔｐi-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0
を用い、かつインバータの代わりにバッファＢＵＦ1 ，
ＢＵＦ2 を用いたことにある。この場合、各ｐＭＯＳト
ランジスタＴｐi-1 ，Ｔｐi-2 ，…，Ｔｐ2 ，Ｔｐ1，
Ｔｐ0 のゲート電極には、ビットデータの反転データ／
Ｃi-1 〜／Ｃ0 が供給される。
示す回路図である。図１１に示すように、本例の前置遅
延回路が図９の回路と異なる点は、容量素子としてｎＭ
ＯＳトランジスタを用いる代わりに、ｐＭＯＳトランジ
スタＴｐi-1 ，Ｔｐi-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0
を用い、かつインバータの代わりにバッファＢＵＦ1 ，
ＢＵＦ2 を用いたことにある。この場合、各ｐＭＯＳト
ランジスタＴｐi-1 ，Ｔｐi-2 ，…，Ｔｐ2 ，Ｔｐ1，
Ｔｐ0 のゲート電極には、ビットデータの反転データ／
Ｃi-1 〜／Ｃ0 が供給される。
【００９５】図１２は、前置遅延回路の第４の構成例を
示す回路図である。図１２に示すように、本例の前置遅
延回路が図１１の回路と異なる点は、後段のバッファＢ
ＵＦ2 にヒステリシス特性を持たせ、次段の遅延回路の
補間をさらに容易にしていることにある。
示す回路図である。図１２に示すように、本例の前置遅
延回路が図１１の回路と異なる点は、後段のバッファＢ
ＵＦ2 にヒステリシス特性を持たせ、次段の遅延回路の
補間をさらに容易にしていることにある。
【００９６】本第３の実施形態によれば、上述した第１
の実施形態の効果に加えて、さらに確実な発振動作を実
現できる利点がある。
の実施形態の効果に加えて、さらに確実な発振動作を実
現できる利点がある。
【００９７】第４実施形態 図１３は、本発明に係るディジタル制御発振回路の第４
の実施形態を示す回路図である。本第４の実施形態のデ
ィジタル制御発振回路１０ｃにおいては、図８の構成
に、第２の実施形態と同様に、Ｒ・Ｓフリップフロップ
のセットとリセットの各々の動作にかかる時間が僅かに
異なる場合が多いことから、この僅かなズレを補正する
回路を設けている。
の実施形態を示す回路図である。本第４の実施形態のデ
ィジタル制御発振回路１０ｃにおいては、図８の構成
に、第２の実施形態と同様に、Ｒ・Ｓフリップフロップ
のセットとリセットの各々の動作にかかる時間が僅かに
異なる場合が多いことから、この僅かなズレを補正する
回路を設けている。
【００９８】具体的には、たとえば第１の出力信号ｏｕ
ｔを主として考えれば、Ｒ・Ｓフリップフロップがセッ
トされてリセットされるので、第１の出力信号ｏｕｔが
ハイレベルになった後、第２の出力信号／ｏｕｔがロー
レベルになる。このため、ハイレベルの期間がローレベ
ルの期間より僅かに長くなる。したがって、図７の例で
は、これを補正する遅延素子２１を、Ｄ１、Ｄ２、Ｄ３
のいずれかの箇所に挿入して、ハイレベルの期間とロー
レベルの期間を等しく補正している。
ｔを主として考えれば、Ｒ・Ｓフリップフロップがセッ
トされてリセットされるので、第１の出力信号ｏｕｔが
ハイレベルになった後、第２の出力信号／ｏｕｔがロー
レベルになる。このため、ハイレベルの期間がローレベ
ルの期間より僅かに長くなる。したがって、図７の例で
は、これを補正する遅延素子２１を、Ｄ１、Ｄ２、Ｄ３
のいずれかの箇所に挿入して、ハイレベルの期間とロー
レベルの期間を等しく補正している。
【００９９】なお、トータルで補正のための遅延が等し
いならば、Ｄ１、Ｄ２、Ｄ３の複数の箇所に遅延素子を
挿入することもできる。第２の出力信号／ｏｕｔを主と
して考えれば、逆の構造にすればよい。
いならば、Ｄ１、Ｄ２、Ｄ３の複数の箇所に遅延素子を
挿入することもできる。第２の出力信号／ｏｕｔを主と
して考えれば、逆の構造にすればよい。
【０１００】本第４の実施形態によれば、上述した第３
の実施形態の効果に加えて、さらに精度の高い発振動作
を実現できる利点がある。
の実施形態の効果に加えて、さらに精度の高い発振動作
を実現できる利点がある。
【０１０１】なお、上述した各実施形態に係るＤＣＯ
は、図１４に示すＰＬＬ回路に適用することがきること
はいうまでもない。
は、図１４に示すＰＬＬ回路に適用することがきること
はいうまでもない。
【０１０２】
【発明の効果】以上説明したように、本発明によれば、
たとえ動作中であっても、必ず回路が安定した状態を創
り出すことができ、その状態下で遅延回路の制御信号を
変化させることで、回路のスイッチング時における不定
状態を問題とする必要がなくなる。その結果、ディジタ
ルの制御信号に応じて、発振回路の発振周波数を制御す
ることができ、発振周波数のレンジが広く、周波数の変
移が連続的で滑らかな特性を持ち、制御信号の変化に起
因するジッタがなく、また回路構成が簡単な遅延回路を
用いることができるので消費電力が少ない、という利点
が得られる。
たとえ動作中であっても、必ず回路が安定した状態を創
り出すことができ、その状態下で遅延回路の制御信号を
変化させることで、回路のスイッチング時における不定
状態を問題とする必要がなくなる。その結果、ディジタ
ルの制御信号に応じて、発振回路の発振周波数を制御す
ることができ、発振周波数のレンジが広く、周波数の変
移が連続的で滑らかな特性を持ち、制御信号の変化に起
因するジッタがなく、また回路構成が簡単な遅延回路を
用いることができるので消費電力が少ない、という利点
が得られる。
【図１】本発明に係るディジタル制御発振回路の第１の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図２】本発明に係る遅延回路の第１の構成例を示す回
路図である。
路図である。
【図３】本発明に係る遅延回路の第２の構成例を示す回
路図である。
路図である。
【図４】本発明に係る遅延回路の第３の構成例を示す回
路図である。
路図である。
【図５】本発明に係る遅延回路の第４の構成例を示す回
路図である。
路図である。
【図６】図１の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図７】本発明に係るディジタル制御発振回路の第２の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図８】本発明に係るディジタル制御発振回路の第３の
実施形態を示す回路図である。
実施形態を示す回路図である。
【図９】本発明に係る前置遅延回路の第１の構成例を示
す回路図である。
す回路図である。
【図１０】本発明に係る前置遅延回路の第２の構成例を
示す回路図である。
示す回路図である。
【図１１】本発明に係る前置遅延回路の第３の構成例を
示す回路図である。
示す回路図である。
【図１２】本発明に係る前置遅延回路の第４の構成例を
示す回路図である。
示す回路図である。
【図１３】本発明に係るディジタル制御発振回路の第４
の実施形態を示す回路図である。
の実施形態を示す回路図である。
【図１４】ディジタル制御発振回路を用いたＰＬＬ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１５】従来のディジタル制御発振回路の一例を示す
回路図である。
回路図である。
【図１６】従来のディジタル制御発振回路の一例を示す
回路図である。
回路図である。
【図１７】図１５における遅延素子の構成を示す回路図
である。
である。
１０，１０ａ〜１０ｃ…ディジタル制御発振回路（ＤＣ
Ｏ）、１１…第１の遅延回路、１２…第２の遅延回路、
１３，１３ａ…第１の記憶回路、１４，１４ａ…第２の
記憶回路、１５…第１の切替検出回路、１６…第２の切
替検出回路、１７…立上がり検出回路、１８…第１のＯ
Ｒゲート回路、１９…第２のＯＲゲート回路、２０…Ｒ
・Ｓフリップフロップ２０、２１…遅延素子、２２…第
１の前置遅延回路、２３……第２の前置遅延回路。
Ｏ）、１１…第１の遅延回路、１２…第２の遅延回路、
１３，１３ａ…第１の記憶回路、１４，１４ａ…第２の
記憶回路、１５…第１の切替検出回路、１６…第２の切
替検出回路、１７…立上がり検出回路、１８…第１のＯ
Ｒゲート回路、１９…第２のＯＲゲート回路、２０…Ｒ
・Ｓフリップフロップ２０、２１…遅延素子、２２…第
１の前置遅延回路、２３……第２の前置遅延回路。
Claims (12)
- 【請求項１】 制御信号に応じて発振周波数が制御され
るディジタル制御発振回路であって、 上記制御信号により設定された遅延時間だけ第１の信号
を遅延させて第１の遅延信号として出力する第１の遅延
回路と、 上記制御信号により設定された遅延時間だけ第２の信号
を遅延させて第２の遅延信号として出力する第２の遅延
回路と、 上記第１の遅延信号を受けた場合には、第１の出力信号
を第１のレベルから第２のレベルに切り替えて出力する
とともに、第２の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力し、上記第２の遅延信号を受けた
場合には、第１の出力信号を第２のレベルから第１のレ
ベルに切り替えて出力するとともに、第２の出力信号を
第１のレベルから第２のレベルに切り替えて出力する出
力信号生成回路と、 上記第１の出力信号が第２のレベルから第１のレベルに
切り替わったことを検出すると上記第１の信号を生成し
て上記第１の遅延回路に出力する第１に切替検出回路
と、 上記第２の出力信号が第２のレベルから第１のレベルに
切り替わったことを検出すると上記第２の信号を生成し
て上記第２の遅延回路に出力する第２に切替検出回路と
を有するディジタル制御発振回路。 - 【請求項２】 上記制御信号はｎ（ｎは正整数）ビット
のディジタル信号であり、 上記第１および第２の遅延回路は、上記制御信号のビッ
ト数に応じて複数個設けられ、対応するビットデータに
応じて遅延時間が制御される遅延素子が縦続接続されて
構成されている請求項１記載のディジタル制御発振回
路。 - 【請求項３】 上記出力信号生成回路は、セット端子に
上記第１の遅延信号が入力され、リセット端子に上記第
２の遅延信号が入力され、正転出力端子から上記第１の
出力信号を出力し、反転出力端子から上記第２の出力信
号を出力するリセット・セット（Ｒ・Ｓ）型フリップフ
ロップにより構成されている請求項１記載のディジタル
制御発振回路。 - 【請求項４】 上記Ｒ・Ｓ型フリップフロップのセット
とリセットの各々の動作にかかる時間のずれを補正する
回路を有する請求項３記載のディジタル制御発振回路。 - 【請求項５】 上記第１の遅延信号または第１の外部信
号を上記出力信号生成回路に入力させるゲート回路を有
し、 上記出力信号生成回路は、上記第１の遅延信号または第
１の外部信号を受けた場合に、第１の出力信号を第１の
レベルから第２のレベルに切り替えて出力するととも
に、第２の出力信号を第２のレベルから第１のレベルに
切り替えて出力する請求項１記載のディジタル制御発振
回路。 - 【請求項６】 上記第２の遅延信号または第２の外部信
号を上記出力信号生成回路に入力させるゲート回路を有
し、 上記出力信号生成回路は、上記第２の遅延信号または第
２の外部信号を受けた場合に、第１の出力信号を第２の
レベルから第１のレベルに切り替えて出力するととも
に、第２の出力信号を第１のレベルから第２のレベルに
切り替えて出力する請求項１記載のディジタル制御発振
回路。 - 【請求項７】 上記第１の遅延信号または第１の外部信
号を上記出力信号生成回路に入力させる第１のゲート回
路と、 上記第２の遅延信号または第２の外部信号を上記出力信
号生成回路に入力させる第２のゲート回路とを有し、 上記出力信号生成回路は、上記第１の遅延信号または第
１の外部信号を受けた場合に、第１の出力信号を第１の
レベルから第２のレベルに切り替えて出力するととも
に、第２の出力信号を第２のレベルから第１のレベルに
切り替えて出力し、上記第２の遅延信号または第２の外
部信号を受けた場合に、第１の出力信号を第２のレベル
から第１のレベルに切り替えて出力するとともに、第２
の出力信号を第１のレベルから第２のレベルに切り替え
て出力する請求項１記載のディジタル制御発振回路。 - 【請求項８】 外部データを受けて、上記第１の出力信
号が第１のレベルのときのデータの値を更新するととも
に、更新直前の値を保持し、上記第１の出力信号が第２
のレベルになったときに、値の更新を中断して直前に更
新された値を上記制御信号として上記第１の遅延回路に
出力する記憶回路を有する請求項１記載のディジタル制
御発振回路。 - 【請求項９】 外部データを受けて、上記第２の出力信
号が第１のレベルのときのデータの値を更新するととも
に、更新直前の値を保持し、上記第２の出力信号が第２
のレベルになったときに、値の更新を中断して直前に更
新された値を上記制御信号として上記第２の遅延回路に
出力する記憶回路を有する請求項１記載のディジタル制
御発振回路。 - 【請求項１０】 外部データを受けて、上記第１の出力
信号が第１のレベルのときのデータの値を更新するとと
もに、更新直前の値を保持し、上記第１の出力信号が第
２のレベルになったときに、値の更新を中断して直前に
更新された値を上記制御信号として上記第１の遅延回路
に出力する第１の記憶回路と、 外部データを受けて、上記第２の出力信号が第１のレベ
ルのときのデータの値を更新するとともに、更新直前の
値を保持し、上記第２の出力信号が第２のレベルになっ
たときに、値の更新を中断して直前に更新された値を上
記制御信号として上記第２の遅延回路に出力する第２の
記憶回路とを有する請求項１記載のディジタル制御発振
回路。 - 【請求項１１】 上記第１の遅延回路および第２の遅延
回路のうち少なくとも一方の入力側に当該遅延回路の遅
延ステップの補間を行う前置遅延回路を有する請求項１
記載のディジタル制御発振回路。 - 【請求項１２】 基準信号と発振信号との位相を比較
し、比較結果に応じてアップ信号またはダウン信号を発
生する位相比較器と、 上記位相比較器からのアップ信号またはダウン信号を受
けて、これらの信号のレベルに応じて、ｎビットのカウ
ントデータを発生するディジタルカウンタと、 上記ディジタルカウンタによるカウントデータにより設
定された遅延時間だけ第１の信号を遅延させて第１の遅
延信号として出力する第１の遅延回路と、上記カウント
データにより設定された遅延時間だけ第２の信号を遅延
させて第２の遅延信号として出力する第２の遅延回路
と、上記第１の遅延信号を受けた場合には、第１の出力
信号を第１のレベルから第２のレベルに切り替えて出力
するとともに、第２の出力信号を第２のレベルから第１
のレベルに切り替えて出力し、上記第２の遅延信号を受
けた場合には、第１の出力信号を第２のレベルから第１
のレベルに切り替えて出力するとともに、第２の出力信
号を第１のレベルから第２のレベルに切り替えて出力す
る出力信号生成回路と、上記第１の出力信号が第２のレ
ベルから第１のレベルに切り替わったことを検出すると
上記第１の信号を生成して上記第１の遅延回路に出力す
る第１に切替検出回路と、上記第２の出力信号が第２の
レベルから第１のレベルに切り替わったことを検出する
と上記第２の信号を生成して上記第２の遅延回路に出力
する第２に切替検出回路とを備えたディジタル制御発振
回路とを有するＰＬＬ回路。
Priority Applications (5)
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| JP9238069A JPH1188125A (ja) | 1997-09-03 | 1997-09-03 | ディジタル制御発振回路およびｐｌｌ回路 |
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137317A (en) * | 1998-07-01 | 2000-10-24 | Intel Corporation | CMOS driver |
| US6359519B1 (en) * | 2000-02-11 | 2002-03-19 | Agere Systems Guardian Corp. | Self-timed numerically controlled ring oscillator |
| US6675306B1 (en) * | 2000-03-10 | 2004-01-06 | Ricoh Company Ltd. | Method and apparatus for phase-lock in a field programmable gate array (FPGA) |
| US6362694B1 (en) * | 2000-03-31 | 2002-03-26 | Intel Corporation | Method and apparatus for providing a ring oscillator |
| US6710637B1 (en) * | 2002-04-29 | 2004-03-23 | National Semiconductor Corporation | Non-overlap clock circuit |
| US7283005B2 (en) | 2004-02-10 | 2007-10-16 | Stmicroelectronics S.R.L. | Clock-pulse generator circuit |
| DE602004006597D1 (de) * | 2004-02-18 | 2007-07-05 | St Microelectronics Srl | Taktimpulsgenerator |
| ITMI20040918A1 (it) * | 2004-05-06 | 2004-08-06 | St Microelectronics Srl | Circuito oscillatore ad anello |
| CN100413196C (zh) * | 2005-08-04 | 2008-08-20 | 崇贸科技股份有限公司 | 锁相装置及具锁相装置的切换式控制器 |
| JP4685602B2 (ja) * | 2005-11-16 | 2011-05-18 | ローム株式会社 | 三角波発生回路、それを用いたインバータ、発光装置、液晶テレビ |
| US7859343B2 (en) | 2006-11-13 | 2010-12-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| US7656240B2 (en) * | 2007-10-09 | 2010-02-02 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Low voltage synchronous oscillator for DC-DC converter |
| US7733149B2 (en) * | 2008-06-11 | 2010-06-08 | Pmc-Sierra, Inc. | Variable-length digitally-controlled delay chain with interpolation-based tuning |
| US8102195B2 (en) * | 2009-05-13 | 2012-01-24 | Mediatek Inc. | Digital phase-locked loop circuit including a phase delay quantizer and method of use |
| CN101635570B (zh) * | 2009-08-14 | 2011-10-05 | 东南大学 | 一种可关闭的数控振荡器 |
| EP3339985B1 (en) * | 2016-12-22 | 2019-05-08 | ams AG | Time-to-digital converter and conversion method |
| CN108318809B (zh) * | 2017-01-16 | 2020-09-01 | 奇景光电股份有限公司 | 频率抖动的内建自我测试电路 |
| CN107546725B (zh) * | 2017-08-11 | 2019-04-12 | 上海空间电源研究所 | 一种航天器用放电电路过压保护系统 |
| WO2020186383A1 (zh) * | 2019-03-15 | 2020-09-24 | 深圳市汇顶科技股份有限公司 | 校正电路以及相关信号处理电路及芯片 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570471B2 (ja) * | 1990-06-25 | 1997-01-08 | 日本電気株式会社 | クロックドライバー回路 |
| US5357204A (en) * | 1993-09-01 | 1994-10-18 | Intel Corporation | One-shot clock generator circuit |
| US5920216A (en) * | 1997-04-03 | 1999-07-06 | Advanced Micro Devices, Inc. | Method and system for generating digital clock signals of programmable frequency employing programmable delay lines |
-
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- 1998-09-03 EP EP98402180A patent/EP0901226A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061405A (ja) * | 2009-09-09 | 2011-03-24 | Fuji Electric Systems Co Ltd | パルス生成回路及びレベルシフト回路 |
Also Published As
| Publication number | Publication date |
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