JPH03259619A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 位相同期回路は、一般に電圧制御発振器の発振周波数及
び位相を位相比較回路によって基準信号と比較し、この
位相比較回路の出力によって、電圧制御発振器の発振出
力の周波数と位相を基準信号に一致させるように制御す
る装置である。本発明は特にマイクロプロセッサなどの
半導体集積回路上で周波数逓倍を行うのに有用な位相同
期回路に関するものである。

（従来の技術） この発明は、半導体集積回路上で構成し、パルス波を対
象とする位相同期回路（以下、ＰＬＬを略す。Ｐ　Ｌ　
Ｌ　−Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）である
ため、ＰＬＬ全般についての説明は省略する。ＰＬＬ全
般については、ｒＰＬＬ−Ｉ　Ｃの使い方」畑雅恭・古
川針弁共著、枝葉出版、１９８６年発行」に詳しく述べ
られている。

次に今回の発明に最も近い従来技術について第ｌ１図か
ら第１５図に基づいて説明する。第１図にブロック図で
示した回路は、基準信号の２倍の周波数のパルス波を発
振出力として得る、ごく基本的なＰＬＬである。図中、
位相比較回路１としては第１２図に示すものがよく使わ
れ、またチャージポンプ２、ロウパルスフィルタ３とし
ては第３図に示すものが、又電圧制御発振器４としては
第１４図に示すリングオシレータ形式のものが、分周器
５には第１５図に示すＤタイプフリップフロ・ツブを使
用したものがよく使われている。これと、はぼ同じ構成
のＰＬＬは、ＤＩＥＯＮＧ　ｅｔ　ａｔ、　”Ｄｅｓｉ
ｇｎｏｆ　ＰＬＬ−Ｂａ５ｅｄ　Ｃ１ｏｃｋ　Ｇｅｎｅ
ｒａｔｉｏｎ　Ｃ１ｒｃｕｉｔｓＩＥＥＥ　Ｊ、５ｏｌ
ｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５Ｃ−
２２，Ｎｏ、２゜ＡＰＲＩＬ　１９８７．ｐｐ、２５５
−２８１に示されている。

次に、第１１図に示すＰＬＬの動作を説明する。

位相比較回路２は基準信号６と分周器５の出力を比較し
、この２つのパルス波の位相差に相当する時間幅のパル
スを出力する。チャージポンプ２がこのパルスを電流パ
ルスに交換し、さらにロウパルスフィルタ３がこれを平
滑化して直流電圧に変換し、電圧制御発振器４は、この
直流電圧に対応するある一定の周波数で発振する。発振
出カフは分局器５でｎ分周され、分周出力８は位相比較
回路１に入力される。

通常、電源投入直後には、電圧制御発振器は基準信号に
同期しておらず、基準信号と無関係な周波数で発振する
（場合によっては発振を停止している）。分周出力８が
基準信号の周波数より低い場合には、位相比較回路１の
ＵＰ端子からロウレベルのパルスが出力される。これに
より、チャージポンプ２からロウパルスフィルタ３を介
して得られる電圧制御発振器４に対する制御電圧が上昇
するため、発振周波数が高くなる。逆に分周出力８が基
準信号の周波数より高い場合には、位相比較回路１のＤ
ＯＷＮ端子からロウレベルのパルスが出力され、これを
チャージポンプ２とロウパルスフィルタ３が平滑して電
圧制御発振器４に対する制御電圧が下降し、発振周波数
が低下する。

このように基準信号の周波数を中心として、その周波数
から分周出力８の周波数が遠ざかろうとすると、負のフ
ィードバックがかかるようになっている。従って、分周
出力８の周波数は基準信号を中心として振動することに
なるが、ＰＬＬ全体のループゲインとロウパルスフィル
タ３の時定数を適宜調節することにより、この振動は減
衰させることが出来、同期が実現する。この時、電圧制
御発振器の出カフからは基準信号６のｎ倍の周波数のパ
ルス波は得られる。

次に第１１図に示すＰＬＬの各構成要素の詳細について
説明する。

［位相比較回路］ 第１２図に示す位相比較回路は、基本的に基準信号ｆ　
ＲＥＰと電圧制御発振器（又は、分周器）の出力ｆ　Ｖ
ＣＯを入力とし、この２倍号の立ち上がりエツジの前後
関係でその出力が決まる。ｆ　ＲＥＰの立ち上がりエツ
ジが選考すればＵＰにパルスが出力され、ｆＵ。。の立
ち下がりエツジが先行すればＤＯＷＮにパルスが出力さ
れる。

第１６図は基準信号ｆ　ＲＥＦに比べて、発振周波数（
または分周後の周波数）ｆｖｃｏが低い場合のタイミン
グチャートである。ＵＰ端子はｆ　ＲＥＦの立ち下がり
エツジでロウレベルになり、次にｆ　ＶＣＯの立ち下が
りエツジが来るまでロウレベルにとどまる。ｆＲ□、に
比べてｆ　ＶＣＯの周波数が低いのでほとんど常時ＵＰ
はロウレベルとなる。一方、ＤＯＷＮは常にハイレベル
にとどまる。

なお、第１２図の位相比較回路はｆ　ＲＥＦとｆ　ＶＣ
Ｏに対して対称形になっているため、ｆ　ＶＣＯの周波
数がｆ　ｉｌｌ！Ｆに比べて高いときには第１６図にお
いて両とＦマＷ可の関係が逆になり、″「下は常にハイ
レベルとなり、■で”Ｗｌがほぼ常時ロウレベルとなる
。このように周波数が異なっているときには、個々のパ
ルスの位相関係によらず、周波数の上下関係だけでＵＰ
、ＤＯＷＮの動きが決まるため周波数比較器として動作
していると解釈できる。

第１７図はｆ　ＲＥＦとｆ　ｖｃｏの周波数がほぼ等し
く、位相が異なっているときのタイミングチャートであ
る。ｆ　ＲＥＰとｆ　ＶＣＯの立ち下がりエツジの時間
差（位相差）に相当する時間幅のロウレベルのパルスが
ＵＰまたはＤＯＷＮ端子に現れる様子が示されている。

外部端子６に着目した動作は以上のようになるが、次に
第１２図の位相比較回路の動作をこの回路を構成するゲ
ートに着目して説明する。

この回路中で２入力ＮＡＮＤゲート１２と１３．１２ａ
と１３ａＳ１４と１５．１４ａと１５ａはそれぞれＲＳ
フリップ・フロップ２２．２３．２４．２５を構成して
いる。４入力Ｎ　Ａ　Ｎ　Ｄ　１６は、これら４つのＲ
Ｓフリップフロップに対するリセットと見ることができ
る。この位相比較回路は４入力Ｎ　Ａ　Ｎ　Ｄ　１Ｂか
らロウレベルのパルスが発生したときに初期状態にセッ
トされる。このとき入力ｆ　ＲＰＩＰとｆ　ＶＣＯはハ
イレベルに戻っており、また出力端子Ｕ７゜ＤＯＷＮも
ともにハイレベルになっている。また、２入力ＮＡＮＤ
１２，１２ａの出力はロウレベル、２入力ＮＡＮＤ１４
．１４ａの出力はハイレベルになっている。

また、初期状態では４入力Ｎ　Ａ　Ｎ　Ｄ　１Ｂの出力
もハイレベルに戻っている。この状態で例えばｆ　Ｒｌ
ＬＰがロウレベルに落ちると２入力Ｎ　Ａ　Ｎ　Ｄ　１
２はハイレベルとなり、２入力Ｎ　Ａ　Ｎ　Ｄ　１３の
出力（つまりＵＰ端子）はロウレベルになる。この時点
で４入力Ｎ　Ａ　Ｎ　Ｄ　１Ｇに対する４つの入力のう
ち２入力ＮＡＮＤ１２ａの出力以外はハイレベルになっ
たことになる。ここでｆ　ＶＣＯがハイレベルにとどま
っている間は（２入力Ｎ　Ａ　Ｎ　Ｄ　１２の入力の片
方がロウレベルになっているため）ｆｖｃｏの変化は、
この位相比較回路に入ったことになる。

ここでｆ　ＶＣＯがロウレベルに落ちると２入力ＮＡ　
Ｎ　Ｄ　１２ａがハイレベルになり、２入力ＮＡＮＤ１
２、ｌ２ａＳ１４．１４ａの出力がすべてハイレベルに
なるため４入力Ｎ　Ａ　Ｎ　Ｄ　１６の出力はロウレベ
ルになり、ＲＳフリップフロップ２２．２３．２４．２
５ａにすべてリセットがかかるため、ＵＰはハイレベル
に上がる。これで回路全体が初期状態に回復する。

一方、回路が初期状態にあってｆ　ＶＣＯがロウレベル
に落ちた場合の動作は、前述の動作と対象関係になるの
で説明は省略する。

なお、回路が初期状態にあってｆゎ、とｆ　ＶＣＯが同
時にハイレベルからロウレベルになるため４入力Ｎ　Ａ
　Ｎ　Ｄ　１Ｂがロウレベルを出し、回路にリセットが
かかるため、端子ＵＰＳＤＯＷＮには一瞬ロウレベルに
下がった後、ハイレベルに回復する。

この−瞬のレベル変化により生じるスパイクは、廿１、
ＤＯＷＮ出力をインバータで波形整形することにより除
去できる。従って、ｆＲＥＦとｆ　ＶＣＯの位相と周波
数が一致すると、この位相比較回路の出力ＵＰＳＤＯＷ
Ｎはハイレベルで一定にたもたれることになる。

［チャージポンプ＋ロウパスフィルタコ第１３図により
チャージポンプ２とローパスフィルタ３について説明す
る。チャージポンプ２は位相比較回路１から「１、ＤＯ
ＷＮの２つのパルスを受けて動作する。「１がロウレベ
ルになるとＰチャネルトランジスタ３０がオンし、ロウ
パルスフィルタ３に電流を流し込む。またＤＯＷＮがロ
ウレベルになるとＮチャネルトランジスタ３１がオンジ
、ロウパスフィルタからＧＮＤ電位に向って電流を流す
。ＵＰＳＤＯＷＮが共にハイレベルのときはチャージポ
ンプ２の電流パルスを平滑化して電圧制御発振器に対す
るする制御電圧に変換する働きをする。

第１３図の回路動作は以下のようになる。まず基準信号
と発振器出力（または分周出力）の周波数が大きく異な
っているときには、はぼ定常的にＵＰ、またはＤＯＷＮ
がロウレベルになるのでチャージポンプは直流電流を流
し、ロウバスフィルタ３の出力は一定の時定数（Ｒ１＋
Ｒ２）Ｃをもって下降または上昇する。次に基準信号と
発振器出力（または分周出力）の周波数がほぼ等しくな
ると一定周期（基準信号の周期）で短いパルスがチャー
ジポンプ２の入力端子に印加され、チャージポンプ２は
それに対応する電流パルスを発生する。するとロウパル
スフィルタ３の出力には電流パルスの大きさをｉとして
ｉＲ２のパルスが現われる。

このパルスは電圧制御発振器に印加され、このパルスの
時間幅に対応する一定時間だけ、周波数が変化するため
、発振周波数の位相が修正されることになる。ここでＲ
２が小さすぎると、この位相補正効果が不足するため、
安定した発振が得られない。またＲ２か大きすぎるとｉ
Ｒ２で決まるパルスが大きすぎ、位相補正がオーツく一
シュートするため、やはり発振周波数が安定しない。Ｒ
４Ｒ２、Ｃの値の決定については前述のｒＰＬＬ−ＩＣ
の使い方」を参照されたい。

［電圧制御発振器コ 第１４図により電圧制御発振器について説明する。

この電圧制御発振器はバッファアンプ３８、リングオツ
シレータ３９によりなる。バッファアンプ３８はロウパ
スフィルタ３の出力を受けてリングオツシレータ３９に
対する制御電圧を発生する。ロウパスフィルタ３の出力
自体は負荷駆動能力が低く、また制御線４０．４１には
トランジスタ３５．３６のスイ・ソチングに伴う雑音（
ドレインとゲート間の力・ノブリング容量によって起こ
る）が重畳するため、ロウパスフィルタ３とリングオツ
シレータ３９の間にバッファアンプ３８が必要となる。

リングオツシレータ３９はインバータを構成するＰチャ
ネルトランジスタ３５、Ｎチャネルトランジスタ３６の
各電源側にＰチャネルトランジスタ３４、Ｎチャネルト
ランジスタ３７、を挿入したものを奇数段縦属接続し、
最終段の出力を初段の入力に接続した構成になっている
。Ｐチャネルトランジスタ３４とＮチャネルトランジス
タ３７は制御電圧によってＯＮ抵抗が変化するため、イ
ンバータを構成するトランジスタ３５．３６のスイッチ
ング遅延か変化するようになっている。

リングオツシレータの発振はインバータのスイッチング
が伝搬することによって起こり、このスイッチングかリ
ングオツシレータの中を２周する時間で発振周期が決ま
る。今、インバータ１段のスイッチング遅延をτ５、イ
ンバータの数段をｎとすると、発振周期Ｔは Ｔ−２ｎτ。

で与えられ、発振周波数ｆは となる。通常、インバータの段数ｎは固定されているの
で、発振周波数はτ、によって調節する。

第４のリングオツシレータ３９の場合は、バッファアン
プ３８の入力端子を高くすれば発振周波数が上昇し、入
力端子を低くすれば、発振周波数が下降する。

［分周器］ 第１５図により分周器５について説明する。第１５図に
示す分周器は基本的にはＤタイプのフリップフロップで
あり、Ｄに印加された信号が、クロックＣＫの立ち上が
りエツジで極性反転されてＱに出力される。従って、Ｑ
出力をＤ出力にフィードバックすることにより、クロッ
クＣＫの立ち上がりエツジ毎にＱか反転動作するように
なる。なお、これは２分周の場合であるが、ｎ分周につ
いても同様の方法で実現可能である。

（発明が解決しようとする課題） 従来の技術では電圧制御発振器を構成するリングオツシ
レータの段数をｎ、１段あたりの遅延をτ、とすると、
前記（１）式に従って、発振周波数が定められる。ここ
でリングオツシレータを構成するインバータの遅延τ、
の量はであり制御電圧に依存する。

リングオツシレータの段数、制御電圧と発振周波数の関
係は第１８図のようになる。この図から、リングオツシ
レータの段数を少なくする程、発振可能な周波数の範囲
が拡がるが、それと同時に電圧制御発振器としてのゲイ
ン△＋／△Ｖが増大することがわかる。従ってリングオ
ッシレータで制御電圧を低くすると、リングオツシレー
タを構成する個々のゲート出力の遷移時間と、スイッチ
ング波がリングオツシレータを一周する時間とが同程度
になり、電圧制御発振器の出力波形かフルスイングしな
くなるという問題点もあった。

〔発明の構成〕

（課題を解決するための手段） 本発明では、電圧制御発振器にリングモジュレタを使用
したＰＬＬで広い周波数範囲をカバーしようとする時に
問題になる■位相ジッタの増大、■低周波数で発振する
ときの発振波形のなまりの問題点を解決することを目的
としている。

本発明の位相同期回路は、外部から与えられる基準信号
と、この基準信号と当該ＰＬＬ回路の出力との位相を比
較する位相比較器と、この位相比較器の出力により発振
出力の周波数及び位相を制御する電圧制御発振器を具備
する位相同期回路において、前記電圧制御発振器かリン
グオシレータを含み、このリングオシレータ回路の段数
を前記電圧制御発振器の制御電圧で選択する段数選択器
具備したことを特徴とする。

（作用） 本発明の位相同期回路は、電圧制御発振器のリングオシ
レータの段数をこの電圧制御発振器の制御信号により選
択する段数選択器を具備する。

こうすることにより、当該位相同期回路の出力周波数の
高さに対応したリングオシレータの段数を選択できるた
め、特に高い周波数を出力する際にリングオシレータの
段数を少なく選択できる。

このため、リングオシレータを構成する個々のゲート出
力の遷移時間と、スイ・ソチング波がリングオシレータ
を一周する時間とが同程度になり電圧制御発振器の出力
波形がフルスイングしなくなるという問題が発生するこ
とがなく、安定した発振信号が得られる。これにより、
当該位相同期回路の位相ジッタの増大という問題、又は
低周波数で発振するときの発振波形がなまるという問題
を解決することができる。

（実施例） 本発明の第１の実施例を第１図から第３図に基づいて説
明する。この第１の実施例は基準信号６と分周出力８を
比較する位相比較回路１、パルス出力を電流パルスに変
換するチャージポンプ２、チャージポンプ２の電流パル
ス出力を平滑化して制御電圧を出力するロウバスフィル
タ３、ロウバスフィルタ３の制御電圧に対応する周波数
で発振する電圧制御発振器４ａ、電圧制御発振器４ａの
出カフを分周する分周器５．さらにロウパスフィルタ３
の制御電圧ＶＣにより、リングオツシレータの段数を選
択制御する段数制御回路１７かうなる。

この実施例において位相比較回路１は第１２図に示され
る従来例と同じでよく、同様にチャージポンプ２とロウ
パスフィルタ３は第１３図に、分周器・５は第５図に示
される従来例と同じでよい。電圧制御発振器４ａは、バ
ッファアンプ３８、リングオツシレータ３９ａの機能は
第４図に示す！＜・ソファアンプ３８及びリングオツシ
レータ３９ａの機能と同しである。たたし、第１４図の
リング片・ソシレータ３９では、最終段のインバータの
出力が直接初段のインバータに接続されているか、第１
０図のリングオツシレータ３９ａでは最終段（ｎ段）か
、ｍ番目の出力のどちらかを初段の入力として選択でき
るようになっている。セレクタ４２がこの選択を行なう
。

入力Ｓがハイレベルのときは、セレクタ４２がリングオ
ツシレータ３９ａのｍ番目の出力を初段の入力に接続す
るので、リング片・ンシレータ３９ａはｍ段のリングオ
ッシレータとして発振する。また入力Ｓがロウレベルの
ときはセレクタ４２がリングオツシレータ３９ａの最終
段の出力を初段の入力に接続するのでリングオツシレー
タ３９ａはｎ段のリングオツシレータとして発振する。

ここでｍの値は適宜法められれば良いが、例えばｍ−Ｉ
ｎ／３］とすれば、発振周波数はｎ段の場合の約３倍に
なる。つまり比較的低い周波数の発振をするときにはリ
ングオツシレータ３９ａをｎ段の場合の約３倍になる。

よって比較的低い周波数の発振をするときにはリングオ
ツシレータ３９ａの段数はｎ段で動作させ、比較的高い
周波数の発振をするときにはリングオッシレータ３９ａ
をｍ段で動作させれば良い。

次に第３図に基づいて段数選択回路１７について説明す
る。この段数選択回路は、入力■。の変化に対応して出
力Ｓを変化させる回路であり、電位比較用のカレントミ
ラー回路５０．５１、これらのカレントミラー回路５０
．５１の出力からロウレベルのパルスを発生するパルス
発生回路５２．５６、パルス発生回路５２．５６のパル
スを受けるＲＳフリップフロップ６１より構成される。

カレントミラー回路５０の基準電位は抵抗ｒ、　　　ｒ
２によって電源電圧■、ｄを分圧して作る。例えば、ｒ
＋−１，５にΩ、ｒ２−３．５にΩとすれば、基準電位
は０，７ＸＶａａとなる。

カレントミラー回路５０は、入力電圧ＶＣが、ｒ２・Ｖ
、６／（ｒｌ＋ｒ２） で決まる基準電位ｖＨにより低いときはノ＼イレベルを
、ＶＣがｖＨより高くなるとロウレベルを出力する。た
だし、入力端子ＶＣはロウバスフィルタ３の出力であり
、変化は緩慢であるため、カレントミラー回路５０の出
力レベルの変化もまた緩慢になる。

パルス発生回路５２は、カレントミラー回路５０の出力
をまずヒステリシスインバータ５３で受けて、エツジの
急峻な階段状波形に直し、さらにインバータ５４と２入
力Ｎ　Ａ　Ｎ　Ｄ　５５によりロウレベルのパルスを出
力する。

なお、パルス発生回路５２の構成から明らかなように、
ロウレベルのパルスはカレントミラー回路５０の出力が
ハイレベルからロウレベルに変化するときにだけ出力さ
れ、ロウレベルからノ＼イレベルへの変化の際には出力
されないようになっている。

つまりカレントミラー回路５０の入力電圧ＶＣが基準電
位ｖｌ（より低い状態から、ｖＨより高い状態に遷移し
たときにだけ、パルス発生回路５２からロウレベルのパ
ルスが出力される。

一方カレントミラー回路５ｔは、入力端子ＶＣを、ｒ２
＠■ｄ６／ｒ１′十「２ で決まる基準電位■Ｌより低いときは）＼イレヘルを、
ＶＣがｖＨより高いときはロウレベルを出力する。

パルス発生回路５６は、カレントミラー回路５１の出力
をヒステリシスインバータ５７で波形整形した後に、イ
ンバータ５８で反転し、インバータ５９と２入力Ｎ　Ａ
　Ｎ　Ｄ　６０によってロウレベルのパルス２を発生す
る。パルス発生回路５６はヒステリシスインバータ５７
がロウレベルからハイレベルに遷移する階段状波形を入
力されたときだけロウレベルのパルス２を出力する。従
って、カレントミラー回路５１の入力電圧ＶＣが基準電
位Ｖ、より高い状態から、ｖＬより低い状態に遷移した
ときにだけパルス発生回路５６からロウレベルのパルス
が出力される。ＲＳフリップフロップはパルス発生回路
５６からロウレベルのパルスが入力されるとロウレベル
を出力する。

以上の説明から明らかなように、第３図に示す段数選択
回路は入力電圧ＶＣがｖＭを上回ると出力Ｓがハイレベ
ルとなり、ｖＬを下回ると出力Ｓがロウレベルになる。

この様子を第４図に示す。

次に第１図に戻って本発明の第１の実施例の動作につい
て説明する。電源投入直後、ロウパスフィルタ３の制御
電圧がゼロであり、段数選択回路１７の出力Ｓはロウレ
ベルであるとする。この状態で基準信号６が入力される
と位相比較器１から１１にパルスが出力され、ロウパル
スフィルタ３の制御電圧出力ＶＣが上昇する。すると電
圧制御発振器４ａの発振がはじまり、かつ発振周波数か
上昇する。

同期化に必要な発振周波数がｎ段のリングオシレータに
基準電位ＶＨを下回る制御電圧ＶＣを印加して得なけれ
ば、このＰＬＬは、段数選択器１７の出力Ｓがロウレベ
ルのまま同期を達成する。

また、同期化に必要な発振周波数が、ｎ段のリングオシ
レータで得られない場合は、同期化の過程で制御電圧Ｖ
Ｃが基準電圧ＶＨを越えるため、段数選択器１７の出力
Ｓがハイレベルに変化し、リングオッシレータ８９ａは
ｍ段で発振する。さらに−旦、リングオッシレータ３９
ａがｍ段の状態で同期が達成されていても、その後基準
信号の周波数が低下し、制御電圧■ｃがそれに伴なって
低下し、基準電圧Ｖ、を下回ると段数選択器１７の出力
Ｓがロウレベルに変化し、ｎ段のリングオツシレータで
同期化動作を行なう。

次に本発明の第２の実施例について、第５図から第７図
に基づいて説明する。この第２の実施例の全体構成は第
５図に示されるように、基準信号と分周出力８の位相と
周波数を比較する位相比較回路１、位相比較回路１のパ
ルス出力を電流パルスに変換するチャージポンプ、チャ
ージポンプ２の電流パルス出力を平滑化して制御電圧を
出力するローパスフィルタ３、ローパスフィルタ３の制
御電圧に対応する周波数で発振する電圧制御発振器４　
ａ　ｓ電圧制御発振器４ａの出カフを分周する分周器５
、ローパスフィルタ３が出力する制御電圧ＶＣにより電
圧制御発振器を構成するリングオツシレータの段数を選
択制御する段数制御回路１７ａ、さらに位相比較回路１
の出力「下、ＤＯＷＮを入力とし、同期動作に入ったこ
とを検出する同期検出器１Ｂからなる。

ここで、位相比較回路１、チャージポンプ２、ローパス
フィルタ３、分周器５はそれぞれ第１２図、第１３図、
第１５図に示す従来例と同じものでよい。

また、電圧制御発振器４ａは第２図に示す第１の実施例
と同じものでよい。

段数選択器１７ａは第６図のようになっている。

ここでカレントミラー回路５０．５１．パルス発生回路
５２．５Ｂ、ＲＳフリップフロップ６１は第３図に示さ
れている同一番号のものと同様である。異なっている点
はパルス発生器５２．５ＢとＲＳフリップフロップ６１
の間にパルスホールド回路６２が入っていることである
。

このパルスホールド回路６２は、入力信号ＨＯＬＤがハ
イレベルのときにはパルス発生回路５２．５６が発生す
るパルスをＲＳフリップフロップ６エに通過させ、ＨＯ
ＬＤがロウレベルのときにはパルスの通過を阻止する。

ここでＨＯＬＤは同期検出器１８が出力する信号であり
、電圧制御発振器４ａの発振が同期化の過程に入るとロ
ウレベルになる。つまり、同期が検出されるとＲＳフリ
ップフロップ６１の出力Ｓがパルス発生回路５２．５Ｂ
の出力には無関係に固定されるようになっている。

同期検出器１８は第７図のように、位相比較回路１の出
力「下をクロック入力とし、位相比較回路の出力ＤＯＷ
Ｎをリセット入力とする２ビツト非循環カウンタ７１と
、ＤＯＷＮをクロック入力とし、ＵＰをリセット入力と
する２ビツト非循環カウンタ７２、カウンタ７１の出力
Ａ、Ｂが共にハイレベルになったことを検出する２入力
Ｎ　Ａ　Ｎ　Ｄ　７３、カウンタ７２の出力ＡＳＢが共
にハイレベルになったことを検出する２入力Ｎ　Ａ　Ｎ
　Ｄ　７４．２入力ＮＡＮＤ７３又は７４がロウレベル
を出力するとＨＯＬＤ出力をハイレベルにする２入力Ｎ
　Ａ　Ｎ　Ｄ　７５から構成される。

以下、この同期検出回路の動作を説明する。なお、ここ
でいう「同期」とは、基準信号６と分周出力８の位相と
周波数が一致した状態だけでなく、周波数がほぼ一致し
て位相ずれの調整を行っている同期化中の状態をも含む
ものとする。

２ビツト非循環カウンタ７１は「１−の立ち上がりエツ
ジで＋１インクリメントを行なう。（ＡＳＢ）−（１，
１）までインクリメントすると、そこでインクリメント
動作を停止する。ＤＯＷＮがロウレベルになるとリセッ
トがかかり（Ａ、Ｂ）−（０，０）の状態になる。よっ
て、カウンタ７Ｌは、「下のパルスが４回連続すると（
Ａ、Ｂ）−（１，１）を出力する。

一方、２ビツト非循環カウンタ７２はＤＯＷＮの立ち上
がりエツジで＋１インクリメントを行ない、（ＡＳＢ）
−（１，１）までインクリメントすると、そこでインク
リメント動作を停止する。ＵＰがロウレベルになるとリ
セットがかかり、（Ａ、Ｂ）−（０，０）の状態になる
。よってカウンタ７２はＤＯＷＮのパルスが４回連続す
ると（Ａ、Ｂ）−（１，１）を出力する。

２入力Ｎ　Ａ　Ｎ　Ｄ　７５は、カウンタ７１、カウン
タ７２の出力ＡＳＢがいずれも（Ａ、Ｂ）冒（１，１）
のときには２入力Ｎ　Ａ　Ｎ　Ｄ　７５はＨＯＬＤ出カ
にハイレベルを出力する。これは「１パルス、ＤＯＷＮ
パルスがいずれも４回以上連続せず、交互に出力されて
いる状態に対応し、基準信号６と分周出力８の周波数が
ほぼ一致して、位相ずれの調整をおこなっていることを
意味する。

また、カウンタ７Ｌカウンタ７２の出力のどちらかが（
ＡＳＢ）−（１，１）のときには２入力Ｎ　Ａ　Ｎ　Ｄ
　７５はＨＯＬＤ出力にハイレベルを出力する。これは
ＵＰパルス、ＤｏｗＮパルスのどちらかが４回以上連続
したことに対応し、基準信号６と分周出力８の周波数が
大幅に異なっていることを意味する。

第７図に示す同期検出器は以上のようにして同期（また
は同期化状態）を検出する。

以下に第５図に示す第２の実施例の動作を解説する。こ
の実施例の電源投入直後からの動作は第１の実施例と同
じである。

基準信号６と分周出力５の周波数が次第に近付くと、そ
れまでＵＰパルス又はＤＯＷＮパルスのどちらかのみが
連続的に出力されていた状態から、この両者のパルスが
交互に出力されるようになる。

ここまでは同期検出器はＨＯＬＤをノ＼イレベルにして
いるので段数選択器１７ａは出力Ｓを変化させ、電圧制
御発振器４ａのリングオツシレータの段数の選択を行な
っている。

ここでＰＬＬの同期化が進むと「１パルス、ＤＯＷＮパ
ルスとも４回以上連続しては出力されなくなる。つまり
１「１パルス２回の後ＤＯＷＮパルス３回といった動作
になる。すると同期検出回路はＨＯＬＤをロウレベルに
し、これによって段数選択器１７ａの出力Ｓはハイレベ
ルかロウレベルかのいずれかに固定される。

同期検出器１８の以上の動作により、ローパスフィルタ
３の出力する制御電圧ＶＣが段数選択器１７ａ中の基準
電圧ＶＨ１又はＶＬの近傍にあるときに同期がかかる場
合に予期される不安定な動作を、阻止することができる
。

例えばＶ。がｖＨよりわずかに低いときに同期が実現し
た後、外部的要因またはロウバスフィルタの容量Ｃのリ
ークによりＶ。がΔ■変動したとする。もし、ｖｃ＋Δ
Ｖ＞ｖＨが成立すると第１の実施例の場合には段数選択
器が動作し、出力Ｓをロウレベルからハイレベルにする
。リングオツシレータの段数が切りかわった直後は、Ｖ
ｏの値がすぐには最適値にならないため基準信号６で定
められている周波数（分局器５がｎ分周しているときに
は基準信号５のｎ倍の周波数）をはるかに越える周波数
が電圧制御発振器４ａから出力される。これは、このＰ
ＬＬをマイクロプロセッサなど論理ＬＳＩに中で使用す
るとき、その論理ＬＳＩの誤動作を引き起こすことにな
る。

本発明の第２の実施例では、同期化後はＶＣに乗ったわ
ずかな変動で段数選択器が動作することはないので、こ
のような問題を回避できる。

次に本発明の第３の実施例を第８図から第１Ｏ図に基づ
いて説明する。第８図に示す第３の実施例は、第５図に
示す第２の実施例において電圧制御発振器４ａを構成す
るリングオシレータの段数を８段階の中から選択可能に
したものである。第８図に示すＰＬＬの構成要素のうち
、位相比較器１、チャージポンプ２およびローパスフィ
ルタ３、分周器５はそれぞれ第１２図、第１３図、第１
５図に示す従来例と同一のものでよい。また同期検出器
１８は第７図に示す第９の実施例を構成するものと同一
のものでよい。

電圧制御発振器４ｂは第９図に示されるようにバッファ
アンプ３８、リングオツシレータ３９ｂ１セレクタ４２
ａから構成されている。バッファアンプ３８はローパス
フィルタ３の出力を制御電圧として受け、Ｐチャネルト
ランジスタ３４−１〜３４−ｎ及びＮチャネルトランジ
スタ３７−１〜３７−ｎに対するゲート電圧を発生する
。リングオシレータ３９ｂは、８入力セレクタ４２ａの
選択の状態で決まる段数で発振する。

段数選択回路１７ｂは第１０図に構成が示されている。

この図中カレントミラー回路５０．５１、パルスホール
ド回路６２は、ＰＬＬが同期状態に入った時、パルス発
生回路５２．５６が出力するパルスを阻止する機能をも
つ。アップダウンカウンタ６３は端子Ｕにパルスが入力
されると＋１インクリメントし、端子りにパルスが入る
と−１のデクリメントを行なう。（ＡＳＢＳＣ）−（１
，１，１）の状態では端子Ｕにパルスが入っても状態は
変化せず、また（Ａ、Ｂ、Ｃ）−（０，０，０）の状態
で端子りにパルスが入っても状態は変化しない。デコー
ダ６４はアップダウンカウンタ６３の出力Ａ、Ｂ％Ｃを
デコードし、段数選択信号Ｓａ、Ｓｂ、・・・・・・・
・・ｓｈに展開する。デコードの論理式は次のようにな
っている。

Ｓ　ａ　−Ａ　−Ｂ　−ＣＳ　Ｓ　ｂ　−Ａ　−Ｂ　−
Ｃ１２入力入力Ａ　Ｎ　Ｄ　８５、インバータ６６、Ｐ
チャネルトランジスタ６７、Ｎチャネルトランジスタ６
８は制御電圧にリセットをかける働きをする。すなわち
制御電圧ＶＣがカレントミラー回路５０．５１内の基準
電圧■Ｈ，ＶＬを越えて上昇（Ｖ　ｏの場合）または下
降（ＶＬの場合）すると（ＨＯＬＤがハイレベルならば
）パルス発生回路５２または５６の出力するロウレベル
のパルスが２入力Ｎ　Ａ　Ｎ　Ｄ　６５に伝ワリ、２人
カ６５がハイレベルのパルスを出力するため、Ｐチャネ
ルトランジスタ６７、Ｎチャネルトランジスタ６８が同
時にＯＮする。トランジスタ６７．６８のオン抵抗を十
分低くし、かつ等しくしておけば、ローパスフィルタ３
の容量Ｃは短い時間の内に、中間電位Ｖ。・１／２に引
き戻される。

このように制御電圧にリセットをかけることにより、例
えば一端ｖＨを越える動作をする。ｖＬに間しても同様
である。最終的にはＶ。がＶＨとＶＬの間におさまるリ
ングオツシレータ３９ｂの段数に到達する。（場合によ
っては最小段数または最小段数または最多段数にまで行
き、さらにＶ。

がＶＨより上、またはＶ、より下になることも、基準信
号の周波数との兼ね合いで起こり得る。）第８図に示す
第３の実施例の動作は、はぼ第２の実施例に準じたもの
になるが、前述のようにリングオツシレータの段数が８
通りとれるのに応じて、リングオツシレータの段数の切
り替えごとに前述のように制御電圧ＶＣがＶｄｄ・１／
２に引き戻され、さらに段数を増やすか、または減らす
かの判定を行なう点が異なっている。

〔発明の効果〕

以上の発明のように、従来のリングオツシレータを使用
する位相同期回路では、最高発振周波数に合わせてリン
グオツシレータの段数を固定していたため、特に低周波
発振をさせるときに、電圧制御発振器のゲインΔｆ／Δ
Ｖが大きすぎることによる位相ジッタの増大、及びリン
グオッシレタを構成するインバータのスイッチングが遅
いことに起因する発振波形のなまりという２つの問題点
があった。

本発明ではリングオツシレータの段数を発振するべき周
波数に合わせて、自動的に選択されるようにしたため、
低周波発振時での位相ジッタが最小限におさえられ、か
つ発振波形のなまりも少ないという効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック構成図、第２
図は本発明の第１の実施例で使用する電圧制御発振器、
第３図は本発明の第１１図の実施例で使用する段数選択
器の回路図、第４図は第３図に示す段数選択器の動作を
示すタイミングチャート、第５図は本発明の第２の実施
例のブロック構成図、第６図は第２の実施例で使用する
段数選択器、第７図は第２の実施例で使用する同期検出
器、第８図は本発明の第３の実施例のブロック構成図、
第９図は第３の実施例で使用する電圧制御発振器、第１
Ｏ図は第３の実施例で使用する段数選択器、第１１図は
従来のＰＬＬのブロック構成図、第１２図は従来のＰＬ
Ｌに使用される位相比較器の回路図、第１３図は従来の
ＰＬＬに使用されるチャージポンプとローパスフィルタ
の回路図、第１４図は従来のＰＬＬに使用される電圧制
御発振器の回路図、第１５図は従来のＰＬＬに使用され
る２分周器の回路図、第１６図及び第１７図は、第１２
図に示す位相比較器の動作タイミングチャート、第１８
図は従来の電圧制御発振器の発振周波数対制御電圧の特
性図である。

Claims (2)

【特許請求の範囲】
1. （１）少なくとも位相比較器と前記位相比較器に接続さ
   れる電圧制御発振器とを具備し、前記電圧制御発振器の
   発振出力の周波数及び位相と外部から入力される基準信
   号の周波数及び位相とを前記位相比較器において比較し
   、その比較結果を前記電圧制御発振器にフィードバック
   して前記電圧制御発振器の発振出力の位相と周波数を前
   記基準信号に一致させる位相同期回路において、前記電
   圧制御発振器がリングオシレータを含み、そのリングオ
   シレータの段数の選択を前記電圧制御発振器に入力され
   る制御電圧に基づいて行うことを特徴とする位相同期回
   路。
2. （２）位相同期の検出後に前記リングオシレータの段数
   選択状態を固定する同期検出回路をさらに具備したこと
   を特徴とする特許請求の範囲第１項記載の位相同期回路
   。