JP4651298B2 - 周波数自動補正ｐｌｌ回路 - Google Patents

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Description

この発明は、電圧制御発振器（ＶＣＯ）を有し、この電圧制御発振器の発振周波数のずれを検出して、自動的に補正する発振周波数自動補正機能を持った周波数自動補正ＰＬＬ回路に関するものである。
電圧制御発振器を内蔵したＰＬＬ回路では、その電圧制御発振器の発振周波数が、製造プロセスによるばらつき、または動作時における電源電圧または周囲温度の変動に伴ない変動する。この発振周波数の変動を補償するために、予め発振周波数の範囲を広く設定することが一般的に行なわれている。この場合、電圧制御発振器に対する制御電圧の変動に対する発振周波数の変動の割合、すなわちＶＣＯゲインもそれに伴なって、ある程度大きな値に設定される。
このＶＣＯゲインが大きい場合、例えば制御電圧のノードにノイズが印加されると、このノイズによる発振周波数の変動も大きくなる。これは、ＰＬＬ回路の出力クロックにジッタと呼ばれるタイミングのずれを生じさせる。クロックに大きなジッタがある場合、電圧制御発振器を内蔵したＰＬＬ回路を半導体チップ上に形成したオンチップＰＬＬ回路では、ＰＬＬ回路を構成する半導体チップ全体の同期設計が困難になる不都合をもたらす。
このノイズ対する敏感な特性を改善する先行技術１が、「２００３ シンポジウム オン ＶＬＳＩ サーキッツ ダイゼスト オブ テクニカル ペーパーズ（2003 Symposium on VLSI Circuits Digest of Technical Papers）」のセッション（Session）１４−２で、エイ ラビ（A. Ravi）他５名による「10GHz,20mＷ,fast locking,adaptive gain PLLs with on-chip frequency calibration for agile frequency synthesis in a .18μm digital CMOS precess」と題する論文に紹介されている。
図１０は先行技術１のＦｉｇ．１６に示されたＰＬＬ回路のブロック図、図１１はそのＦｉｇ．１５に示された電圧制御発振器回路の内部容量部（キャパシタ）の構成を示す。この先行技術１のＰＬＬ回路は、初期動作時にディジタル周波数検波器(Digital Frequency Detector)、状態モニタ回路(State Machine)、カウンタ・デコーダ(Counter & Decorder)を含むディジタル制御回路によるディジタル制御信号(Digital Control)の各ビットＢｉｔ０、Ｂｉｔ１、Ｂｉｔ２、・・・にて電圧制御発振器ＶＣＯの周波数補正の粗調整を行ない、その後に、位相周波数検出器ＰＦＤ、チャージポンプＣＰ、ループフィルタ(Loop Filter)を含むアナログ制御回路によるアナログ制御電圧(Vcntrl)にて電圧制御発振器ＶＣＯの周波数補正の微調整を行なう。
しかしこの先行技術１の回路には、次の条件１、条件２に対応した次の課題１、課題２がある。
［条件１］アナログ制御回路によるアナログ調整単位が、ディジタル制御回路によるディジタル調整単位、すなわちディジタル制御信号(Digital Control)の最小ビットｂｉｔ０に対応する最小キャパシタ１Ｃによる調整単位以下である場合。
［課題１］ディジタル制御回路による自動補正の後で、アナログ制御回路により最終的な周波数ロックを行なうが、この条件１では、ディジタル制御回路による発振周波数のディジタル調整単位がアナログ制御回路によるアナログ調整単位よりも大きいため、アナログ制御電圧(Vcntrl)がそのアナログ調整範囲の上限値または下限値にロックされる事態が起こる可能性がある。この場合、発振周波数のロックが完了した後に、動作温度または電源電圧が変動すると、アナログ制御電圧がその上限値または下限値に設定されているため、制御不能に陥る危険がある。
［条件２］アナログ制御回路による発振周波数のアナログ調整単位が、ディジタル制御回路によるディジタル調整単位より大きい場合。
［課題２］この条件２では、ディジタル制御回路がアナログ制御回路よりも微細な発振周波数の調整を行なうが、ロックが完了した後で、周囲温度または電源電圧が変動してディジタル制御回路によるディジタル調整単位以上の周波数誤差が生じると、ディジタル制御回路がそれに応答し、ディジタル制御信号(Digital Control)の変化に応じて、発振周波数が不連続的に、飛び飛びに変化する可能性がある。
また、先行技術２として、２０００年１０月に発行された「ＩＥＥＥ ジャーナル オブ ソリッドステート サーキッツ（IEEE JOURNAL OF SOLID-STATE CIRCUITS）」のＶＯＬ．３５、ＮＯ．１０の１４３７−１４４４頁に掲載された、ウイリアム ビー ウイルソン（William B. Wilson）他２名による「 A CMOS Self-Calibrating Frequency Synthesizer」と題する論文も知られている。図１２はこの論文のＦｉｇ．９に示された周波数自動補正ＰＬＬ回路である。この図１２の回路では、初期状態で電圧制御発振器ＶＣＯの制御電圧を、スイッチＳＷＡをオフ、スイッチＳＷＢをオンとしてＶｒｅｆに接続することにより、アナログ制御回路を切断し、ディジタル制御回路によるディジタル制御信号(Digital Control)のみによって発振周波数の調整を行なった後に、ディジタル制御回路が動作しないように固定した上で、スイッチＳＷＡをオン、スイッチＳＷＢをオフとし、通常のＰＬＬ回路の動作を行なわせることにより、前記課題２を回避することができる。
しかし、先行技術２にも次の別の課題が生じる。すなわち、先行技術２のＰＬＬ回路でも、ロック状態におけるアナログ制御電圧(Vcntrl)が最終的にどのような電位になっているかが補償されないため、場合によっては、アナログ制御電圧の上限値または下限値近くでの動作となってしまう可能性がある。また、先行技術２では、ディジタル制御回路は、一旦設定が完了した後は固定されるため、ＰＬＬ回路のロックが完了した後に、周囲温度の変化などの動作環境の変化または経年変化などにより、ディジタル制御回路による発振周波数の設置が最適でなくなったとしても、再調整を行なうことができない。先行技術２のＦｉｇ．１０のフローチャートによれば、この再調整には、電源の再投入が必要である。
さらに、先行技術３として、特開平１０−２８５０２３号公報が知られている。図１３はこの先行技術３の図１に示されたＰＬＬ回路を、図１０、図１２の先行技術と同様な形で示したものである。この図１３のＰＬＬ回路では、アナログ制御電圧(Vcntrl)をモニタし、それがハイ側閾値ＶＨを超える場合に、電圧制御発振器ＶＣＯのオフセット周波数を高く変更し、アナログ制御電圧(Vcntrl)を範囲内にする。逆にロウ側閾値ＶＬを下回った場合には、オフセット周波数を低く変更し、アナログ制御電圧(Vcntrl)を範囲内にする。
この先行技術３は、アナログ制御電圧(Vcntrl)をモニタしているため、電圧制御発振器ＶＣＯの制御電圧の補償がより確実に行なわれる利点がある。しかしながら、次の別の課題が生じる。すなわち、閾値ＶＨ、ＶＬが固定されるので、図１４に黒丸で示すように、初期状態として、高閾値ＶＨ周辺でロックすることも許容されるので、一旦ロックした後、例えば外部温度変化などにより、アナログ制御電圧(Vcntrl)に対する発振周波数特性が変化した場合、アナログ制御電圧(Vcntrl)が閾値ＶＨ、ＶＬを超え、矢印で示すオフセットの変更が起こる可能性がある。その後は、図１４の白丸で示す安定状態に移行すると考えられるが、オフセット切替え期間中は、動作が不安定となる。したがって、周囲温度の変化または経年変化などの比較的長期間における特性変動があった場合にも、オフセットの切替え動作が起こらないようにする必要がある。
なお、図１４は、縦軸に電圧制御発振器ＶＣＯの発振周波数Ｆｒｅｑ．［Hz］を、横軸にアナログ制御電圧(Vcntrl)を採り、発振周波数Ｆｒｅｑ．の制御を示したもので、太い３本の直線はアナログ制御電圧(Vcntrl)による発振周波数Ｆｒｅｑ．の制御特性を示し、この太い３本の制御特性の上下の細い直線は、動作中の温度変化などによる特性変動幅を示す。
「２００３ シンポジウム オン ＶＬＳＩ サーキッツ ダイゼスト オブ テクニカル ペーパーズ（2003 Symposium on VLSI Circuits Digest of Technical Papers）」のセッション（Session）１４−２で紹介された、エイ ラビ（A.Ravi）他５名による「10GHz,20mＷ,fast locking,adaptive gain PLLs with on-chip frequency calibration for agile frequency synthesis in a .18μm digital CMOS precess」と題する論文 ２０００年１０月に発行された「ＩＥＥＥ ジャーナル オブ ソリッドステート サーキッツ（IEEE JOURNAL OF SOLID-STATE CIRCUITS）」のＶＯＬ．３５、ＮＯ．１０の１４３７−１４４４頁に掲載された、ウイリアム ビー ウイルソン（William B. Wilson）他２名による「 A CMOS Self-Calibrating Frequency Synthesizer」と題する論文 特開平１０−２８５０２３号公報
この発明は、前述のような課題を改善することのできる改良された周波数自動補正ＰＬＬ回路を提案するものである。
この発明による周波数自動補正ＰＬＬ回路は、アナログ制御電圧を発生するアナログ制御回路と、ディジタル制御信号を発生するディジタル制御回路を備えた周波数自動補正ＰＬＬ回路であって、前記ディジタル制御回路は、前記アナログ制御電圧を受けてこれをハイ側閾値と比較するハイ側コンパレータと、前記アナログ制御電圧を受けてこれをロウ側閾値と比較するロウ側コンパレータと、前記ハイ側コンパレータとロウ側コンパレータの出力を受けてオフセット周波数の状態をモニタする状態モニタ回路と、この状態モニタ回路により制御され前記ディジタル制御信号を発生するカウンタ・デコーダとを有し、前記ハイ側コンパレータとロウ側コンパレータの少なくとも一方には、大きさの異なる第１閾値と第２閾値を選択的に与える閾値切替え回路が設けられ、前記閾値切替え回路が前記第１閾値を与えた状態において、前記アナログ制御電圧が、前記ハイ側閾値とロウ側閾値の間に収まったときに、前記閾値切替え回路が前記第１閾値から第２閾値に切替えて、前記ハイ側閾値とロウ側閾値の間隔を拡大することを特徴とする。
この発明による周波数自動補正ＰＬＬ回路では、ディジタル制御回路が、アナログ制御電圧を受けるハイ側コンパレータと、ロウ側コンパレータと、状態モニタ回路と、カウンタ・デコーダ回路を有し、とくに前記ハイ側コンパレータとロウ側コンパレータの少なくとも一方には、大きさの異なる第１閾値と第２閾値を選択的に与える閾値切替え回路が設けられ、前記閾値切替え回路が前記第１閾値を与えた状態において、前記アナログ制御電圧が、前記ハイ側閾値とロウ側閾値の間に収まったときに、前記閾値切替え回路が前記第１閾値から第２閾値に切替えて、前記ハイ側閾値とロウ側閾値の間隔を拡大するので、不必要なオフセットの切替えが回避され、安定したＰＬＬ動作を行なわせることができる。
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
実施の形態１．
図１はこの発明による周波数自動補正ＰＬＬ回路の実施の形態１を示すブロック図である。この実施の形態１の周波数自動補正ＰＬＬ回路は、電圧制御発振器ＶＣＯと、この電圧制御発振器に対するアナログ制御回路ＡＣＣと、ディジタル制御回路ＤＣＣを含んでいる。アナログ制御回路ＡＣＣはアナログ制御電圧(Vcntrl)を、またディジタル制御回路ＤＣＣはディジタル制御信号(Digital Control)をそれぞれ発生し、電圧制御発振器ＶＣＯの周波数の制御を行なう。
図２は、電圧制御発振器ＶＣＯの内部構成を示す。電圧制御発振器ＶＣＯは、一対のインダクタＬと、一対の互いに逆のスイッチ動作を行なうスイッチＳＡ、ＳＢと、一対のキャパシタ回路ＣＣを有する。各スイッチＳＡ、ＳＢは、例えばＭＯＳトランジスタであり、それらはインダクタＬと直列に、電源端子Ｅと、基準電位点Ｇとの間に接続される。各スイッチＳA、ＳBと基準電位点Ｇとの間には、定電流源ＣＣＳが接続される。
各キャパシタ回路ＣＣは、インダクタＬに接続される。各キャパシタ回路ＣＣには、アナログ制御電圧(Ｖcntrl)と、ディジタル制御信号(Digital Control)とが供給される。ディジタル制御信号(Digital Control)は、Ｍビットのビット線Ｂｉｔ０、Ｂｉｔ１、Ｂｉｔ２、・・・、ＢｉｔＭで構成される。
図３は各キャパシタ回路ＣＣの内部回路を示す。キャパシタ回路ＣＣは、アナログ制御容量部ＣＡと、ディジタル制御容量部ＣＤを有する。アナログ制御容量部ＣＡは、固定キャパシタＣｘと、可変キャパシタであるバラクタＶＡとを有する。これらの固定キャパシタＣｘとバラクタＶＡとは互いに直列に接続され、固定キャパシタＣｘの一端はインダクタＬに接続される。バラクタＶＡの一端にはアナログ制御電圧(Ｖcntrl)が、またその他端にはバイアス電圧Ｖｂがそれぞれ供給される。バラクタＶＡの最大容量をＣeffectとすると、アナログ制御容量部ＣＡのトータル容量(Ｃtotal)は次の（式１）で与えられ,これがアナログ制御容量部ＣＡの最大容量となる。
Ｃtotal＝Ｃｘ×Ｃeffect／（Ｃｘ＋Ｃeffect） （式１）
ディジタル制御容量部ＣＤは、Ｍビットのビット線Ｂｉｔ０、Ｂｉｔ１、Ｂｉｔ２、・・・、ＢｉｔＭの各信号によりオンオフされるＭ個のスイッチＳＷ０、ＳＷ１、ＳＷ２、・・・、ＳＷＭと、これらの各スイッチと直列に接続されたＭ個のキャパシタＣ０、Ｃ１、Ｃ２、・・・、ＣＭを有し、これらのキャパシタの一端はすべてインダクタＬに接続される。キャパシタＣ０、Ｃ１、Ｃ２、・・・、ＣＭは、それぞれ２０＝１、２１＝２、２２＝４、・・・、２Mにより重み付けされた容量値１Ｃ、２Ｃ、４Ｃ、・・・、２MＣを有する。
このディジタル制御容量部ＣＤは、最小ビットＢｉｔ０に対応する最小の容量値１Ｃを調整単位として、その容量値がディジタル制御信号(Digital Control)に応じて調整される。ディジタル制御回路ＤＣＣは、このディジタル制御容量部ＣＤにおける容量値の調整単位１Ｃに対応する調整単位で、電圧制御発振器ＶＣＯの発振周波数Ｆｒｅｑ．を調整する。
アナログ制御回路ＡＣＣのアナログ制御電圧(Ｖcntrl)に基づくトータル容量(Ｃtotal)はバラクタＶＡの最大容量Ｃeffectにおいて最大の調整単位となり、ディジタル制御容量部ＣＤにおける調整単位１Ｃよりも大きく設定される。すなわち、次の（式２）を満足するように、トータル容量値(Ｃtotal)が設定される。
Ｃtotal ＞ １Ｃ （式２）
アナログ制御回路ＡＣＣは、位相周波数検出器ＰＦＤと、チャージポンプＣＰと、ループフィルタ(Loop Filter)とを含む。位相周波数検出器ＰＦＤには、基準クロックＲＥＦＣＬＫと、フィードバッククロックＦＢＣＬＫが供給され、位相周波数検出器ＰＦＤは、これらの基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差に応じた検出出力を発生し、それをチャージポンプＣＰに供給する。このチャージポンプＣＰは、ループフィルタ(Loop Filter)を介して電圧制御発振器ＶＣＯにアナログ制御電圧(Ｖcntrl)を供給する。フィードバッククロックＦＢＣＬＫは、電圧制御発振器ＶＣＯの発振出力を、１／Ｎ分周器により分周することによって作られる。
ディジタル制御回路ＤＣＣは、ハイ(High)側コンパレータＨＣ、ロウ(Low)側コンパレータＬＣ、状態モニタ回路(State Machine)、ロック検出・カウンタ(Lock Detecter & Counter)、およびカウンタ・デコーダ(Counter & Decoder)を有する。
ハイ側コンパレータＨＣは＋入力ａと−入力ｂと出力ｃを有し、このハイ側コンパレータＨＣの＋入力ａには、ハイ側閾値切替え回路ＳＷＨが接続される。このハイ側閾値切替え回路ＳＷＨは、一対の切替えスイッチＳＷＨ１、ＳＷＨ２を含んでおり、スイッチＳＷＨ１には、ハイ(High)側閾値ＶＨ１が、またスイッチＳＷＨ２にはハイ(High)側閾値ＶＨ２（ＶＨ２＞ＶＨ１）がそれぞれ与えられる。同様に、ロウ側コンパレータＬＣは＋入力ａと−入力ｂと出力ｃを有し、このロウ側コンパレータＬＣの＋入力ａには、ロウ側閾値切替え回路ＳＷＬが接続される。このロウ側閾値切替え回路ＳＷＬは、一対の切替えスイッチＳＷＬ１、ＳＷＬ２を含み、スイッチＳＷＬ１には、ロウ(Low)側閾値ＶＬ１が、またスイッチＳＷＬ２にはロウ(Low)側閾値ＶＬ２（ＶＬ２＜ＶＬ１）が与えられる。
ハイ側コンパレータＨＣの＋入力ａおよびロウ側コンパレータＬＣの−入力ｂには、ともにアナログ制御回路ＡＣＣからのアナログ制御電圧(Ｖcntrl)が与えられる。ハイ側コンパレータＨＣは、＋入力ａが−入力ｂよりも大きいときに出力ｃのディジタルコード(H-limit)がハイ(high)となり、逆に＋入力ａが−入力ｂより小さいときには、出力ｃのディジタルコード(H-limit)はロウ(Low)となる。ロウ側コンパレータＬＣは、＋入力ａが−入力ｂよりも大きいときに出力ｃのディジタルコード(L-limit)がハイ(high)となり、逆に＋入力ａが−入力より小さいときには、出力ｃのディジタルコード(L-limit)はロウ(Low)となる。
ロック検出・カウンタ(Lock Detecter & Counter)は、基準クロックＲＥＦＣＬＫと、フィードバッククロックＦＢＣＬＫと、カウンタスタートアップ信号(Counter start-up)と、リセット信号ＲＳＴを受け、コンパレータイネーブル信号(Comp.enable)とロック信号(Lock flag)を発生する。基準クロックＲＥＦＣＬＫおよびフィードバッククロックＦＢＣＬＫは、アナログ制御回路ＡＣＣの位相周波数検出器ＰＦＤに与えられる基準クロックＲＥＦＣＬＫおよびフィードバッククロックと同じクロックであり、この基準クロックＲＥＦＣＬＫまたはフィードバッククロックＦＢＣＬＫがカウンタスタートアップ信号(Counter start-up)に基づきロック検出・カウンタ(Lock Detecter & Counter)でカウントされる。カウンタスタートアップ信号(Counter start-up)信号は状態モニタ回路(State Machine)から与えられる。
状態モニタ回路(State Machine)は、ハイ側コンパレータＨＣからのディジタルコード(H-limit)と、ロウ側コンパレータＬＣからのディジタルコード(L-limit)と、リセット信号ＲＳＴを受けて、アップ信号(Up signal)、ダウン信号(Down signal)と、ロック完了信号(Lock Completion)と、スイッチ切替え信号(SW-signal)と、カウンタスタートアップ信号(Counter start-up)を発生する。アップ信号(Up signal)、ダウン信号(Down signal)は、カウンタ・デコーダ(Counter & Decoder)に供給され、カウンタスタートアップ信号(Counter start-up)はロック検出・カウンタ(Lock Detecter & Counter)に供給され、スイッチ切替え信号(SW-signal)は、ハイ側閾値切替え回路ＳＷＨの切替え、およびロウ側閾値切替え回路ＳＷＬの切替えに用いられる。
カウンタ・デコーダ(Counter & Decoder)は、アップ信号(Up signal)、ダウン信号（Down signal）と、リセット信号ＲＳＴを受けて、ディジタル制御信号(Digital Control)を発生する。具体的には、アップ信号(Up signal)とダウン信号(Down signal)のパルス数をカウントし、これに応じたディジタル制御信号(Digital Control)を発生する。
図４は、実施の形態１における状態モニタ回路(State Machine)のフローチャートである。この図４を参照して実施の形態１の動作を説明する。図４のフローチャートは、ステップＳ１からステップＳ８のステップを含んでいる。
実施の形態１では、アナログ制御回路ＡＣＣのアナログ制御電圧(Ｖcntrl)に基づくトータル容量(Ｃtotal)の最大の調整単位は、（式２）のように、ディジタル制御容量部ＣＤにおける調整単位１Ｃよりも大きく設定されており、電圧制御発振器ＶＣＯのオフセット周波数の調整は、最初にアナログ制御回路ＡＣＣにより行なわれる。
図４のフローチャートの最初のステップＳ１では、リセット動作が行なわれる。このリセット動作では、リセット信号ＲＳＴがハイ(High)となり、これがロック検出・カウンタ(Lock Detecter & Counter)と、状態モニタ回路(State Machine)と、カウンタ・デコーダ(Counter & Decoder)に与えられる。この結果、ロック検出・カウンタ(lock Detecter & Counter)のロック検出動作とカウンタ動作がリセットされ、カウンタ・デコーダ(Counter & Decoder)もリセットされる。このカウンタ・デコーダ(Counter & Decoder)のリセットにより、ディジタル制御信号(Digital Control)は、ある固定したディジタルコードとなる。
状態モニタ回路(State Machine)はそのリセットに基づき、スイッチ切替え信号(SW-signal)により切替えスイッチＳＷＨ１、ＳＷＬ１をオン、スイッチＳＷＨ２、ＳＷＬ２をオフとし、ハイ側コンパレータＨＣの−入力ｂにはハイ側閾値ＶＨ１を、またロウ側コンパレータＬＣの＋入力ａにはロウ側閾値ＶＬ１を与える。併せて、ロック完了信号(Lock completion)はロウ(low)、カウンタスタートアップ信号(Counter start-up)もロウ(Low)となる。
次のステップＳ２は、カウントスタートのステップである。このステップＳ２では、リセットが解除され、リセット信号ＲＳＴがロウ(Low)となり、状態モニタ回路(State Machine)は、カウンタスタートアップ信号(Counter start-up)をハイ(High)にする。これを受けて、ロック検出・カウンタ(lock Detecter & Counter)は内部のカウンタを起動する。ある一定期間の後、ロック検出・カウンタ（Lock Detecter ＆ Counter）は、コンパレータイネーブル信号(Comp. Enable)をハイ(High)にする。これにより、状態モニタ回路(State Machine)は、ステップＳ３において、コンパレータＨＣ、ＬＣからのディジタルコードのモニタを行ない、コンパレータＨＣ、ＬＣからのディジタルコード(H-limit)(L-limit)を受け、そのディジタルコードの組合わせに基づき、制御動作を決定する。なお、ロック検出・カウンタ(lock Detecter & Counter)のカウンタ動作は、電圧制御発振器ＶＣＯのアナログ制御電圧(Vcntrl)およびコンパレータＨＣ、ＬＣの動作が安定するまで、ある一定の待機時間を設けるために行なう。
ステップＳ３により、コンパレータＨＣ、ＬＣから得られるディジタルコード(H-limit)、(L-limit)の組合せは、次の４つのステート（ａ）、（ｂ）、（ｃ）、（ｄ）のいずれかとなる。
ステート（ａ）：ステップＳ３ａに示すように、ディジタルコード(H-limit)がハイ(High)、ディジタルコード(L-limit)もハイ(High)の不正状態。
このステート（ａ）はコンパレータＨＣ、ＬＣの動作が安定していないことを意味し、このステート（ａ）では、カウンタスタートアップ信号(Counter start-up)をハイ(High)にし、ロック検出・カウンタ(Lock Detecter & Counter)により再びカウンタのカウントアップを行なう。
ステート（ｂ）：ステップＳ３ｂに示すように、ディジタルコード(H-limit)がハイ(High)、ディジタルコード(L-limit)がロウ(Low)。この状態は、アナログ制御電圧(Vcntrl)が上限値、すなわちハイ(High)側閾値ＶＨ１を超え、また下限値、すなわちロウ側閾値ＶＬ１を超えた状態を意味し、この状態は次の（式３）で表わされる。
Vcntrl ＞ ＶＨ１ 、 Vcntrl ＞ ＶＬ１ （式３）
この状態は、オフセット周波数の上昇が必要な状態を意味する。この状態では、状態モニタ回路(State Machine)は、ステップＳ４でアップ信号(Up signal)をハイ(High)とし、このアップ信号(Up signal)により、カウンタ・デコーダ(Counter & Decoder)のディジタル制御信号(Digital Control)が電圧制御発振器ＶＣＯのオフセット周波数を上昇させる。
ステート（ｃ）：ステップＳ３ｃに示すように、ディジタルコード(H-limit)がロウ(Low)、ディジタルコード(L-limit)がハイ(High)。この状態は、アナログ制御電圧(Vcntrl)が上限値ＶＨ１以下であり、しかも下限値ＶＬ１以下の状態を意味し、この状態は次の（式４）で表わされる。
Vcntrl ≦ ＶＨ１ 、 Vcntrl ≦ ＶＬ１ （式４）
この状態は、オフセット周波数の低下が必要な状態を意味する。この状態では、状態モニタ回路(State Machine)は、ステップＳ５でダウン信号(Down signal)をハイ(High)とし、このダウン信号(Down signal)により、カウンタ・デコーダ(Counter & Decoder)のディジタル制御信号(Digital Control)が電圧制御発振器ＶＣＯのオフセット周波数を低下させる。
ステート（ｄ）：ステップＳ３ｄに示すように、ディジタルコード(H-limit)がロウ(Low)、ディジタルコード(L-limit)もロウ(Low)。この状態は、アナログ制御電圧(Vcntrl)が上限値と下限値の間に納まっている状態を意味し、次の（式５）で表わされる。
ＶＨ１ ≧ Vcntrl ＞ ＶＬ１ （式５）
この状態は、オフセット調整完了を意味する。
ステート（ａ）では、カウンタスタートアップ信号(Counter start-up)により、またステップ（ｂ）（ｃ）では、アップ信号(Up signal)、ダウン信号(down signal)がハイ(High)となった後に、カウンタスタートアップ信号をハイにすることにより、それぞれステップＳ２に返り、改めてステップＳ３によるディジタルコードのモニタを行なう。この動作は、ディジタルコードがステート（ｄ）になるまで繰り返され、すべてステート（ｄ）の状態に制御される。
ステート（ｄ）に制御された後、ステップＳ６において、コンパレータＨＣ、ＬＣの閾値変更が行なわれる。このステップＳ６では、スイッチ切替え信号(SW-signal)が、ハイ側閾値切替え回路ＳＷＨを切替え、ハイ側閾値をＶＨ１からＶＨ２に上昇させ、またロウ側閾値切替え回路ＳＷＬを切替え、ロウ側閾値をＶＬ１からＶＬ２へ低下させる。このハイ側閾値切替え回路ＳＷＨおよびロウ側閾値切替え回路ＳＷＬの切替えの結果、閾値範囲を、ＶＬ１−ＶＨ１の範囲から、閾値ＶＬ２−ＶＨ２の範囲に拡大する。
またステップＳ６では、ロック検出・カウンタ(Lock Detecter & Counter)が、ロック信号(Lock Flag)を発生する。
次のステップＳ７では、状態モニタ回路(State Machine)は、ロック信号(Lock Flag)を受けて、コンパレータＨＣ、ＬＣのモニタを、コンパレータイネーブル信号(Comp.enable)に拘わらず、常時モニタ状態に切替えて、コンパレータＨＣ、ＬＣのディジタルコード(H-limit)(L-limit)を常時モニタし、ディジタルコード(H-limit)(L-limit)がともにロウ(Low)であることにより、ロック完了信号(Lock completion)をハイ(High)とする。
以上のように実施の形態１では、ディジタル制御回路ＤＣＣによるオフセット周波数のディジタル調整が終了すると、制御電圧は確実に所望の範囲に収めることができる。またディジタル調整の終了後に、コンパレータＨＣ、ＬＣの閾値を変更し、より広い閾値範囲に拡大するので、動作をより安定化できる。例えば、閾値範囲を当初規定の（ＶＬ１〜ＶＨ１）から（ＶＬ２〜ＶＨ２）に拡大した場合、ロック完了後に、周囲温度などに変動により、当初規定していた範囲（ＶＬ１〜ＶＨ１）を超えたとしても、拡大した閾値範囲内であれば、ディジタルコードは変化せず、アナログ制御回路ＡＣＣにより対応して、オフセット周波数の調整を行なうことができる。
実施の形態２．
図５はこの発明による周波数自動補正ＰＬＬ回路の実施の形態２を示す。実施の形態１では、ハイ側コンパレータＨＣに対し、ハイ側閾値ＶＨ１、ＶＨ２を選択的に与えるようにし、またロウ側コンパレータＬＣに対し、ロウ側閾値ＶＬ１、ＶＬ２を選択的に与えるように構成したが、この実施の形態２では、ハイ側コンパレータＨＣには１つのハイ側閾値ＶＨ２が固定的に与えられる。ロウ側コンパレータＬＣには、実施の形態１と同様に、ロウ側閾値ＶＬ１、ＶＬ２が状態モニタ回路（State Machine）からのスイッチ信号（SW signal）により選択的に与えられる。この構成に応じて、実施の形態２では、状態モニタ回路（State Machine）からカウンタ・デコーダ（Counter & Decoder）には、ダウン信号（Down signal）だけが与えられ、アップ信号（Up signal）は与えられない。その他の構成は、実施の形態１と同じである。
図６はこの実施の形態２における状態モニタ回路(State Machine)のフローチャートを示す。この図６を参照して、実施の形態２の動作を説明する。
ステップＳ１１は、図４のステップＳ１と同様なリセット動作であるが、実施の形態２では、ステップＳ１２に示すように、電圧制御発振器ＶＣＯのオフセット周波数を最大値Maxに設定する。
ステップＳ１１のリセット動作では、リセット信号ＲＳＴがハイ(High)となり、これがロック検出・カウンタ(Lock Detecter & Counter)と、ステートマシン(State Machine)と、カウンタ・デコーダ(Counter & Decoder)に与えられる。この結果、ロック検出・カウンタ(lock Detecter & Counter)のロック検出動作とカウンタ動作がリセットされ、カウンタ・デコーダ(Counter & Decoder)もリセットされる。このカウンタ・デコーダ(Counter & Decoder)のリセットにより、実施の形態２では、ディジタル制御信号(Digital Control)は、電圧制御発振器ＶＣＯに最大値Maxを与えるディジタルコードとなる。
状態モニタ回路(State Machine)はそのリセットに基づき、スイッチ切替え信号(SW-signal)により切替えスイッチＳＷＬ１をオン、スイッチＳＷＬ２をオフとする。ハイ側コンパレータＨＣの−入力ｂにはハイ側閾値ＶＨ２が常に与えられるが、ロウ側コンパレータＬＣの＋入力ａにはこのステップでは、ロウ側閾値ＶＬ１を与える。併せて、ロック完了信号(Lock completion)はロウ(low)、カウンタスタートアップ信号(Counter start-up)もロウ(Low)となる。
次のステップＳ２は、カウントスタートのステップである。このステップＳ２では、リセットが解除され、リセット信号ＲＳＴがロウ(Low)となり、状態モニタ回路(State Machine)は、カウンタスタートアップ信号(Counter start-up)をハイ(High)にする。これを受けて、ロック検出・カウンタ(lock Detecter & Counter)は内部のカウンタを起動する。ある一定期間の後、ロック検出・カウンタ（Lock Detecter ＆ Counter）は、コンパレータイネーブル信号(Comp. Enable)をハイ(High)にする。これにより、状態モニタ回路(State Machine)は、ステップＳ３１において、コンパレータＨＣ、ＬＣからのディジタルコードのモニタを行ない、コンパレータＨＣ、ＬＣからのディジタルコード(H-limit)(L-limit)を受けるが、この実施の形態２では、ハイ側コンパレータＨＣからのディジタルコード(H-limit)はモニタせずに、ロウ側コンパレータＬＣのディジタルコード(L-limit)だけをモニタし、それに基づき、制御動作を決定する。なお、ロック検出・カウンタ(lock Detecter & Counter)のカウンタ動作は、電圧制御発振器ＶＣＯのアナログ制御電圧(Vcntrl)およびコンパレータＨＣ、ＬＣの動作が安定するまで、ある一定の待機時間を設けるために行なう。
この実施の形態２では、次のステート（ａ）（ｂ）がモニタされる。
ステート（ａ）：ステップＳ３１ａに示すように、ディジタルコード(L-limit)がハイ(High)の状態であり、電圧制御発振器ＶＣＯに対するアナログ制御電圧（Vcntrl）が下限値を下回っている状態である。状態モニタ回路(State Machine)は、カウンタ・デコーダ(Counter & Decoder)に対し、ダウン信号(Down signal)をハイし、ディジタル制御信号(Digital Control)により、電圧制御発振器ＶＣＯのオフセット周波数を低下させる。
ステート（ｂ）：ステップＳ３１ｂに示すように、ディジタルコード(L-limit)がロウ(Low)の状態であり、電圧制御発振器ＶＣＯの対するアナログ制御電圧(Vcntrl)が所望範囲に収まっている状態である。
ステート（ｂ）では、ステップＳ５によりダウン信号(down signal)がハイ(High)となった後に、カウンタスタートアップ信号をハイにすることにより、ステップＳ２に返り、改めてステップＳ３によるディジタルコード(L-limit)のモニタを行なう。この動作は、ディジタルコード(L-limit)がステート（ｂ）になるまで繰り返され、電圧制御発振器ＶＣＯはステート（ｂ）の状態に制御される。
ステート（ｂ）では、ステップＳ６１において、コンパレータＬＣの閾値変更が行なわれる。このステップＳ６１では、スイッチ切替え信号(SW-signal)が、ロウ側閾値切替え回路ＳＷＬを切替え、ロウ(Low)側閾値をＶＬ１からＶＬ２へ低下させ、閾値範囲を、ＶＬ１−ＶＨ２の範囲からＶＬ２−ＶＨ２の範囲に拡大する。
またステップＳ６１では、ロック検出・カウンタ(Lock Detecter & Counter)が、ロック信号(Lock Flag)を発生する。
次のステップＳ７では、状態モニタ回路(State Machine)は、ロック信号(Lock Flag)を受けて、コンパレータＨＣ、ＬＣのモニタを、コンパレータイネーブル信号(Comp.enable)に拘わらず、常時モニタ状態に切替えて、コンパレータＨＣ、ＬＣのディジタルコード(H-limit)(L-limit)を常時モニタし、ディジタルコード(H-limit)(L-limit)がともにロウ(Low)であることにより、ロック完了信号(Lock completion)をハイ(High)とする。
この実施の形態２では、ステップＳ６１による閾値範囲の拡大により、ＰＬＬ回路をより安定に動作させることができ、併せて状態モニタ回路(State Machine)によって検出する状態が、ステート（ａ）（ｂ）の２つと少なくなり、ロジックを簡素化できる。
実施の形態２は、ハイ側コンパレータＨＣにハイ側固定閾値ＶＨ２を与え、ロウ側コンパレータＬＣに、ロウ側閾値切替え回路ＳＷＬを設け、ロウ側閾値ＶＬ１、ＶＬ２を選択的に与えるものであるが、ハイ側コンパレータＨＣに対し、ハイ側閾値切替え回路ＳＷＨを設け、ハイ側閾値ＶＨ１、ＶＨ２を選択的に与えるようにし、ロウ側コンパレータＬＣに対し、ロウ側閾値ＶＬ２を固定的に与えるようにしても、同様の効果を得ることができる。この場合、ステップＳ１１のリセット動作で、電圧制御発振器ＶＣＯのオフセット周波数を最小値Minに設定し、状態モニタ回路(State Machine)は、ハイ側コンパレータＨＣからのディジタルコード(H-limt)だけをモニタし、ダウン信号(Down signal)に代えて、アップ信号(Up signal)だけをカウンタ・デコーダ(Counter & Decorder)に与えるように構成される。
実施の形態３．
この実施の形態３は、実施の形態１のキャパシタ回路ＣＣに、図３に示すキャパシタ回路ＣＣに代わって、図７に示すキャパシタ回路ＣＣを用いるものである。このキャパシタ回路ＣＣは、実施の形態２においても、図３に示すキャパシタ回路ＣＣに代わり、図７に示すキャパシタ回路ＣＣを用いることができる。
図７に示すキャパシタ回路ＣＣでは、アナログ制御容量部ＣＡは、可変キャパシタであるバラクタＶＡａにより構成され、このバラクタＶＡａの一端はインダクタＬに接続され、その他端にはアナログ制御電圧(Vcntrl)が与えられる。このバラクタＶＡａのキャパシタをＣｘとし、その最大値をＣxmaxとする。
ディジタル制御容量部ＣＤにも、可変キャパシタであるバラクタＶＡ０、ＶＡ１、・・・、ＶＡＭが用いられる。これらの各バラクタの一端はインダクタＬに接続され、それぞれの他端は、ディジタル制御信号(Digital Control)の各ビットＢｉｔ0、Ｂｉｔ1、・・・、ＢｉｔMにより制御されるスイッチｓ１、ｓ２に接続される。各スイッチｓ１はアースなどの基準電位点Ｇに接続され、各スイッチｓ２は電源端子Ｅに接続される。
バラクタＶＡ０、ＶＡ１、・・・、ＶＡＭは、例えばスイッチｓ１がオフ、スイッチｓ２がオンとなったときに、それぞれキャパシタ１Ｃ、２Ｃ、・・・、２ＭＣのキャパシタを与えるように、それぞれの大きさが設定され、バラクタＶＡ０が最小のキャパシタ１Ｃを与えるもので、このキャパシタ１Ｃが、ディジタル制御容量部ＣＤの最小調整容量であって、これがディジタル制御回路ＤＣＣの調整単位が決定する。
この実施の形態３では、アナログ制御容量部ＣＡと、ディジタル制御容量部ＣＤに、ともにバラクタを使用するので、プロセスによるバラクタ容量のばらつきによらず、実施の形態１における（式２）と同様に、次の（式６）を満足させることができる。
Ｃｘmax ＞ １C （式６）
実施の形態４．
この実施の形態４は、実施の形態１に加えて、ロック完了後に、オフセット周波数の再調整を行なうものである。図８は、この実施の形態４による状態モニタ回路(State Machine)のフローチャートを示す。このフローチャートは、図４に示す実施の形態１における状態モニタ回路(State Mashine)のフローチャートに対し、ステップ９の周波数オフセット再調整が加えられている。その他の構成は実施の形態１と同じである。
例えばロック完了後に、温度変動などの環境変化および経年変化により、初期動作で設定したオフセット周波数が最適でなくなり、ステップＳ６で拡大したロウ側閾値ＶＬ２からハイ側閾値ＶＨ２の範囲を超える程度に変化した場合、図８のステップＳ９において、再び閾値をＶＨ１とＶＬ１に戻した上で、ステップＳ２において、ディジタル制御回路ＤＣＣによりオフセット周波数の再調整を行なう。この再調整により、ステップＳ８で再度ロックが完了した時点では、最適な制御電圧によるＰＬＬ回路の動作が可能となる。
この実施の形態４によるオフセット周波数の再調整ステップＳ９は、図６に示す実施の形態２における状態モニタ回路(State Machine)によるフローチャートにも追加することができる。この場合にも、ステップＳ８に続いて、ステップＳ９を実行し、ステップＳ２による再調整を行なうことにより、オフセット周波数を再調整する。
実施の形態５．
図９はこの発明による周波数自動補正ＰＬＬ回路を、複数のＰＬＬ回路の制御に適用した実施の形態を示す。同一の半導体チップ内に同じような電圧制御発振器ＶＣＯを持つ場合、プロセスのばらつき、および温度などの環境変動は、各電圧制御発振器ＶＣＯに共通と考えられる。このため、オフセット周波数を１つのＰＬＬ回路でモニタし、そのディジタル制御を他のＰＬＬ回路に適用することができる。この場合、１つのＰＬＬ回路の周波数補正機能を用いて、他のＰＬＬ回路のオフセット周波数の補正をも行なうことができる。
図９において、ＰＬＬ０、ＰＬＬ１、・・・、ＰＬＬＮはそれぞれ電圧制御発振器ＶＣＯを持ったＰＬＬ回路である。これらのＰＬＬ回路の中で、ＰＬＬ０が、例えば実施の形態１から４に示す周波数自動補正ＰＬＬ回路である。このＰＬＬ回路ＰＬＬ０から、ＰＬＬ回路ＰＬＬ１、・・・、ＰＬＬＮに対して、ディジタル制御信号(Digital Control)が供給され、またロック完了信号(Lock Completion)が供給される。
この発明による周波数自動補正ＰＬＬ回路は、画像伝送などの信号の伝送に用いられるＰＬＬ回路に応用される。
この発明による周波数自動補正ＰＬＬ回路の実施の形態１を示すブロック図。 実施の形態１における電圧制御発振器を示す電気回路図。 実施の形態１に用いられるキャパシタ回路の電気回路図。 実施の形態１における状態モニタ回路のフローチャート。 この発明による周波数自動補正ＰＬＬ回路の実施の形態２を示すブロック図。 実施の形態２における状態モニタ回路のフローチャート。 この発明による周波数自動補正ＰＬＬ回路の実施の形態３で用いられるキャパシタ回路を示す電気回路図。 この発明による周波数自動補正ＰＬＬ回路の実施の形態４における状態モニタ回路のフローチャート。 この発明による周波数自動補正ＰＬＬ回路の実施の形態５を示すブロック図。 従来の周波数自動補正ＰＬＬ回路を示すブロック図。 従来の周波数自動補正ＰＬＬ回路に用いられるキャパシタ回路の電気回路図。 従来の別の周波数自動補正ＰＬＬ回路を示すブロック図。 従来のさらに別の周波数自動補正ＰＬＬ回路を示すブロック図。 従来の周波数自動補正ＰＬＬ回路の動作説明図。
符号の説明
ＡＣＣ：アナログ制御回路、Vcntrl：アナログ制御電圧、ＤＣＣ：ディジタル制御回路、
Digital Control：ディジタル制御信号、ＶＣＯ：電圧制御発振器。
ＨＣ：ハイ側コンパレータ、ＬＣ：ロウ側コンパレータ、
ＳＷＨ：ハイ側閾値切替え回路、ＳＷＬ：ロウ側閾値切替え回路、
ＶＨ１、ＶＬ１：第１閾値、ＶＨ２、ＶＬ２：第２閾値、
State Machine：状態モニタ回路、Counter & Decoder ：カウンタ・デコーダ。

Claims (5)

  1. 電圧制御発振器と、アナログ制御電圧にて前記電圧制御発振器の周波数補正の微調整を行うアナログ制御回路と、ディジタル制御信号にて前記電圧制御発振器の周波数補正の粗調整を行うディジタル制御回路とを備えた周波数自動補正ＰＬＬ回路であって、
    前記ディジタル制御回路は、前記アナログ制御電圧を受けてこれをハイ側閾値と比較するハイ側コンパレータと、前記アナログ制御電圧を受けてこれをロウ側閾値と比較するロウ側コンパレータと、前記ハイ側コンパレータと前記ロウ側コンパレータの出力を受けてオフセット周波数の状態をモニタする状態モニタ回路と、この状態モニタ回路により制御され前記ディジタル制御信号を発生するカウンタ・デコーダとを有し、
    前記アナログ制御電圧が前記ハイ側閾値より大きく、かつ前記ロウ側閾値が前記アナログ制御電圧より小さい状態では、前記状態モニタ回路は、前記ディジタル制御信号が前記電圧制御発振器のオフセット周波数を上昇させるように前記カウンタ・デコーダを制御し、
    前記アナログ制御電圧が前記ハイ側閾値より小さく、かつ前記ロウ側閾値が前記アナログ制御電圧より大きい状態では、前記状態モニタ回路は、前記ディジタル制御信号が前記電圧制御発振器のオフセット周波数を低下させるように前記カウンタ・デコーダを制御し、
    前記ハイ側コンパレータと前記ロウ側コンパレータの少なくとも一方には、大きさの異なる第１閾値と第２閾値を選択的に与える閾値切替え回路が設けられ、前記閾値切替え回路が前記第１閾値を与えた状態において、前記アナログ制御電圧が、前記ハイ側閾値とロウ側閾値の間に収まったときに、前記状態モニタ回路は、前記閾値切替え回路を制御して前記第１閾値から前記第２閾値に切替えて、前記ハイ側閾値と前記ロウ側閾値の間隔を拡大することを特徴とする周波数自動補正ＰＬＬ回路。
  2. 請求項１記載の周波数自動補正ＰＬＬ回路であって、前記閾値切替え回路が、前記ハイ側コンパレータと、ロウ側コンパレータの両方に設けられ、前記ハイ側コンパレータに前記第１閾値がハイ側閾値として与えられ、また前記ロウ側コンパレータに前記第１閾値がロウ側閾値として与えられた状態において、前記アナログ制御電圧が、前記ハイ側閾値とロウ側閾値の間に収まったときに、前記ハイ側コンパレータのハイ側閾値とロウ側コンパレータのロウ側閾値が、ともに前記第１閾値から第２閾値に切替えられ、ハイ側コンパレータとロウ側コンパレータの両方で、前記ハイ側閾値とロウ側閾値の間隔を拡大することを特徴とする周波数自動補正ＰＬＬ回路。
  3. 請求項１記載の周波数自動補正ＰＬＬ回路であって、前記閾値切替え回路が、前記ハイ側コンパレータと、ロウ側コンパレータの一方にだけ設けられ、前記閾値切替え回路が前記第１閾値を与えた状態において、前記アナログ制御電圧が、前記ハイ側閾値とロウ側閾値の間に収まったときに、前記ハイ側コンパレータのハイ側閾値とロウ側コンパレータのロウ側閾値の一方だけが、前記第１閾値から第２閾値に切替えられ、前記ハイ側閾値とロウ側閾値の間隔を拡大することを特徴とする周波数自動補正ＰＬＬ回路。
  4. 請求項１から３のいずれか１項記載の周波数自動補正ＰＬＬ回路であって、前記ハイ側閾値とロウ側閾値の間隔を拡大した後に、前記状態モニタ回路が、前記ハイ側閾値とロウ側閾値の間隔をもとに戻して、再度、オフセット周波数の自動補正を行なうことを特徴とする周波数自動補正ＰＬＬ回路。
  5. 請求項１から３のいずれか１項記載の周波数自動補正ＰＬＬ回路であって、この周波数自動補正ＰＬＬ回路が、この周波数自動補正ＰＬＬ回路と同一の半導体チップ内に同じような電圧制御発振器を持つ他のＰＬＬ回路に対して、前記ディジタル制御信号を供給するように構成されたことを特徴とする周波数自動補正ＰＬＬ回路。
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