JP3808343B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、相互に同期して動作する必要がある用途に用いられるＰＬＬ回路に関し、特に、基準入力が消失する等の異常発生時においてもロック時の周波数を安定に維持できるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
図１１は従来の第１のＰＬＬ回路を示す図であり、図において、５１はタンク回路、５２は位相比較器、５３はローパスフィルタ（ＬＰＦ）、５４は電圧制御水晶発振器（ＶＣＸＯ）、５５は分周器である。
ＶＣＸＯ５４の出力は分周器５５を介して位相比較器５２に帰還されＰＬＬ回路を構成している。
【０００３】
次に動作について説明する。
タンク回路５１は、トランス等で構成され、入力クロックを一定期間保持するため、入力クロックが何らかの異常で不安定になった場合に所定期間、一定な値を出力可能である。
【０００４】
次に、図１２は従来の他のＰＬＬ回路である。
この図において、６１は位相比較器、６２はローパスフィルタ（ＬＰＦ）、６３は電圧制御水晶発振器（ＶＣＸＯ）、６４は分周器、６５は入力クロックの断検出回路、６６は制御部、６７はＬＰＦ６２の出力（ＶＣＸＯの制御電圧）を保持記憶する制御電圧保持部、６８はセレクタ等の選択部である。
このＰＬＬ回路は、入力クロックの断等を断検出回路６５で検出可能であり、この断時、制御部６６は、選択部６８を切り替えて制御電圧保持部６７に保持記憶されていた正常時の制御電圧をＶＣＸＯ６３に選択出力するものである。
【０００５】
図１３は、従来の第３のＰＬＬ回路（特開平１１−２１４９８７号公報に開示）を示す回路図である。図において７１は位相比較器、７２はローパスフィルタ（ＬＰＦ）、７３は電圧制御発振器（ＶＣＯ）、７４は分周用のカウンタ、７６はホールドオーバー回路である。
【０００６】
ホールドオーバー回路７６について説明する。７７は中断検出部、７８はコントロール部、７９はデータ保持部、８０は比較器、８１はカウンタ、８２は選択部、８３はパルス発生部である。
中断検出部７７は、入力クロックａの断を検出時に中断信号ｈを出力する。コントロール部７８は、中断信号ｈと、信号ｌの供給に応じて制御信号ｉを出力する。データ保持部７９は、制御信号ｉに応じて誤差信号ｃの保持及び保持信号ｆの読み出しを行う。比較器８０は、誤差信号ｃと保持信号ｆを比較し信号ｃが大きい場合は信号ｊを、信号ｃが小さい場合には信号ｌを出力する。カウンタ８１は、信号ｊ、ｋの出力に基づき、カウント値ｇを出力する。選択部８２は、制御信号ｉに基づき誤差信号ｃと保持信号ｆとのいずれかの選択信号Ｑを出力する。パルス発生部８３は、信号Ｂ、ｇが相互に等しいときのみ帰還信号ｂを出力する。
【０００７】
次に動作について説明する。
入力クロックａが正常であるときには、選択部８２は位相比較器７１の誤差信号ｃを選択出力し、カウンタ７４は分周数に相当するカウント動作を行い信号Ｂを出力する。パルス発生部８３は、カウンタ８１のカウント値ｇとカウンタ７４の信号Ｂの一致時に帰還信号を出力してＰＬＬ動作を行う。
【０００８】
入力クロックａが異常発生で断状態になると、中断検出部７７がこれを検出して中断信号ｈを出力し、コントロール部７８は制御信号ｉを選択部８２とデータ保持部７９に出力する。データ保持部７９は、中断前の誤差信号ｃを保持し保持信号ｆを選択部８２と比較器８０に出力する。選択部８２は、データ保持部７９の保持信号ｆを選択し信号Ｑとしてローパスフィルタ７２に出力する。比較器８０は、保持信号ｆのみ供給され他方の誤差信号ｃが中断しているため信号ｊ、ｋ、ｌを発生せず、カウンタ８１は動作停止となり、信号ｇは中断時のカウント値のままを維持する。これにより、パルス発生部８３は、正常時と同様に帰還信号ｂを出力する。
【０００９】
【発明が解決しようとする課題】
従来の第１のＰＬＬ回路（図１１）では、タンク回路５１を用いた構成では、コイル等で構成されたタンク回路５１の出力状態が変動しやすく、ワンダ、及びジッタが増大して安定化が図れない問題を有している。また、入力クロックの断後、長期間の継続に対応することができない等の課題があった。
【００１０】
また、従来の第２のＰＬＬ回路（図１２）では、制御電圧保持部６７に対し異常発生前の安定状態での電圧のみを記憶させることが困難であり、断等の異常発生時に異常な制御電圧を出力する問題があった。また、断時以降、経時的な温度変化等でジッタ、ワンダ等が増大して安定化が図れない問題を有していた。
【００１１】
第３のＰＬＬ回路（図１３）は、入力クロックａに異常が発生してから断が検出されるまでに至る期間中も位相比較器７１が比較動作を続けるため、出力信号として大きな位相誤差信号ｃが出力される。これにより、異常と判断される前の異常時の出力によって電圧制御発振器（ＶＣＯ）７３が制御されることになり、電圧制御発振器７３の出力周波数変動が大きくなり、また異常と判断される前の異常時の位相比較器７１の出力信号を誤って記憶してしまう等の問題を有している。
【００１２】
即ち、入力クロックａはそれまで正常で突然、断状態が発生することは殆どない。図１４は入力クロックａの断に至る経過を説明するタイムチャートである。図１４（ａ）は正常状態、（ｂ）には正常状態から断に至る異常状態を示す。この図に示すように、異常時に入力クロックは、異常な周波数のパルスを出力したり、パルスが抜けている状態が続いた後、エッジが全くなくなる、といった具合で断となることが多い。
この場合、上記従来の第３のＰＬＬ回路では、後述の説明で用いる図４（ｂ）に示すように、異常発生時（時期Ｔ１）を過ぎて、異常な周波数のパルスを出力したり、パルスが抜けている状態の期間中は断検出されず、入力クロックａのエッジが全く無くなった時期以降の相当時間経過後（時期Ｔ３以降）に断検出する。
【００１３】
この発明は上記のような課題を解決するためになされたもので、入力クロックに断等の異常が発生しても、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できるＰＬＬ回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号を複数Ｎ個サンプリングしデータ幅が連続一致した際に前記位相差保持部に記憶させるものである。
【００１５】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる位相誤差信号毎に一部重なる複数期間別にそれぞれ実行し、各期間別に得られた平均値同士の連続一致後に更新記憶させるものである。
【００１６】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる互いに重ならない複数期間別に実行し、各期間それぞれで得られた平均値同士の連続一致後に更新記憶させるものである。
【００１７】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部とを備え、前記分周器は、異常検出部が異常状態と判断したときに、入力クロックのエッジでロードポイントを識別し、分周クロックに対し前記位相差保持部に保持された値でロードをかけることにより、入力クロックに位相を近づけた帰還信号を出力可能にするものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路の基本構成を示す回路図である。図において、１は位相比較器、２は位相差保持部、３はローパスフィルタ（ＬＰＦ）、４は電圧制御発振器（ＶＣＯ）、１０は異常検出部、１１は制御部、１２は分周器、１３は選択部である。
【００１９】
位相比較器１は、予め定めた周波数の外部入力クロックａと帰還信号ｂから生成したクロックの位相を比較して位相誤差信号ｃを出力する。位相差保持部２は、位相比較器１が出力する位相誤差信号ｃを保持し信号ｆとして出力する。異常検出部１０は、位相比較器１から出力される位相誤差信号ｃのパルス幅を監視し、このパルス幅が予め定めた一定の値（τｔｈ）を越えたときに検出信号ｍの値を異常として出力する。一定の値（τｔｈ）を越えないときには検出信号ｍの値は正常である。
【００２０】
制御部１１は、異常検出部１０から出力される検出信号ｍを受けて位相比較器１の出力信号ｃと位相差保持部２の出力ｆを選択するための制御信号ｉを生成する。選択部１３は、制御部１１から受けた制御信号ｉに従って位相比較器１が出力する位相誤差信号ｃまたは位相差保持部２の出力ｆのいずれかを選択し、出力信号Ｑをローパスフィルタ３へ出力する。
【００２１】
ローパスフィルタ（ＬＰＦ）３は、入力された信号Ｑ（位相誤差信号ｃ、ｆいずれか）を平滑化して電圧制御信号ｄを生成する。電圧制御発振器（ＶＣＯ）４は、入力される電圧制御信号ｄに応答して所定の発振周波数のクロックｅを出力する。分周器１２は、電圧制御発振器４から出力された信号を、予め定めた比率で分周し位相比較器１に帰還信号ｂを出力する。また、制御部１１が異常検出部１０から異常の検出信号ｍを受けた際の制御信号ｉの入力に基づき、外部入力クロックａのエッジにて分周開始タイミングにロードをかけて外部入力クロックａに位相を近づけた帰還信号ｂを生成する。
【００２２】
次に動作について説明する。
以下に説明する各状態時における各部（外部入力クロックａ，帰還信号ｂ，位相誤差信号ｃ，ローパスフィルタへの入力信号Ｑ（信号ｃ，ｆのいずれか）の信号出力タイミングを図２のタイミングチャートを用いて説明する。
１）正常（ＰＬＬロック）時の動作（図２（Ａ）参照）
位相比較器１は、外部入力クロックａと分周器１２からの帰還信号ｂの位相を比較し、位相誤差信号ｃを出力する。異常検出部１０は、位相比較器１の出力である位相誤差信号ｃを監視し、しきい値τｔｈより小さい（正常である）ことを確認する。制御部１１は、異常検出部１０の検出信号ｍの値が正常であるため位相差保持部２、分周器１２及び選択部１３へ正常時の制御信号ｉを出力する。
【００２３】
図３は、上記閾値τｔｈを説明するタイミングチャートである。
位相比較器１は、基準クロック（外部入力クロック）ａと、分周クロック（帰還信号）ｂの位相差を位相誤差信号ｃとして出力する。
図３（ａ）は、外部入力クロックａに対し帰還信号ｂの位相が遅れた場合、図３（ｂ）は、進んだ場合である。
異常検出部１０は、これら遅れ、進みのいずれの位相差場合においても、位相誤差τが所定の閾値τｔｈを越えたか否かを検出するようになっている。
【００２４】
図２（Ａ）に戻り説明する。位相差保持部２は、位相比較器１の位相誤差信号ｃを保持する。選択部１３には、位相比較器１からの位相誤差信号ｃと位相差保持部２からの入力信号ｆの２信号を受けるが、制御部１１から正常時の制御信号ｉを受けて位相比較器１からの位相誤差信号ｃを選択して出力信号Ｑを出力する。
【００２５】
ＬＰＦ３は、選択部１３からの入力信号Ｑを受けて高域成分を除去し平滑化した信号ｄを生成し、電圧制御発振器４に供給する。電圧制御発振器４は、信号ｄを受けて周波数を制御されたクロック信号ｅを出力するとともに分周器１２にも供給する。分周器１２は、クロック信号ｅを所定の比率に分周した帰還信号ｂを位相比較器１へ帰還出力する。
【００２６】
２）同期が外れる時の動作（図２（Ｂ））
外部入力クロックａが異常となり、位相比較器１の位相誤差信号ｃがしきい値τｔｈを超えた時、異常検出部１０は、異常を検出し異常の検出信号ｍを出力する。制御部１１は、異常の検出信号ｍを受けて選択部１３に対し位相差保持部２の出力ｆを選択し出力信号Ｑとするよう制御するとともに、位相差保持部２に対して新たに位相誤差信号ｃを保持することを停止させる。さらに、分周器１２に対しても制御信号ｉを出力する。これにより、ローパスフィルタ３、および電圧制御発振器４は正常時と同様の動作ができる。
【００２７】
３）異常時の動作
位相差保持部２は、制御信号ｉにより新たに位相比較器１の位相誤差信号ｃを保持することを停止し、保持していた前値を出力信号ｆとして出力する。
選択部１３は、制御信号ｉを受けて２つの入力信号ｃ、ｆのうち、位相差保持部２の出力ｆを選択し、出力信号Ｑとして出力する。この際、ローパスフィルタ３、および電圧制御発振器４は正常時と同様の動作ができる。
【００２８】
例えば、図２（Ｃ）に示すように、外部入力クロックａが断の状態が生じた際に上記制御がなされる。
この後、外部入力クロックａが入力され、回復し始めた時の位相関係を図２（Ｄ）に示す。
【００２９】
４）同期が回復するとき
分周器１２は、外部入力クロックａの位相に合わせて帰還信号ｂの位相を変化させる。
図２（Ｅ）に示すように、異常検出部１０は、位相比較器１の出力信号ｃを監視し、しきい値τｔｈより小さい値であり、かつ同じ値がＮ回連続で出力された時等、所定の回復条件を満足した時、入力信号ｃが正常に戻ったと判断して正常出力信号ｍを出力する。
この後図２（Ｆ）に示す如く、帰還信号ｂは再びロックする（図２（Ａ）同様の状態）。
【００３０】
先行技術の断検出回路６５（図１２）による外部入力クロックａの断検出動作は、通常数クロックのエッジがなくなった時点を断と判断し検出する。前述した図１４を用いて説明したように、外部入力クロックａが断になる際、それまでの周波数を維持しているときに突如として断となることは少ない。
図４は外部入力クロックａの断等の異常状態発生後に異常状態を検出するまでの経過を説明するためのタイミングチャートである。図４（ａ）は正常状態から断に至る異常状態を示す。図４（ａ）に示すように、異常時に外部入力クロックａは、異常な周波数のパルスを出力したり、パルスが抜けている状態が続いた後、エッジが全くなくなる、といった具合で断となることが多い。
【００３１】
この発明の実施形態１によれば、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、直ちに異常を検出できる。
これにより、直ちに位相差保持部２の出力ｆを選択し、出力信号Ｑとして出力する安定な値に切り替えることができ、周波数変動を抑制できる。加えて、位相比較器１の異常な出力を誤って保持記憶することを防止できる。
【００３２】
正常な外部入力クロックａが異常に遷移する時の断（異常）検出タイミングの相違を従来技術の構成と対比した図を示す。
図４（ｂ）は、前述の従来技術で説明した第３のＰＬＬ回路（図１３）の構成による異常検出状態である。位相比較器の入力信号で断検出するが、外部入力クロックａに異常が発生してから断が検出されるまで（時期Ｔ３）に至る期間中も位相比較器が比較動作を続けるため、出力信号として大きな位相差が出力される。これにより、異常と判断される前の異常時の出力によって電圧制御発振器（ＶＣＯ）が制御されることになり、電圧制御発振器の出力周波数変動が大きくなり、また異常と判断される前の異常時の位相比較器の出力信号を記憶する可能性がある、等の問題を有している。
【００３３】
図４（ｃ）には、この発明の実施の形態１による異常検出状態を示す。図示の如く、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、異常発生時Ｔ１からクロック数で１クロック未満で直ちに異常を検出できる（時期Ｔ２）。
【００３４】
以上のように、この実施の形態１によれば、しきい値τｔｈを用い、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、異常発生時に直ちに異常を検出して安定な値に切り替えることができ、周波数変動を抑制できる。加えて、位相比較器１の異常な出力を誤って保持記憶することを防止できる効果が得られる。
【００３５】
実施の形態２．
図５は、この発明によるＰＬＬ回路の実施の形態２を示す回路図である。
図５において、図１と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態２では、分周器２０の構成が異なる。
【００３６】
分周器２０には、位相差保持部２で保持している位相誤差信号ｃが入力される接続構成となっている。そして、この分周器２０は、電圧制御発振器（ＶＣＯ）４から出力された信号を予め定めた比率で分周する機能に加えて、分周クロックに対して位相差保持部２に保持している値でロードをかける。即ち、異常検出部１０から異常の検出信号ｍを受けた際に、外部入力クロックａのエッジでロードするタイミングを識別し、外部入力クロックａと帰還信号ｂの位相差が位相差保持部２で保持していた位相誤差信号ｃの信号幅と等しくなるようにロードをかけた帰還信号ｂを生成するよう構成されている。
【００３７】
以上のように、この実施の形態２によれば、実施の形態１（図１）に示した基本ＰＬＬ回路に対し、異常発生から復旧するときの位相変動をより小さくすることができるようになる。
【００３８】
実施の形態３．
図６は、この発明によるＰＬＬ回路の実施の形態３を示す回路図である。
図６において、図１と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態３は、実施の形態１（図１）で説明した基本ＰＬＬ回路のホールドオーバー時の精度をより高めた回路であり、位相差保持部２の出力する信号ｆ（位相誤差信号ｃに相当）をより安定させる演算を行う演算部３０を設けてなる。
【００３９】
この演算部３０は、位相差保持部２で保持している複数の位相誤差信号ｃに基づいて、より安定した位相誤差信号ｆ２を生成し、選択部１３に出力する。
演算内容は、後述するが、位相誤差信号ｃにおける１）パルスのＮ連続一致、２）所定個数ｍ個のパルスの平均、等を行う。
【００４０】
以上のように、この実施の形態３によれば、位相差保持部２で保持する位相誤差信号ｃをより安定化させることができる効果がある。
【００４１】
実施の形態４．
図７は、この発明によるＰＬＬ回路の実施の形態４を示す回路図である。
図７において、上記各実施の形態と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態４は、実施の形態２（図５）の構成と、実施の形態３（図６）の構成を組み合わせたものであり、異常発生から復旧するときの位相変動をより小さくでき、また、ホールドオーバー時の精度をより高めたものである。
【００４２】
分周器４０には、位相差保持部２で保持している位相誤差信号ｃが入力される接続構成となっている。そして、この分周器４０は、電圧制御発振器（ＶＣＯ）４から出力された信号を予め定めた比率で分周する機能に加えて、分周クロックに対して位相差保持部２に保持している値のロードをかける。即ち、異常検出部１０から異常の検出信号ｍを受けた際に外部入力クロックａのエッジでロードするタイミングを識別し、外部入力クロックａと帰還信号ｂの位相差が演算部３０で生成した誤差幅信号ｃ（ｆ２）と等しくなるようにロードをかけた帰還信号ｂを生成するよう構成されている。
【００４３】
以上のように、この実施の形態４によれば、異常発生から復旧するときの位相変動をより小さくすることができるようになる。また、位相差保持部２で保持する位相誤差信号ｃをより安定化させることができる効果がある。
【００４４】
実施の形態５．
次に、上記実施の形態３、４で説明した演算部３０における具体的演算内容（位相差保持部２への位相差信号ｃの保持に関する演算内容）について説明する。
【００４５】
１）パルスのＮ連続一致によるもの
図８は、パルスのＮ連続一致を説明するために演算部３０の内部構成を記載した回路図であり、図示の演算部３０に設けられる３１は比較器、３２はカウンタである。
【００４６】
位相差保持部２は、位相差信号ｃを所定のクロックにてサンプリングした後、ラッチ（保持）する。このサンプリング用のクロックは、ＰＬＬ回路内部の電圧制御発振器（ＶＣＯ）４、あるいは外部の発振器を用いて得られる。
また、位相差保持部２は、位相差信号ｃとは別に、最新２個のサンプリングデータをラッチする。演算部３０の比較器３１は、これらのデータを比較して一致していればカウンタ３２でカウントする。カウンタ３２のカウント値がＮ−１になった時点で出力ｆ２を出力し、位相差保持部２に位相差信号ｃとして保持させる。
上記演算内容によれば、Ｎ個のサンプリングデータのデータ幅が全て一致した場合に、定常位相差として位相差保持部２に位相差信号ｃを保持させる。
【００４７】
２）ｍ個のパルスの平均によるもの
図９は、ｍ個のパルスの平均を説明するために演算部３０の内部構成を記載した回路図であり、図示の演算部３０に設けられる３２はカウンタ、３３は加算器である。
【００４８】
位相差保持部２は、位相差信号ｃを所定のクロックにてサンプリングした後、ラッチ（保持）する。また、位相差信号ｃとは別に、最新１個のサンプリングデータをラッチする。これを加算器３３に加え、加算した回数をカウンタ３２でカウントする。加算したパルス数がｍ個になった時点で加算器３３の出力をｍ個に対応する所定ビット右シフトして得られた数値を位相差信号ｃ（ｆ２）として位相差保持部２に保持させる。例えば、ｍ＝８の場合、右シフトは３ビットであり、８個のパルスのデータ幅の平均値が得られる。
【００４９】
上記の複数個ｍのパルスは、１）スライディングウインドウ方式、２）ウインドウ切替方式、等の各種演算方法で得ることができる。図１０は、平均演算の演算内容を説明するためのタイムチャートである。
【００５０】
以下、サンプリング単位ｍ、定常位相差ａ、出力パルス幅τとする。
１）スライディングウインドウ方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τ１＋τ２＋τ３＋…＋τｍ＋１−ａ０）／ｍ＝ａ１
上記方式を図１０（ａ）に示す。図示のように、サンプリング単位ｍ個を維持しつつ、平均ａ０、ａ１、ａ２、…を取る区間を１パルスずつスライドさせる。この場合、各区間は１パルスずつ重なっている。
【００５１】
平均の演算自体は下記の方式がある。
ａ）平均値そのものを定常位相差とし、値に変動が有れば更新する場合
ａ＝ａ０
ａ０≠ａ１→ａ＝ａ１とする。
ｂ）平均値のＮ連（例；Ｎ＝３）一致ではじめて定常位相差と見なす場合
∴ａ＝（ａ０＋ａ１＋ａ２）／３
【００５２】
２）ウインドウ切替方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τｍ＋１＋τｍ＋２＋…＋τ２ｍ）／ｍ＝ａ１
（τ２ｍ＋１＋τ２ｍ＋２＋…＋τ３ｍ）／ｍ＝ａ２
上記方式を図１０（ｂ）に示す。図示のように、サンプリング単位ｍ個での平均ａ０、ａ１、ａ２、…を取る各区間同士が互いに重ならず、異なる時期に行われる。
【００５３】
平均の演算は下記の方式がある。
ａ）平均値そのものを定常位相差とし、値に変動があれば更新する場合
∴ａ＝ａ−１
ａ−１≠ａ０→ａ＝ａ０
ｂ）平均値のＮ連（例；Ｎ＝３）一致ではじめて定常位相差と見なす場合
∴ａ＝（ａ−１＋ａ０＋ａ＋１）／３
【００５４】
３）上記１）スライディングウインドウ方式の変形方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τ１＋τ２＋τ３＋…＋τｍ＋１−ａ０）／ｍ＝ａ１
（τｋ＋τｋ＋１＋τｋ＋２＋…＋τｋ＋ｍ−ａｋ−１）／ｍ＝ａｋ
上記方式を図１０（ｃ）に示す。図示のように、この方式では前回得られた平均値を加味して新たな今回の平均値に反映させるものである。
【００５５】
以上説明したｍ個のパルスの平均値を得る演算内容をまとめると、
ａ）パルスのＮ連続一致
ｂ）上記１）スライディングウインドウ方式によるｍ個のパルスの平均
ｃ）上記１）スライディングウインドウ方式で得た平均のＮ連続一致
ｄ）上記２）ウインドウ切り替え方式によるｍ個のパルスの平均
ｅ）上記２）ウインドウ切り替え方式で得た平均のＮ連続一致
ｆ）上記３）スライディングウインドウ方式の変形方式によるｍ個のパルスの平均
ｇ）上記３）スライディングウインドウ方式の変形方式で得た平均のＮ連一致
ｈ）この他、異常時発生前から一定時間以上過去のときの値、
等が有る。
【００５６】
以上説明したように、この実施の形態５によれば、パルスのＮ連一致、ｍ個の平均を用いることにより、位相差保持部２に保持される位相誤差信号ｃは、障害発生で位相劣化した状態での記憶を防止でき、それ以前の正常な状態な値を記憶でき外部入力クロックａの断等異常発生時において用いる位相差保持部２に保持される位相誤差信号の信頼性を向上でき、異常発生時における周波数変動を防止できるようになる。
【００５７】
【発明の効果】
以上のように、この発明によれば、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部とを備えた構成としたので、入力クロックのパルス幅が閾値を超えたときに直ちに前記位相差保持部に保持された前記位相誤差信号を供給できるため、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できる効果がある。特に、入力クロックの断等が生じた場合でも、周波数の大幅な変動を防止でき回路の信頼性を向上できる効果がある。
また、この発明によれば、位相比較器が出力する位相誤差信号に所定の演算処理を施し位相差保持部に記憶させる演算部を備え、位相誤差信号を複数Ｎ個サンプリングしデータ幅が連続一致した際に記憶させる構成としたので、前記位相差保持部に対し異常時の位相誤差信号を記憶することなく正常時の位相誤差信号を記憶でき、信頼性を向上できる効果がある。
【００５８】
この発明によれば、演算部は、位相誤差信号に対するｍ個のサンプリングを異なる位相誤差信号毎に一部重なる複数期間別にそれぞれ実行し、各期間別に得られた平均値同士の連続一致後に更新記憶させる構成であるため、経時的な入力クロックの変動に対応しより信頼性を向上させた平均値を更新記憶でき、更新記憶する前記平均値の信頼性を向上させ回路の位相をより安定保持可能な効果がある。
【００５９】
この発明によれば、演算部は、位相誤差信号に対するｍ個のサンプリングを異なる互いに重ならない複数期間別に実行し、各期間それぞれで得られた平均値同士の連続一致後に更新記憶させる構成としたので、入力クロックの変動に対応しより信頼性を向上させた平均値を更新記憶でき、更新記憶する前記平均値の信頼性を向上させ回路の位相をより安定保持可能な効果がある。
【００６０】
この発明によれば、分周器が、異常検出部が異常状態と判断したときに、入力クロックのエッジでロードポイントを識別し、分周クロック対し位相差保持部に保持された値でロードをかける構成としたので、簡単な構成で前記入力クロックと帰還信号の位相差が位相差保持部で保持していた誤差幅信号と等しくなるようにロードをかけた帰還信号を出力できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＰＬＬ回路を示す回路図である。
【図２】 この発明のＰＬＬ回路の各部の信号状態を示すタイミングチャートである。
【図３】 基準クロックと分周クロックの位相差を示すタイミングチャートである。
【図４】 入力クロックの異常発生後、異常状態検出のタイミングを示すタイミングチャートである。
【図５】 この発明の実施の形態２によるＰＬＬ回路を示す回路図である。
【図６】 この発明の実施の形態３によるＰＬＬ回路を示す回路図である。
【図７】 この発明の実施の形態４によるＰＬＬ回路を示す回路図である。
【図８】 この発明の実施の形態５による演算部の内部構成を示す回路図である。
【図９】 この発明の実施の形態５による演算部の他の内部構成を示す回路図である。
【図１０】 この発明の実施の形態５による演算部の平均演算にかかる演算内容を説明するためのタイムチャートである。
【図１１】 従来の第１のＰＬＬ回路を示す回路図である。
【図１２】 従来の第２のＰＬＬ回路を示す回路図である。
【図１３】 従来の第３のＰＬＬ回路を示す回路図である。
【図１４】 入力クロックの異常発生後、断状態に至るまでの状態を説明するためのタイミングチャートである。
【符号の説明】
１ 位相比較器、２ 位相差保持部、３ ローパスフィルタ（ＬＰＦ）、４ 電圧制御発振器（ＶＣＯ）、１０ 異常検出部、１１ 制御部、１２，２０，４０ 分周器、１３ 選択部、３０ 演算部、３１ 比較器、３２ カウンタ、３３ 加算器、５１ タンク回路、５２，６１，７１ 位相比較器、５３，６２，７２ ローパスフィルタ（ＬＰＦ）、５４，６３ 電圧制御水晶発振器（ＶＣＸＯ）、５５，６４ 分周器、６５ 断検出回路、６６ 制御部、６７ 制御電圧保持部、６８，８２ 選択部、７３ 電圧制御発振器（ＶＣＯ）、７４，８１ カウンタ、７６ ホールドオーバー回路、７７ 中断検出部、７８ コントロール部、７９ データ保持部、８０ 比較器。
【発明の属する技術分野】
この発明は、相互に同期して動作する必要がある用途に用いられるＰＬＬ回路に関し、特に、基準入力が消失する等の異常発生時においてもロック時の周波数を安定に維持できるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
図１１は従来の第１のＰＬＬ回路を示す図であり、図において、５１はタンク回路、５２は位相比較器、５３はローパスフィルタ（ＬＰＦ）、５４は電圧制御水晶発振器（ＶＣＸＯ）、５５は分周器である。
ＶＣＸＯ５４の出力は分周器５５を介して位相比較器５２に帰還されＰＬＬ回路を構成している。
【０００３】
次に動作について説明する。
タンク回路５１は、トランス等で構成され、入力クロックを一定期間保持するため、入力クロックが何らかの異常で不安定になった場合に所定期間、一定な値を出力可能である。
【０００４】
次に、図１２は従来の他のＰＬＬ回路である。
この図において、６１は位相比較器、６２はローパスフィルタ（ＬＰＦ）、６３は電圧制御水晶発振器（ＶＣＸＯ）、６４は分周器、６５は入力クロックの断検出回路、６６は制御部、６７はＬＰＦ６２の出力（ＶＣＸＯの制御電圧）を保持記憶する制御電圧保持部、６８はセレクタ等の選択部である。
このＰＬＬ回路は、入力クロックの断等を断検出回路６５で検出可能であり、この断時、制御部６６は、選択部６８を切り替えて制御電圧保持部６７に保持記憶されていた正常時の制御電圧をＶＣＸＯ６３に選択出力するものである。
【０００５】
図１３は、従来の第３のＰＬＬ回路（特開平１１−２１４９８７号公報に開示）を示す回路図である。図において７１は位相比較器、７２はローパスフィルタ（ＬＰＦ）、７３は電圧制御発振器（ＶＣＯ）、７４は分周用のカウンタ、７６はホールドオーバー回路である。
【０００６】
ホールドオーバー回路７６について説明する。７７は中断検出部、７８はコントロール部、７９はデータ保持部、８０は比較器、８１はカウンタ、８２は選択部、８３はパルス発生部である。
中断検出部７７は、入力クロックａの断を検出時に中断信号ｈを出力する。コントロール部７８は、中断信号ｈと、信号ｌの供給に応じて制御信号ｉを出力する。データ保持部７９は、制御信号ｉに応じて誤差信号ｃの保持及び保持信号ｆの読み出しを行う。比較器８０は、誤差信号ｃと保持信号ｆを比較し信号ｃが大きい場合は信号ｊを、信号ｃが小さい場合には信号ｌを出力する。カウンタ８１は、信号ｊ、ｋの出力に基づき、カウント値ｇを出力する。選択部８２は、制御信号ｉに基づき誤差信号ｃと保持信号ｆとのいずれかの選択信号Ｑを出力する。パルス発生部８３は、信号Ｂ、ｇが相互に等しいときのみ帰還信号ｂを出力する。
【０００７】
次に動作について説明する。
入力クロックａが正常であるときには、選択部８２は位相比較器７１の誤差信号ｃを選択出力し、カウンタ７４は分周数に相当するカウント動作を行い信号Ｂを出力する。パルス発生部８３は、カウンタ８１のカウント値ｇとカウンタ７４の信号Ｂの一致時に帰還信号を出力してＰＬＬ動作を行う。
【０００８】
入力クロックａが異常発生で断状態になると、中断検出部７７がこれを検出して中断信号ｈを出力し、コントロール部７８は制御信号ｉを選択部８２とデータ保持部７９に出力する。データ保持部７９は、中断前の誤差信号ｃを保持し保持信号ｆを選択部８２と比較器８０に出力する。選択部８２は、データ保持部７９の保持信号ｆを選択し信号Ｑとしてローパスフィルタ７２に出力する。比較器８０は、保持信号ｆのみ供給され他方の誤差信号ｃが中断しているため信号ｊ、ｋ、ｌを発生せず、カウンタ８１は動作停止となり、信号ｇは中断時のカウント値のままを維持する。これにより、パルス発生部８３は、正常時と同様に帰還信号ｂを出力する。
【０００９】
【発明が解決しようとする課題】
従来の第１のＰＬＬ回路（図１１）では、タンク回路５１を用いた構成では、コイル等で構成されたタンク回路５１の出力状態が変動しやすく、ワンダ、及びジッタが増大して安定化が図れない問題を有している。また、入力クロックの断後、長期間の継続に対応することができない等の課題があった。
【００１０】
また、従来の第２のＰＬＬ回路（図１２）では、制御電圧保持部６７に対し異常発生前の安定状態での電圧のみを記憶させることが困難であり、断等の異常発生時に異常な制御電圧を出力する問題があった。また、断時以降、経時的な温度変化等でジッタ、ワンダ等が増大して安定化が図れない問題を有していた。
【００１１】
第３のＰＬＬ回路（図１３）は、入力クロックａに異常が発生してから断が検出されるまでに至る期間中も位相比較器７１が比較動作を続けるため、出力信号として大きな位相誤差信号ｃが出力される。これにより、異常と判断される前の異常時の出力によって電圧制御発振器（ＶＣＯ）７３が制御されることになり、電圧制御発振器７３の出力周波数変動が大きくなり、また異常と判断される前の異常時の位相比較器７１の出力信号を誤って記憶してしまう等の問題を有している。
【００１２】
即ち、入力クロックａはそれまで正常で突然、断状態が発生することは殆どない。図１４は入力クロックａの断に至る経過を説明するタイムチャートである。図１４（ａ）は正常状態、（ｂ）には正常状態から断に至る異常状態を示す。この図に示すように、異常時に入力クロックは、異常な周波数のパルスを出力したり、パルスが抜けている状態が続いた後、エッジが全くなくなる、といった具合で断となることが多い。
この場合、上記従来の第３のＰＬＬ回路では、後述の説明で用いる図４（ｂ）に示すように、異常発生時（時期Ｔ１）を過ぎて、異常な周波数のパルスを出力したり、パルスが抜けている状態の期間中は断検出されず、入力クロックａのエッジが全く無くなった時期以降の相当時間経過後（時期Ｔ３以降）に断検出する。
【００１３】
この発明は上記のような課題を解決するためになされたもので、入力クロックに断等の異常が発生しても、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できるＰＬＬ回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号を複数Ｎ個サンプリングしデータ幅が連続一致した際に前記位相差保持部に記憶させるものである。
【００１５】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる位相誤差信号毎に一部重なる複数期間別にそれぞれ実行し、各期間別に得られた平均値同士の連続一致後に更新記憶させるものである。
【００１６】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる互いに重ならない複数期間別に実行し、各期間それぞれで得られた平均値同士の連続一致後に更新記憶させるものである。
【００１７】
この発明に係るＰＬＬ回路は、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部とを備え、前記分周器は、異常検出部が異常状態と判断したときに、入力クロックのエッジでロードポイントを識別し、分周クロックに対し前記位相差保持部に保持された値でロードをかけることにより、入力クロックに位相を近づけた帰還信号を出力可能にするものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路の基本構成を示す回路図である。図において、１は位相比較器、２は位相差保持部、３はローパスフィルタ（ＬＰＦ）、４は電圧制御発振器（ＶＣＯ）、１０は異常検出部、１１は制御部、１２は分周器、１３は選択部である。
【００１９】
位相比較器１は、予め定めた周波数の外部入力クロックａと帰還信号ｂから生成したクロックの位相を比較して位相誤差信号ｃを出力する。位相差保持部２は、位相比較器１が出力する位相誤差信号ｃを保持し信号ｆとして出力する。異常検出部１０は、位相比較器１から出力される位相誤差信号ｃのパルス幅を監視し、このパルス幅が予め定めた一定の値（τｔｈ）を越えたときに検出信号ｍの値を異常として出力する。一定の値（τｔｈ）を越えないときには検出信号ｍの値は正常である。
【００２０】
制御部１１は、異常検出部１０から出力される検出信号ｍを受けて位相比較器１の出力信号ｃと位相差保持部２の出力ｆを選択するための制御信号ｉを生成する。選択部１３は、制御部１１から受けた制御信号ｉに従って位相比較器１が出力する位相誤差信号ｃまたは位相差保持部２の出力ｆのいずれかを選択し、出力信号Ｑをローパスフィルタ３へ出力する。
【００２１】
ローパスフィルタ（ＬＰＦ）３は、入力された信号Ｑ（位相誤差信号ｃ、ｆいずれか）を平滑化して電圧制御信号ｄを生成する。電圧制御発振器（ＶＣＯ）４は、入力される電圧制御信号ｄに応答して所定の発振周波数のクロックｅを出力する。分周器１２は、電圧制御発振器４から出力された信号を、予め定めた比率で分周し位相比較器１に帰還信号ｂを出力する。また、制御部１１が異常検出部１０から異常の検出信号ｍを受けた際の制御信号ｉの入力に基づき、外部入力クロックａのエッジにて分周開始タイミングにロードをかけて外部入力クロックａに位相を近づけた帰還信号ｂを生成する。
【００２２】
次に動作について説明する。
以下に説明する各状態時における各部（外部入力クロックａ，帰還信号ｂ，位相誤差信号ｃ，ローパスフィルタへの入力信号Ｑ（信号ｃ，ｆのいずれか）の信号出力タイミングを図２のタイミングチャートを用いて説明する。
１）正常（ＰＬＬロック）時の動作（図２（Ａ）参照）
位相比較器１は、外部入力クロックａと分周器１２からの帰還信号ｂの位相を比較し、位相誤差信号ｃを出力する。異常検出部１０は、位相比較器１の出力である位相誤差信号ｃを監視し、しきい値τｔｈより小さい（正常である）ことを確認する。制御部１１は、異常検出部１０の検出信号ｍの値が正常であるため位相差保持部２、分周器１２及び選択部１３へ正常時の制御信号ｉを出力する。
【００２３】
図３は、上記閾値τｔｈを説明するタイミングチャートである。
位相比較器１は、基準クロック（外部入力クロック）ａと、分周クロック（帰還信号）ｂの位相差を位相誤差信号ｃとして出力する。
図３（ａ）は、外部入力クロックａに対し帰還信号ｂの位相が遅れた場合、図３（ｂ）は、進んだ場合である。
異常検出部１０は、これら遅れ、進みのいずれの位相差場合においても、位相誤差τが所定の閾値τｔｈを越えたか否かを検出するようになっている。
【００２４】
図２（Ａ）に戻り説明する。位相差保持部２は、位相比較器１の位相誤差信号ｃを保持する。選択部１３には、位相比較器１からの位相誤差信号ｃと位相差保持部２からの入力信号ｆの２信号を受けるが、制御部１１から正常時の制御信号ｉを受けて位相比較器１からの位相誤差信号ｃを選択して出力信号Ｑを出力する。
【００２５】
ＬＰＦ３は、選択部１３からの入力信号Ｑを受けて高域成分を除去し平滑化した信号ｄを生成し、電圧制御発振器４に供給する。電圧制御発振器４は、信号ｄを受けて周波数を制御されたクロック信号ｅを出力するとともに分周器１２にも供給する。分周器１２は、クロック信号ｅを所定の比率に分周した帰還信号ｂを位相比較器１へ帰還出力する。
【００２６】
２）同期が外れる時の動作（図２（Ｂ））
外部入力クロックａが異常となり、位相比較器１の位相誤差信号ｃがしきい値τｔｈを超えた時、異常検出部１０は、異常を検出し異常の検出信号ｍを出力する。制御部１１は、異常の検出信号ｍを受けて選択部１３に対し位相差保持部２の出力ｆを選択し出力信号Ｑとするよう制御するとともに、位相差保持部２に対して新たに位相誤差信号ｃを保持することを停止させる。さらに、分周器１２に対しても制御信号ｉを出力する。これにより、ローパスフィルタ３、および電圧制御発振器４は正常時と同様の動作ができる。
【００２７】
３）異常時の動作
位相差保持部２は、制御信号ｉにより新たに位相比較器１の位相誤差信号ｃを保持することを停止し、保持していた前値を出力信号ｆとして出力する。
選択部１３は、制御信号ｉを受けて２つの入力信号ｃ、ｆのうち、位相差保持部２の出力ｆを選択し、出力信号Ｑとして出力する。この際、ローパスフィルタ３、および電圧制御発振器４は正常時と同様の動作ができる。
【００２８】
例えば、図２（Ｃ）に示すように、外部入力クロックａが断の状態が生じた際に上記制御がなされる。
この後、外部入力クロックａが入力され、回復し始めた時の位相関係を図２（Ｄ）に示す。
【００２９】
４）同期が回復するとき
分周器１２は、外部入力クロックａの位相に合わせて帰還信号ｂの位相を変化させる。
図２（Ｅ）に示すように、異常検出部１０は、位相比較器１の出力信号ｃを監視し、しきい値τｔｈより小さい値であり、かつ同じ値がＮ回連続で出力された時等、所定の回復条件を満足した時、入力信号ｃが正常に戻ったと判断して正常出力信号ｍを出力する。
この後図２（Ｆ）に示す如く、帰還信号ｂは再びロックする（図２（Ａ）同様の状態）。
【００３０】
先行技術の断検出回路６５（図１２）による外部入力クロックａの断検出動作は、通常数クロックのエッジがなくなった時点を断と判断し検出する。前述した図１４を用いて説明したように、外部入力クロックａが断になる際、それまでの周波数を維持しているときに突如として断となることは少ない。
図４は外部入力クロックａの断等の異常状態発生後に異常状態を検出するまでの経過を説明するためのタイミングチャートである。図４（ａ）は正常状態から断に至る異常状態を示す。図４（ａ）に示すように、異常時に外部入力クロックａは、異常な周波数のパルスを出力したり、パルスが抜けている状態が続いた後、エッジが全くなくなる、といった具合で断となることが多い。
【００３１】
この発明の実施形態１によれば、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、直ちに異常を検出できる。
これにより、直ちに位相差保持部２の出力ｆを選択し、出力信号Ｑとして出力する安定な値に切り替えることができ、周波数変動を抑制できる。加えて、位相比較器１の異常な出力を誤って保持記憶することを防止できる。
【００３２】
正常な外部入力クロックａが異常に遷移する時の断（異常）検出タイミングの相違を従来技術の構成と対比した図を示す。
図４（ｂ）は、前述の従来技術で説明した第３のＰＬＬ回路（図１３）の構成による異常検出状態である。位相比較器の入力信号で断検出するが、外部入力クロックａに異常が発生してから断が検出されるまで（時期Ｔ３）に至る期間中も位相比較器が比較動作を続けるため、出力信号として大きな位相差が出力される。これにより、異常と判断される前の異常時の出力によって電圧制御発振器（ＶＣＯ）が制御されることになり、電圧制御発振器の出力周波数変動が大きくなり、また異常と判断される前の異常時の位相比較器の出力信号を記憶する可能性がある、等の問題を有している。
【００３３】
図４（ｃ）には、この発明の実施の形態１による異常検出状態を示す。図示の如く、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、異常発生時Ｔ１からクロック数で１クロック未満で直ちに異常を検出できる（時期Ｔ２）。
【００３４】
以上のように、この実施の形態１によれば、しきい値τｔｈを用い、位相比較器１の出力である位相誤差信号ｃがしきい値τｔｈを超えた時点で異常と判断するため、異常発生時に直ちに異常を検出して安定な値に切り替えることができ、周波数変動を抑制できる。加えて、位相比較器１の異常な出力を誤って保持記憶することを防止できる効果が得られる。
【００３５】
実施の形態２．
図５は、この発明によるＰＬＬ回路の実施の形態２を示す回路図である。
図５において、図１と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態２では、分周器２０の構成が異なる。
【００３６】
分周器２０には、位相差保持部２で保持している位相誤差信号ｃが入力される接続構成となっている。そして、この分周器２０は、電圧制御発振器（ＶＣＯ）４から出力された信号を予め定めた比率で分周する機能に加えて、分周クロックに対して位相差保持部２に保持している値でロードをかける。即ち、異常検出部１０から異常の検出信号ｍを受けた際に、外部入力クロックａのエッジでロードするタイミングを識別し、外部入力クロックａと帰還信号ｂの位相差が位相差保持部２で保持していた位相誤差信号ｃの信号幅と等しくなるようにロードをかけた帰還信号ｂを生成するよう構成されている。
【００３７】
以上のように、この実施の形態２によれば、実施の形態１（図１）に示した基本ＰＬＬ回路に対し、異常発生から復旧するときの位相変動をより小さくすることができるようになる。
【００３８】
実施の形態３．
図６は、この発明によるＰＬＬ回路の実施の形態３を示す回路図である。
図６において、図１と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態３は、実施の形態１（図１）で説明した基本ＰＬＬ回路のホールドオーバー時の精度をより高めた回路であり、位相差保持部２の出力する信号ｆ（位相誤差信号ｃに相当）をより安定させる演算を行う演算部３０を設けてなる。
【００３９】
この演算部３０は、位相差保持部２で保持している複数の位相誤差信号ｃに基づいて、より安定した位相誤差信号ｆ２を生成し、選択部１３に出力する。
演算内容は、後述するが、位相誤差信号ｃにおける１）パルスのＮ連続一致、２）所定個数ｍ個のパルスの平均、等を行う。
【００４０】
以上のように、この実施の形態３によれば、位相差保持部２で保持する位相誤差信号ｃをより安定化させることができる効果がある。
【００４１】
実施の形態４．
図７は、この発明によるＰＬＬ回路の実施の形態４を示す回路図である。
図７において、上記各実施の形態と共通する構成部には、同一の符号を附し説明を省略する。この実施の形態４は、実施の形態２（図５）の構成と、実施の形態３（図６）の構成を組み合わせたものであり、異常発生から復旧するときの位相変動をより小さくでき、また、ホールドオーバー時の精度をより高めたものである。
【００４２】
分周器４０には、位相差保持部２で保持している位相誤差信号ｃが入力される接続構成となっている。そして、この分周器４０は、電圧制御発振器（ＶＣＯ）４から出力された信号を予め定めた比率で分周する機能に加えて、分周クロックに対して位相差保持部２に保持している値のロードをかける。即ち、異常検出部１０から異常の検出信号ｍを受けた際に外部入力クロックａのエッジでロードするタイミングを識別し、外部入力クロックａと帰還信号ｂの位相差が演算部３０で生成した誤差幅信号ｃ（ｆ２）と等しくなるようにロードをかけた帰還信号ｂを生成するよう構成されている。
【００４３】
以上のように、この実施の形態４によれば、異常発生から復旧するときの位相変動をより小さくすることができるようになる。また、位相差保持部２で保持する位相誤差信号ｃをより安定化させることができる効果がある。
【００４４】
実施の形態５．
次に、上記実施の形態３、４で説明した演算部３０における具体的演算内容（位相差保持部２への位相差信号ｃの保持に関する演算内容）について説明する。
【００４５】
１）パルスのＮ連続一致によるもの
図８は、パルスのＮ連続一致を説明するために演算部３０の内部構成を記載した回路図であり、図示の演算部３０に設けられる３１は比較器、３２はカウンタである。
【００４６】
位相差保持部２は、位相差信号ｃを所定のクロックにてサンプリングした後、ラッチ（保持）する。このサンプリング用のクロックは、ＰＬＬ回路内部の電圧制御発振器（ＶＣＯ）４、あるいは外部の発振器を用いて得られる。
また、位相差保持部２は、位相差信号ｃとは別に、最新２個のサンプリングデータをラッチする。演算部３０の比較器３１は、これらのデータを比較して一致していればカウンタ３２でカウントする。カウンタ３２のカウント値がＮ−１になった時点で出力ｆ２を出力し、位相差保持部２に位相差信号ｃとして保持させる。
上記演算内容によれば、Ｎ個のサンプリングデータのデータ幅が全て一致した場合に、定常位相差として位相差保持部２に位相差信号ｃを保持させる。
【００４７】
２）ｍ個のパルスの平均によるもの
図９は、ｍ個のパルスの平均を説明するために演算部３０の内部構成を記載した回路図であり、図示の演算部３０に設けられる３２はカウンタ、３３は加算器である。
【００４８】
位相差保持部２は、位相差信号ｃを所定のクロックにてサンプリングした後、ラッチ（保持）する。また、位相差信号ｃとは別に、最新１個のサンプリングデータをラッチする。これを加算器３３に加え、加算した回数をカウンタ３２でカウントする。加算したパルス数がｍ個になった時点で加算器３３の出力をｍ個に対応する所定ビット右シフトして得られた数値を位相差信号ｃ（ｆ２）として位相差保持部２に保持させる。例えば、ｍ＝８の場合、右シフトは３ビットであり、８個のパルスのデータ幅の平均値が得られる。
【００４９】
上記の複数個ｍのパルスは、１）スライディングウインドウ方式、２）ウインドウ切替方式、等の各種演算方法で得ることができる。図１０は、平均演算の演算内容を説明するためのタイムチャートである。
【００５０】
以下、サンプリング単位ｍ、定常位相差ａ、出力パルス幅τとする。
１）スライディングウインドウ方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τ１＋τ２＋τ３＋…＋τｍ＋１−ａ０）／ｍ＝ａ１
上記方式を図１０（ａ）に示す。図示のように、サンプリング単位ｍ個を維持しつつ、平均ａ０、ａ１、ａ２、…を取る区間を１パルスずつスライドさせる。この場合、各区間は１パルスずつ重なっている。
【００５１】
平均の演算自体は下記の方式がある。
ａ）平均値そのものを定常位相差とし、値に変動が有れば更新する場合
ａ＝ａ０
ａ０≠ａ１→ａ＝ａ１とする。
ｂ）平均値のＮ連（例；Ｎ＝３）一致ではじめて定常位相差と見なす場合
∴ａ＝（ａ０＋ａ１＋ａ２）／３
【００５２】
２）ウインドウ切替方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τｍ＋１＋τｍ＋２＋…＋τ２ｍ）／ｍ＝ａ１
（τ２ｍ＋１＋τ２ｍ＋２＋…＋τ３ｍ）／ｍ＝ａ２
上記方式を図１０（ｂ）に示す。図示のように、サンプリング単位ｍ個での平均ａ０、ａ１、ａ２、…を取る各区間同士が互いに重ならず、異なる時期に行われる。
【００５３】
平均の演算は下記の方式がある。
ａ）平均値そのものを定常位相差とし、値に変動があれば更新する場合
∴ａ＝ａ−１
ａ−１≠ａ０→ａ＝ａ０
ｂ）平均値のＮ連（例；Ｎ＝３）一致ではじめて定常位相差と見なす場合
∴ａ＝（ａ−１＋ａ０＋ａ＋１）／３
【００５４】
３）上記１）スライディングウインドウ方式の変形方式
（τ１＋τ２＋…＋τｍ）／ｍ＝ａ０
（τ１＋τ２＋τ３＋…＋τｍ＋１−ａ０）／ｍ＝ａ１
（τｋ＋τｋ＋１＋τｋ＋２＋…＋τｋ＋ｍ−ａｋ−１）／ｍ＝ａｋ
上記方式を図１０（ｃ）に示す。図示のように、この方式では前回得られた平均値を加味して新たな今回の平均値に反映させるものである。
【００５５】
以上説明したｍ個のパルスの平均値を得る演算内容をまとめると、
ａ）パルスのＮ連続一致
ｂ）上記１）スライディングウインドウ方式によるｍ個のパルスの平均
ｃ）上記１）スライディングウインドウ方式で得た平均のＮ連続一致
ｄ）上記２）ウインドウ切り替え方式によるｍ個のパルスの平均
ｅ）上記２）ウインドウ切り替え方式で得た平均のＮ連続一致
ｆ）上記３）スライディングウインドウ方式の変形方式によるｍ個のパルスの平均
ｇ）上記３）スライディングウインドウ方式の変形方式で得た平均のＮ連一致
ｈ）この他、異常時発生前から一定時間以上過去のときの値、
等が有る。
【００５６】
以上説明したように、この実施の形態５によれば、パルスのＮ連一致、ｍ個の平均を用いることにより、位相差保持部２に保持される位相誤差信号ｃは、障害発生で位相劣化した状態での記憶を防止でき、それ以前の正常な状態な値を記憶でき外部入力クロックａの断等異常発生時において用いる位相差保持部２に保持される位相誤差信号の信頼性を向上でき、異常発生時における周波数変動を防止できるようになる。
【００５７】
【発明の効果】
以上のように、この発明によれば、位相比較器の位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、前記位相比較器の出力と前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、前記異常検出部が異常状態と判断したときに、前記選択部に対し位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部とを備えた構成としたので、入力クロックのパルス幅が閾値を超えたときに直ちに前記位相差保持部に保持された前記位相誤差信号を供給できるため、ロック時の周波数を維持でき、出力クロックの位相変動がなく、ワンダ及びジッタを抑制できる効果がある。特に、入力クロックの断等が生じた場合でも、周波数の大幅な変動を防止でき回路の信頼性を向上できる効果がある。
また、この発明によれば、位相比較器が出力する位相誤差信号に所定の演算処理を施し位相差保持部に記憶させる演算部を備え、位相誤差信号を複数Ｎ個サンプリングしデータ幅が連続一致した際に記憶させる構成としたので、前記位相差保持部に対し異常時の位相誤差信号を記憶することなく正常時の位相誤差信号を記憶でき、信頼性を向上できる効果がある。
【００５８】
この発明によれば、演算部は、位相誤差信号に対するｍ個のサンプリングを異なる位相誤差信号毎に一部重なる複数期間別にそれぞれ実行し、各期間別に得られた平均値同士の連続一致後に更新記憶させる構成であるため、経時的な入力クロックの変動に対応しより信頼性を向上させた平均値を更新記憶でき、更新記憶する前記平均値の信頼性を向上させ回路の位相をより安定保持可能な効果がある。
【００５９】
この発明によれば、演算部は、位相誤差信号に対するｍ個のサンプリングを異なる互いに重ならない複数期間別に実行し、各期間それぞれで得られた平均値同士の連続一致後に更新記憶させる構成としたので、入力クロックの変動に対応しより信頼性を向上させた平均値を更新記憶でき、更新記憶する前記平均値の信頼性を向上させ回路の位相をより安定保持可能な効果がある。
【００６０】
この発明によれば、分周器が、異常検出部が異常状態と判断したときに、入力クロックのエッジでロードポイントを識別し、分周クロック対し位相差保持部に保持された値でロードをかける構成としたので、簡単な構成で前記入力クロックと帰還信号の位相差が位相差保持部で保持していた誤差幅信号と等しくなるようにロードをかけた帰還信号を出力できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＰＬＬ回路を示す回路図である。
【図２】 この発明のＰＬＬ回路の各部の信号状態を示すタイミングチャートである。
【図３】 基準クロックと分周クロックの位相差を示すタイミングチャートである。
【図４】 入力クロックの異常発生後、異常状態検出のタイミングを示すタイミングチャートである。
【図５】 この発明の実施の形態２によるＰＬＬ回路を示す回路図である。
【図６】 この発明の実施の形態３によるＰＬＬ回路を示す回路図である。
【図７】 この発明の実施の形態４によるＰＬＬ回路を示す回路図である。
【図８】 この発明の実施の形態５による演算部の内部構成を示す回路図である。
【図９】 この発明の実施の形態５による演算部の他の内部構成を示す回路図である。
【図１０】 この発明の実施の形態５による演算部の平均演算にかかる演算内容を説明するためのタイムチャートである。
【図１１】 従来の第１のＰＬＬ回路を示す回路図である。
【図１２】 従来の第２のＰＬＬ回路を示す回路図である。
【図１３】 従来の第３のＰＬＬ回路を示す回路図である。
【図１４】 入力クロックの異常発生後、断状態に至るまでの状態を説明するためのタイミングチャートである。
【符号の説明】
１ 位相比較器、２ 位相差保持部、３ ローパスフィルタ（ＬＰＦ）、４ 電圧制御発振器（ＶＣＯ）、１０ 異常検出部、１１ 制御部、１２，２０，４０ 分周器、１３ 選択部、３０ 演算部、３１ 比較器、３２ カウンタ、３３ 加算器、５１ タンク回路、５２，６１，７１ 位相比較器、５３，６２，７２ ローパスフィルタ（ＬＰＦ）、５４，６３ 電圧制御水晶発振器（ＶＣＸＯ）、５５，６４ 分周器、６５ 断検出回路、６６ 制御部、６７ 制御電圧保持部、６８，８２ 選択部、７３ 電圧制御発振器（ＶＣＯ）、７４，８１ カウンタ、７６ ホールドオーバー回路、７７ 中断検出部、７８ コントロール部、７９ データ保持部、８０ 比較器。
Claims (4)
- 所定周波数の入力クロックと帰還信号とを位相比較し位相誤差信号を出力する位相比較器と、前記位相誤差信号を平滑化して電圧制御信号を生成するローパスフィルタと、前記電圧制御信号に基づき所定の発振クロックを出力する電圧制御発振器と、その電圧制御発振器の発振クロックを分周し位相比較器に帰還信号を出力する分周器とを備えたＰＬＬ回路において、
前記位相比較器の前記位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、
前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、
前記位相比較器の出力と、前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、
前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、
前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、
前記演算部は、正常時の位相誤差信号を複数Ｎ個サンプリングし、得られたＮ個のサンプリングのデータ幅が連続一致した際に前記位相差保持部に記憶させることを特徴とするＰＬＬ回路。 - 所定周波数の入力クロックと帰還信号とを位相比較し位相誤差信号を出力する位相比較器と、前記位相誤差信号を平滑化して電圧制御信号を生成するローパスフィルタと、前記電圧制御信号に基づき所定の発振クロックを出力する電圧制御発振器と、その電圧制御発振器の発振クロックを分周し位相比較器に帰還信号を出力する分周器とを備えたＰＬＬ回路において、
前記位相比較器の前記位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、
前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、
前記位相比較器の出力と、前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、
前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、
前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に記憶させる演算部とを備え、
前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる位相誤差信号毎に一部重なる複数期間別にそれぞれ実行し、各期間別に得られた平均値同士の連続一致後に更新記憶させることを特徴とするＰＬＬ回路。 - 所定周波数の入力クロックと帰還信号とを位相比較し位相誤差信号を出力する位相比較器と、前記位相誤差信号を平滑化して電圧制御信号を生成するローパスフィルタと、前記電圧制御信号に基づき所定の発振クロックを出力する電圧制御発振器と、その電圧制御発振器の発振クロックを分周し位相比較器に帰還信号を出力する分周器とを備えたＰＬＬ回路において、
前記位相比較器の前記位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、
前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、
前記位相比較器の出力と、前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、
前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部と、
前記位相比較器が出力する位相誤差信号に対し所定の演算処理を施し前記位相差保持部に 記憶させる演算部とを備え、
前記演算部は、位相誤差信号に対するｍ個のサンプリングを異なる互いに重ならない複数期間別に実行し、各期間それぞれで得られた平均値同士の連続一致後に更新記憶させることを特徴とするＰＬＬ回路。 - 所定周波数の入力クロックと帰還信号とを位相比較し位相誤差信号を出力する位相比較器と、前記位相誤差信号を平滑化して電圧制御信号を生成するローパスフィルタと、前記電圧制御信号に基づき所定の発振クロックを出力する電圧制御発振器と、その電圧制御発振器の発振クロックを分周し位相比較器に帰還信号を出力する分周器とを備えたＰＬＬ回路において、
前記位相比較器の前記位相誤差信号のパルス幅を監視し、予め定めた所定の閾値を超えるパルス幅の検出時に異常状態と判断する異常検出部と、
前記位相比較器の出力する前記位相誤差信号を記憶する位相差保持部と、
前記位相比較器の出力と、前記位相差保持部に記憶された前記位相誤差信号のいずれかに切り替えてローパスフィルタに出力する選択部と、
前記異常検出部が異常状態と判断したときに、前記選択部に対し前記位相差保持部に記憶された前記位相誤差信号を選択出力するよう制御する制御部とを備え、
前記分周器は、前記異常検出部が異常状態と判断したときに、入力クロックのエッジでロードポイントを識別し、分周クロックに対し前記位相差保持部に保持された値でロードをかけることにより、入力クロックに位相を近づけた帰還信号を出力可能なことを特徴とするＰＬＬ回路。
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