JP2842784B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
同期伝送方式のディジタル伝送装置などに用いられる受
信データのビット同期用のＰＬＬ回路に関する。
同期伝送方式のディジタル伝送装置などに用いられる受
信データのビット同期用のＰＬＬ回路に関する。
【０００２】
【従来の技術】ディジタル伝送装置などディジタルデー
タ伝送用の通信装置においては、送信側から伝送された
データを受信側で正しく受け取るために、まず何等かの
ビット同期を取る必要がある。この同期方式には、各符
号の最初と最後に付加したスタートビットとストップビ
ットとを手掛りにして符号単位で同期を取る調歩同期式
とも呼ばれる非同期伝送方式と、データ信号の各ビット
間の変化点などを検出して送信側に同期したクロックを
受信側で生成する同期方式とがある。テレメータ装置な
ど小規模なデータ伝送の場合を除き、一般には、伝送効
率が高い同期伝送方式が用いられる。上記同期伝送方式
においては、受信データから、上述の同期用のクロック
信号を生成するためにＰＬＬ回路が用いられる。
タ伝送用の通信装置においては、送信側から伝送された
データを受信側で正しく受け取るために、まず何等かの
ビット同期を取る必要がある。この同期方式には、各符
号の最初と最後に付加したスタートビットとストップビ
ットとを手掛りにして符号単位で同期を取る調歩同期式
とも呼ばれる非同期伝送方式と、データ信号の各ビット
間の変化点などを検出して送信側に同期したクロックを
受信側で生成する同期方式とがある。テレメータ装置な
ど小規模なデータ伝送の場合を除き、一般には、伝送効
率が高い同期伝送方式が用いられる。上記同期伝送方式
においては、受信データから、上述の同期用のクロック
信号を生成するためにＰＬＬ回路が用いられる。
【０００３】公知の一般的な第１の従来のＰＬＬ回路を
ブロックで示す図３を参照すると、この従来のＰＬＬ回
路はパルス列から成る入力信号ａと分周器４からの分周
信号ｂとの位相比較を行い誤差信号ｃを出力する位相比
較器１と、誤差信号ｃの高域成分を除去し平滑化した信
号ｄを出力する低域フィルタ２と、信号ｄにより周波数
が制御されたクロック信号ｅを発生する電圧制御発振器
（ＶＣＯ）３と、クロック信号ｅを分周し帰還信号ｂを
出力する分周器４とを備える。
ブロックで示す図３を参照すると、この従来のＰＬＬ回
路はパルス列から成る入力信号ａと分周器４からの分周
信号ｂとの位相比較を行い誤差信号ｃを出力する位相比
較器１と、誤差信号ｃの高域成分を除去し平滑化した信
号ｄを出力する低域フィルタ２と、信号ｄにより周波数
が制御されたクロック信号ｅを発生する電圧制御発振器
（ＶＣＯ）３と、クロック信号ｅを分周し帰還信号ｂを
出力する分周器４とを備える。
【０００４】動作について説明すると、位相比較器１は
入力信号ａと比較用の帰還信号ｂとの位相差と比較し位
相差に応じた誤差信号ｃを出力する。低域フィルタ２は
誤差信号ｃの高域成分を除去し平滑化した信号ｄを生成
し、ＶＣＯ３に供給する。ＶＣＯ３は信号ｄの電圧レベ
ルに応答して周波数が制御されたクロック信号ｅを発生
する。このクロック信号ｅを分周器４で分周し入力信号
ａと同一周波数の帰還信号ｂを生成する。この帰還信号
ｂを位相比較器１へ帰還させることにより閉ループを構
成し、出力のクロック信号ｅの周波数の自動調整を行
う。
入力信号ａと比較用の帰還信号ｂとの位相差と比較し位
相差に応じた誤差信号ｃを出力する。低域フィルタ２は
誤差信号ｃの高域成分を除去し平滑化した信号ｄを生成
し、ＶＣＯ３に供給する。ＶＣＯ３は信号ｄの電圧レベ
ルに応答して周波数が制御されたクロック信号ｅを発生
する。このクロック信号ｅを分周器４で分周し入力信号
ａと同一周波数の帰還信号ｂを生成する。この帰還信号
ｂを位相比較器１へ帰還させることにより閉ループを構
成し、出力のクロック信号ｅの周波数の自動調整を行
う。
【０００５】この従来の第１のＰＬＬ回路では、入力信
号ａが伝送回線の不調等により中断されると、ＰＬＬル
ープが解放されオープンループ状態となり位相ロック制
御が不能となるため出力のクロック信号ｅの周波数が一
定しない不安定状態となる。また入力信号が復旧した場
合、ＰＬＬループが閉じられ上記不安定状態から再度入
力信号ａに対する初期同期動作を行うため、これに伴な
ってＶＣＯ３の周波数が大きく変動する周波数ジャンプ
を生じクロック信号ｅの位相変動が大きくなる。
号ａが伝送回線の不調等により中断されると、ＰＬＬル
ープが解放されオープンループ状態となり位相ロック制
御が不能となるため出力のクロック信号ｅの周波数が一
定しない不安定状態となる。また入力信号が復旧した場
合、ＰＬＬループが閉じられ上記不安定状態から再度入
力信号ａに対する初期同期動作を行うため、これに伴な
ってＶＣＯ３の周波数が大きく変動する周波数ジャンプ
を生じクロック信号ｅの位相変動が大きくなる。
【０００６】この入力信号の中断時における同期外れや
入力信号復旧時の周波数ジャンプを防止するため、従
来、いくつかの技術が提案されている。
入力信号復旧時の周波数ジャンプを防止するため、従
来、いくつかの技術が提案されている。
【０００７】入力信号復旧時の周波数ジャンプを解決す
るための特開平４−２９００１号公報記載の従来の第２
のＰＬＬ回路は、二重ループ型のＰＬＬを用い、ＶＣＯ
の発振周波数のＮ／２分周パルスを利用して、入力信号
の中断時の上記発振周波数が中心周波数付近となるよう
に制御電圧を保持する。
るための特開平４−２９００１号公報記載の従来の第２
のＰＬＬ回路は、二重ループ型のＰＬＬを用い、ＶＣＯ
の発振周波数のＮ／２分周パルスを利用して、入力信号
の中断時の上記発振周波数が中心周波数付近となるよう
に制御電圧を保持する。
【０００８】また、特開昭６４−８５４２６号明細書記
載の従来の第３のＰＬＬ回路は、入力信号が欠落したと
き、ＶＣＯの出力信号あるいはその分周信号である帰還
信号をも欠落させることにより、位相比較器の位相比較
動作を停止させ、その時点での誤差信号を制御信号とし
て上記ＶＣＯに供給することにより同期外れを防止す
る。
載の従来の第３のＰＬＬ回路は、入力信号が欠落したと
き、ＶＣＯの出力信号あるいはその分周信号である帰還
信号をも欠落させることにより、位相比較器の位相比較
動作を停止させ、その時点での誤差信号を制御信号とし
て上記ＶＣＯに供給することにより同期外れを防止す
る。
【０００９】さらに、特開昭６４−３２７２０号明細書
記載の従来の第４のＰＬＬ回路は、入力パルスが欠落し
たとき、その時点からの位相比較器に供給されるＶＣＯ
からの帰還パルスの数を所定計数値まで計数するととも
に上記入力パルスが復帰するまでの間ループフィルタか
らのＶＣＯ制御電圧をホールドし、復帰時の入力パルス
の数が上記所定計数値に達すると上記ホールド状態を解
除することにより、上記ＶＣＯの周波数の大幅な変動を
抑圧するとともに復帰後の再ロック時間を短縮する。
記載の従来の第４のＰＬＬ回路は、入力パルスが欠落し
たとき、その時点からの位相比較器に供給されるＶＣＯ
からの帰還パルスの数を所定計数値まで計数するととも
に上記入力パルスが復帰するまでの間ループフィルタか
らのＶＣＯ制御電圧をホールドし、復帰時の入力パルス
の数が上記所定計数値に達すると上記ホールド状態を解
除することにより、上記ＶＣＯの周波数の大幅な変動を
抑圧するとともに復帰後の再ロック時間を短縮する。
【００１０】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、まず、従来の第１のＰＬＬ回路は、入力信号が
中断されると、オープンループ状態となり位相ロック制
御が不能となるため出力クロック信号の周波数が一定し
ない不安定状態となるという欠点がある。また、上記入
力信号が復旧したときには、クローズドループの再形成
により上記不安定状態からの初期同期動作を行うため、
これに伴なって上記クロック周波数が大きく変動する周
波数ジャンプを生ずるという欠点がある。
回路は、まず、従来の第１のＰＬＬ回路は、入力信号が
中断されると、オープンループ状態となり位相ロック制
御が不能となるため出力クロック信号の周波数が一定し
ない不安定状態となるという欠点がある。また、上記入
力信号が復旧したときには、クローズドループの再形成
により上記不安定状態からの初期同期動作を行うため、
これに伴なって上記クロック周波数が大きく変動する周
波数ジャンプを生ずるという欠点がある。
【００１１】上記欠点を解消するための従来の第２のＰ
ＬＬ回路は、入力信号の中断時にＶＣＯの発振周波数を
周波数制御範囲のほぼ中心値に固定するので、この中心
値が復帰時の入力信号周波数とかなり異なる場合には、
上記欠点が解消されない。また、２重ループ型以外の一
般のＰＬＬ回路には必ずしも適用できないという欠点が
ある。
ＬＬ回路は、入力信号の中断時にＶＣＯの発振周波数を
周波数制御範囲のほぼ中心値に固定するので、この中心
値が復帰時の入力信号周波数とかなり異なる場合には、
上記欠点が解消されない。また、２重ループ型以外の一
般のＰＬＬ回路には必ずしも適用できないという欠点が
ある。
【００１２】また、第３の従来のＰＬＬ回路は、入力信
号の欠落時にはオープンループ状態とし、上記欠落時の
制御信号に固定してＶＣＯを制御するので、ＶＣＯの発
振周波数はこのオープンループ時のＶＣＯやループフィ
ルタの温度特性などに大きく左右されるという欠点があ
る。また、上記欠落が長時間に及ぶときは第２の従来の
ＰＬＬと同様に復帰時の入力周波数が必ずしもＶＣＯの
周波数と一致しないという欠点が生ずる。
号の欠落時にはオープンループ状態とし、上記欠落時の
制御信号に固定してＶＣＯを制御するので、ＶＣＯの発
振周波数はこのオープンループ時のＶＣＯやループフィ
ルタの温度特性などに大きく左右されるという欠点があ
る。また、上記欠落が長時間に及ぶときは第２の従来の
ＰＬＬと同様に復帰時の入力周波数が必ずしもＶＣＯの
周波数と一致しないという欠点が生ずる。
【００１３】さらに、第４の従来のＰＬＬ回路は、入力
信号の欠落時においては帰還パルスの所定計数後の時点
の誤差信号を基準としてＰＬＬループを形成している
が、この方法では入力信号の欠落後の帰還パルスのみの
期間の間の周波数変化が大きくせいぜい上記欠落時のパ
ルス数が数個程度まで対応可能であり、本発明の目的と
する同期伝送方式における受信データからの同期用クロ
ック信号の生成には不適当である。
信号の欠落時においては帰還パルスの所定計数後の時点
の誤差信号を基準としてＰＬＬループを形成している
が、この方法では入力信号の欠落後の帰還パルスのみの
期間の間の周波数変化が大きくせいぜい上記欠落時のパ
ルス数が数個程度まで対応可能であり、本発明の目的と
する同期伝送方式における受信データからの同期用クロ
ック信号の生成には不適当である。
【００１４】
【課題を解決するための手段】本発明のＰＬＬ回路は、
予め定めた周波数のパルス列から成る入力信号と帰還信
号とを位相比較して位相誤差信号を出力する位相比較器
と、前記位相誤差信号を平滑化して電圧制御信号を生成
する低域フィルタ回路と、前記電圧制御信号に応答して
所定の発振周波数の発振信号を出力する電圧制御発振回
路と、前記発振信号の供給を受け所定の分周比で分周し
て前記帰還信号対応の分周信号を生成する分周回路とを
備えるＰＬＬ回路において、前記入力信号の正常時およ
び中断時にそれぞれ対応して前記位相誤差信号と前記中
断時直前の正常時の位相誤差信号を取込み保持した保持
信号とのいずれか一方を選択して前記低域フィルタに供
給するとともに前記発振信号を計数して生成した第１の
計数値信号と、前記保持信号と前記位相誤差信号との比
較結果に対応した第２の計数値信号とが相互に等しいと
きのみ前記帰還信号を生成して前記位相比較回路に帰還
するホールドオーバ回路を備えて構成されている。
予め定めた周波数のパルス列から成る入力信号と帰還信
号とを位相比較して位相誤差信号を出力する位相比較器
と、前記位相誤差信号を平滑化して電圧制御信号を生成
する低域フィルタ回路と、前記電圧制御信号に応答して
所定の発振周波数の発振信号を出力する電圧制御発振回
路と、前記発振信号の供給を受け所定の分周比で分周し
て前記帰還信号対応の分周信号を生成する分周回路とを
備えるＰＬＬ回路において、前記入力信号の正常時およ
び中断時にそれぞれ対応して前記位相誤差信号と前記中
断時直前の正常時の位相誤差信号を取込み保持した保持
信号とのいずれか一方を選択して前記低域フィルタに供
給するとともに前記発振信号を計数して生成した第１の
計数値信号と、前記保持信号と前記位相誤差信号との比
較結果に対応した第２の計数値信号とが相互に等しいと
きのみ前記帰還信号を生成して前記位相比較回路に帰還
するホールドオーバ回路を備えて構成されている。
【００１５】
【実施例】次に、本発明の実施例を図３と共通の構成要
素には共通の参照文字／数字を付してブロックで示す図
１を参照すると、この図に示す本実施例のＰＬＬ回路
は、従来と共通の位相比較器１と、低域フィルタ２と、
ＶＣＯ３とに加えて、入力信号ａの正常時および中断時
にそれぞれ対応して誤差信号ｃと保持されていた正常時
の誤差信号ｃである保持信号ｆとのいずれかを切替えて
信号Ｑとして低域フィルタ２に供給するとともにカウン
タ６の出力信号Ｂと保持信号ｆ対応のカウンタ５５の計
数信号ｇとが相互に等しいときのみ帰還信号ｂとして位
相比較回路に帰還するホールドオーバ回路５と、分周器
４の代りに信号ｅを分周し信号Ｂを生成する最大計数値
Ｎの分周用のカウンタ６とを備える。
素には共通の参照文字／数字を付してブロックで示す図
１を参照すると、この図に示す本実施例のＰＬＬ回路
は、従来と共通の位相比較器１と、低域フィルタ２と、
ＶＣＯ３とに加えて、入力信号ａの正常時および中断時
にそれぞれ対応して誤差信号ｃと保持されていた正常時
の誤差信号ｃである保持信号ｆとのいずれかを切替えて
信号Ｑとして低域フィルタ２に供給するとともにカウン
タ６の出力信号Ｂと保持信号ｆ対応のカウンタ５５の計
数信号ｇとが相互に等しいときのみ帰還信号ｂとして位
相比較回路に帰還するホールドオーバ回路５と、分周器
４の代りに信号ｅを分周し信号Ｂを生成する最大計数値
Ｎの分周用のカウンタ６とを備える。
【００１６】ホールドオーバ回路５は、入力信号ａの中
断を検出し中断信号ｈを発生する中断検出部５１と、中
断信号ｈと信号ｌとの供給に応答して制御信号ｉを発生
するコントロール部５２と、制御信号ｉの供給に応答し
て誤差信号ｃの保持および保持信号ｆの読出を行うデー
タ保持部５３と、誤差信号ｃと保持信号ｆとを比較し信
号ｃが大きい場合には信号ｊを信号ｃが小さい場合には
信号ｋを信号ｃ，ｆが相互に等しい場合には信号ｌをそ
れぞれ出力する比較部５４と、信号ｊ，ｋの供給に応答
してそれぞれアップ／ダウンカウントを行い計数値信号
ｇを発生する最大計数値Ｎのカウンタ５５と、制御信号
ｉの供給に応答して誤差信号ｃと保持信号ｆとのいずれ
か一方を選択し切替て信号Ｑを出力する選択部５６と、
信号Ｂ，ｇが相互に等しいときのみパルス信号である帰
還信号ｂを発生するパルス発生部５７とを備える。
断を検出し中断信号ｈを発生する中断検出部５１と、中
断信号ｈと信号ｌとの供給に応答して制御信号ｉを発生
するコントロール部５２と、制御信号ｉの供給に応答し
て誤差信号ｃの保持および保持信号ｆの読出を行うデー
タ保持部５３と、誤差信号ｃと保持信号ｆとを比較し信
号ｃが大きい場合には信号ｊを信号ｃが小さい場合には
信号ｋを信号ｃ，ｆが相互に等しい場合には信号ｌをそ
れぞれ出力する比較部５４と、信号ｊ，ｋの供給に応答
してそれぞれアップ／ダウンカウントを行い計数値信号
ｇを発生する最大計数値Ｎのカウンタ５５と、制御信号
ｉの供給に応答して誤差信号ｃと保持信号ｆとのいずれ
か一方を選択し切替て信号Ｑを出力する選択部５６と、
信号Ｂ，ｇが相互に等しいときのみパルス信号である帰
還信号ｂを発生するパルス発生部５７とを備える。
【００１７】次に、図１および動作のタイムチャートで
ある図２を参照して本実施例の動作について説明する。
図２（ａ）に示すように、入力信号ａが正常に供給され
ている時には、位相比較器１の出力の誤差信号ｃを選択
部５６で選択し信号Ｑとして低域フィルタ２へ供給す
る。低域フィルタはこの信号Ｑを、前述の従来のＰＬＬ
と同様に、平滑化し信号ｄを生成しＶＣＯ３を制御す
る。ＶＣＯ３からのクロック信号ｅは出力信号として出
力されるとともにカウンタ６に供給される。カウンタ６
は信号ｅをカウントを行いその計数値対応の信号Ｂを発
生する。このカウンタ６は、通常のバイナリカウンタで
あり、最大計数値Ｎはクロック信号ｅの周波数を入力信
号ａ対応の周波数まで分周するときの分周数に等しい。
計数値がＮ−１に達すると次のクロック信号で初期値に
戻る。一方、カウンタ５５は動作を停止しておりその停
止時点における計数値信号ｇの計数値Ｍ（０≦Ｍ≦Ｎ−
１）をパルス発生部５７に供給する。パルス発生部５７
は信号Ｂの計数値を信号ｇの値Ｍと比較し信号Ｂの計数
値がＭと等しくなるとパルスの帰還信号ｂを出力する。
したがって、Ｎ個のクロック信号ｅの供給に応答して１
個だけパルス帰還信号ｂを発生するので、これらカウン
タ６とパルス発生部５７とで従来のＰＬＬにおける分周
器４と同一の動作を行うことになる。
ある図２を参照して本実施例の動作について説明する。
図２（ａ）に示すように、入力信号ａが正常に供給され
ている時には、位相比較器１の出力の誤差信号ｃを選択
部５６で選択し信号Ｑとして低域フィルタ２へ供給す
る。低域フィルタはこの信号Ｑを、前述の従来のＰＬＬ
と同様に、平滑化し信号ｄを生成しＶＣＯ３を制御す
る。ＶＣＯ３からのクロック信号ｅは出力信号として出
力されるとともにカウンタ６に供給される。カウンタ６
は信号ｅをカウントを行いその計数値対応の信号Ｂを発
生する。このカウンタ６は、通常のバイナリカウンタで
あり、最大計数値Ｎはクロック信号ｅの周波数を入力信
号ａ対応の周波数まで分周するときの分周数に等しい。
計数値がＮ−１に達すると次のクロック信号で初期値に
戻る。一方、カウンタ５５は動作を停止しておりその停
止時点における計数値信号ｇの計数値Ｍ（０≦Ｍ≦Ｎ−
１）をパルス発生部５７に供給する。パルス発生部５７
は信号Ｂの計数値を信号ｇの値Ｍと比較し信号Ｂの計数
値がＭと等しくなるとパルスの帰還信号ｂを出力する。
したがって、Ｎ個のクロック信号ｅの供給に応答して１
個だけパルス帰還信号ｂを発生するので、これらカウン
タ６とパルス発生部５７とで従来のＰＬＬにおける分周
器４と同一の動作を行うことになる。
【００１８】図２（ｂ）に示すように、入力信号ａが中
断した場合には、中断検出部５１は中断検出を行い、中
断信号ｈをコントロール部５２に供給する。コントロー
ル部５２は中断信号ｈの供給に応答して制御信号ｉを選
択部５６とデータ保持部５３とにそれぞれ供給する。デ
ータ保持部５３は制御信号ｉの供給に応答して上記中断
直前の誤差信号ｃをラッチして保持するとともにこの保
持したデータを読出した保持信号ｆを選択部５６と比較
部５４とにそれぞれ供給する。このようなデータ保持部
５３の機能の回路は、誤差信号ｃのデューテイ対応の直
流電圧レベルをＡ／Ｄ変換しディジタルデータとして保
持するＡ／Ｄ変換器とシフトレジスタとの組合せで実現
できる。選択部５６は制御信号ｉの供給に応答してデー
タ保持部５３の出力の保持信号ｆを選択して信号Ｑとし
て低域フィルタ２に供給する。比較部５４は保持信号ｆ
のみが供給されもう一方の入力である誤差信号ｃの供給
が中断しているので信号ｊ，ｋ，およびｌを発生しな
い。したがって、カウンタ５５も動作停止状態のままで
あり、信号ｇは上記中断時の計数値Ｍのままである。そ
の結果、パルス発生部５７は、正常時と同様に信号Ｂの
計数値が計数値Ｍのとき帰還信号ｂを発生する。
断した場合には、中断検出部５１は中断検出を行い、中
断信号ｈをコントロール部５２に供給する。コントロー
ル部５２は中断信号ｈの供給に応答して制御信号ｉを選
択部５６とデータ保持部５３とにそれぞれ供給する。デ
ータ保持部５３は制御信号ｉの供給に応答して上記中断
直前の誤差信号ｃをラッチして保持するとともにこの保
持したデータを読出した保持信号ｆを選択部５６と比較
部５４とにそれぞれ供給する。このようなデータ保持部
５３の機能の回路は、誤差信号ｃのデューテイ対応の直
流電圧レベルをＡ／Ｄ変換しディジタルデータとして保
持するＡ／Ｄ変換器とシフトレジスタとの組合せで実現
できる。選択部５６は制御信号ｉの供給に応答してデー
タ保持部５３の出力の保持信号ｆを選択して信号Ｑとし
て低域フィルタ２に供給する。比較部５４は保持信号ｆ
のみが供給されもう一方の入力である誤差信号ｃの供給
が中断しているので信号ｊ，ｋ，およびｌを発生しな
い。したがって、カウンタ５５も動作停止状態のままで
あり、信号ｇは上記中断時の計数値Ｍのままである。そ
の結果、パルス発生部５７は、正常時と同様に信号Ｂの
計数値が計数値Ｍのとき帰還信号ｂを発生する。
【００１９】入力信号ａが復旧した場合には、コントロ
ール部５２は比較部５４からの信号ｃ，ｆが相互に等し
いことを示す比較信号ｌの供給を受けるまで制御信号ｉ
をそのまま維持する。上述のように比較部５４は誤差信
号ｃと保持信号ｆとを比較しこれら信号ｃ，ｆの相互の
大小関係に対応する信号ｊ，ｋ，およびｌを発生する。
信号ｊ，ｋはカウンタ５５に供給され、カウンタ５５は
信号ｊ，ｋの供給にそれぞれ応答してアップあるいはダ
ウンカウントし、信号ｇの計数値Ｍを増加あるいは減少
させる。ここで、図２（ｃ），（ｄ）にそれぞれ示すよ
うに、信号ｇの計数値がＭ−１と減少すると、パルス発
生部５７は信号Ｂの計数値がＭ−１のときに帰還信号ｂ
を発生するように、すなわち、クロック信号ｅの位相が
１パルス分進むように調整する。逆に、信号ｇの計数値
がＭ＋１と増加するときは、クロック信号ｅの位相が１
パルス分遅れるように調整する。この結果、位相比較器
１の出力である誤差信号ｃが変化する。比較器５４は再
度信号ｃ，ｆの相互の比較を行い、新たな信号ｊ，ｋを
カウンタ５５に供給し、カウンタ５５はこれら信号ｊ，
ｋ対応のアップ／ダウン動作を行い、信号ｃ，ｆの相互
が一致して信号ｌが発生するまで上記位相調整を繰返
す。コントロール部５２は信号ｌの供給に応答して制御
信号ｉの供給を停止し、選択部５６は制御信号ｉの供給
停止に応答して再度誤差信号ｃを選択し信号Ｑとして低
域フィルタ２に供給する。このように、選択部５６は信
号ｃ，ｆが相互に等しくなってから誤差信号ｃに切替る
ので、ＶＣＯの位相変動は生じない。
ール部５２は比較部５４からの信号ｃ，ｆが相互に等し
いことを示す比較信号ｌの供給を受けるまで制御信号ｉ
をそのまま維持する。上述のように比較部５４は誤差信
号ｃと保持信号ｆとを比較しこれら信号ｃ，ｆの相互の
大小関係に対応する信号ｊ，ｋ，およびｌを発生する。
信号ｊ，ｋはカウンタ５５に供給され、カウンタ５５は
信号ｊ，ｋの供給にそれぞれ応答してアップあるいはダ
ウンカウントし、信号ｇの計数値Ｍを増加あるいは減少
させる。ここで、図２（ｃ），（ｄ）にそれぞれ示すよ
うに、信号ｇの計数値がＭ−１と減少すると、パルス発
生部５７は信号Ｂの計数値がＭ−１のときに帰還信号ｂ
を発生するように、すなわち、クロック信号ｅの位相が
１パルス分進むように調整する。逆に、信号ｇの計数値
がＭ＋１と増加するときは、クロック信号ｅの位相が１
パルス分遅れるように調整する。この結果、位相比較器
１の出力である誤差信号ｃが変化する。比較器５４は再
度信号ｃ，ｆの相互の比較を行い、新たな信号ｊ，ｋを
カウンタ５５に供給し、カウンタ５５はこれら信号ｊ，
ｋ対応のアップ／ダウン動作を行い、信号ｃ，ｆの相互
が一致して信号ｌが発生するまで上記位相調整を繰返
す。コントロール部５２は信号ｌの供給に応答して制御
信号ｉの供給を停止し、選択部５６は制御信号ｉの供給
停止に応答して再度誤差信号ｃを選択し信号Ｑとして低
域フィルタ２に供給する。このように、選択部５６は信
号ｃ，ｆが相互に等しくなってから誤差信号ｃに切替る
ので、ＶＣＯの位相変動は生じない。
【００２０】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、入力信号の正常時および中断時にそれぞれ対応し
て位相誤差信号と保持信号とのいずれか一方をＶＣＯの
制御信号として選択するとともに分周信号対応の計数信
号と上記保持信号対応の計数信号とが相互に等しいとき
のみ帰還信号として位相比較回路に帰還するホールドオ
ーバ回路を備えることにより、入力信号の中断時には、
この中断直前の位相比較器の誤差信号を保持して保持信
号を発生しこの保持信号によりＶＣＯを制御することに
より出力クロック信号の周波数変動を抑圧するととも
に、入力信号の復帰時には、上記誤差信号と上記保持信
号とを一致させるよう制御することにより、上記復帰時
の出力クロック信号の位相・周波数ジャンプを大幅に抑
圧できるという効果がある。
路は、入力信号の正常時および中断時にそれぞれ対応し
て位相誤差信号と保持信号とのいずれか一方をＶＣＯの
制御信号として選択するとともに分周信号対応の計数信
号と上記保持信号対応の計数信号とが相互に等しいとき
のみ帰還信号として位相比較回路に帰還するホールドオ
ーバ回路を備えることにより、入力信号の中断時には、
この中断直前の位相比較器の誤差信号を保持して保持信
号を発生しこの保持信号によりＶＣＯを制御することに
より出力クロック信号の周波数変動を抑圧するととも
に、入力信号の復帰時には、上記誤差信号と上記保持信
号とを一致させるよう制御することにより、上記復帰時
の出力クロック信号の位相・周波数ジャンプを大幅に抑
圧できるという効果がある。
【図１】本発明のＰＬＬ回路の一実施例を示すブロック
図である。
図である。
【図２】本実施例のＰＬＬ回路における動作の一例を示
すタイムチャートである。
すタイムチャートである。
【図３】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
１ 位相比較器 ２ 低域フィルタ ３ ＶＣＯ ４ 分周器 ５ ホールドオーバ回路 ６，５５ カウンタ ５１ 中断検出部 ５２ コントロール部 ５３ データ保持部 ５４ 比較部 ５６ 選択部 ５７ パルス発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−306918（ＪＰ，Ａ) 特開 平２−39623（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14
Claims (2)
- 【請求項１】 予め定めた周波数のパルス列から成る入
力信号と帰還信号とを位相比較して位相誤差信号を出力
する位相比較器と、前記位相誤差信号を平滑化して電圧
制御信号を生成する低域フィルタ回路と、前記電圧制御
信号に応答して所定の発振周波数の発振信号を出力する
電圧制御発振回路と、前記発振信号の供給を受け所定の
分周比で分周して前記帰還信号対応の分周信号を生成す
る分周回路とを備えるＰＬＬ回路において、 前記入力信号の正常時および中断時にそれぞれ対応して
前記位相誤差信号と前記中断時直前の正常時の位相誤差
信号を取込み保持した保持信号とのいずれか一方を選択
して前記低域フィルタに供給するとともに前記発振信号
を計数して生成した第１の計数値信号と、前記保持信号
と前記位相誤差信号との比較結果に対応した第２の計数
値信号とが相互に等しいときのみ前記帰還信号を生成し
て前記位相比較回路に帰還するホールドオーバ回路を備
えることを特徴とするＰＬＬ回路。 - 【請求項２】 前記分周回路が、前記電圧制御発振回路
から出力される発振信号を計数し第１の計数値信号を出
力するカウンタを備え、 前記ホールドオーバ回路が、前記入力信号の中断を検出
し中断信号を発生する中断検出部と、 前記中断信号と、後述する比較部から出力される第１の
比較信号とに応じて制御信号を発生させるコントロール
部と、 前記制御信号の供給に応答して前記位相誤差信号を保持
し、該保持データを出力するデータ保持部と、 前記位相誤差信号と前記保持データとを比較し、前記位
相誤差信号と前記保持データとが相互に等しい場合に第
１の比較信号を、前記保持データよりも前記位相誤差信
号の方が大きい場合には第２の比較信号を、その逆の場
合には第３の比較信号を出力する比較部と、 前記第２および第３の比較信号の供給に応答してそれぞ
れアップまたはダウンカウントを行い、前記第２の計数
値信号を発生する第２のカウンタと、 前記コントロール部から出力される制御信号の供給に応
答して前記位相誤差信号と前記保持データとのいずれか
一方を選択して前記低域フィルタに供給する選択部と、 前記第１および前記第２の計数値信号が相互に等しいと
きのみ前記帰還信号を発生するパルス発生部とを備える
ことを特徴とする請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061742A JP2842784B2 (ja) | 1994-03-30 | 1994-03-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061742A JP2842784B2 (ja) | 1994-03-30 | 1994-03-30 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273648A JPH07273648A (ja) | 1995-10-20 |
| JP2842784B2 true JP2842784B2 (ja) | 1999-01-06 |
Family
ID=13179941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061742A Expired - Fee Related JP2842784B2 (ja) | 1994-03-30 | 1994-03-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842784B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4754159B2 (ja) * | 2001-02-16 | 2011-08-24 | 富士通株式会社 | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
| JP3808343B2 (ja) | 2001-10-03 | 2006-08-09 | 三菱電機株式会社 | Ｐｌｌ回路 |
| JP5218539B2 (ja) * | 2010-12-13 | 2013-06-26 | 富士通株式会社 | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
-
1994
- 1994-03-30 JP JP6061742A patent/JP2842784B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07273648A (ja) | 1995-10-20 |
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Legal Events
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