JP4459923B2 - Ｐｌｌシンセサイザ - Google Patents

Description

本発明は、送受信装置に用いられるＰＬＬシンセサイザに関する。

図１６は、従来の整数分周型のＰＬＬシンセサイザの構成例を示す。図１６において、整数分周型のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、基準分周器２、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、分周比が可変かつ整数である可変整数分周器６Ａにより構成される。

電圧制御発振器５の出力信号は、分岐して可変整数分周器６Ａに入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１から出力される基準周波数信号は基準分周器２で分周され、位相比較器３の他方の入力として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、基準周波数に対応する発振周波数になるように制御する。

このような構成のＰＬＬシンセサイザにおいて、引き込み時間を短縮するためは基準分周器２の出力周波数を高くする必要がある。ここで、基準分周器２の初期の出力周波数をｆｒ＝Δｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ−１，Ｎ，Ｎ＋１，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−１）Δｆ，ＮΔｆ，（Ｎ＋１）Δｆ，…
となり、間隔Δｆの周波数チャネルを有することになる。

引き込み時間を短縮するために、基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ／Ｌ−１，Ｎ／Ｌ，Ｎ／Ｌ＋１，…
とすると（Ｎ／Ｌは整数）、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−Ｌ）Δｆ，ＮΔｆ，（Ｎ＋Ｌ）Δｆ，…
となる。このとき、周波数は間隔ＬΔｆで変化するので、間隔Δｆの周波数チャネルに対して使用できない周波数チャネルが生じ、必ずしも収束時間を短縮できない問題がある。

図１７は、従来の分数分周型（フラクショナルＮ）のＰＬＬシンセサイザの構成例を示す。図１６に示す整数分周型のＰＬＬシンセサイザとの違いは、可変整数分周器６Ａに代えて可変分数分周器６Ｂを用いるところにある。

基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変分数分周器６Ｂがとる分周比を
Ｎ／Ｌ，（Ｎ＋１）／Ｌ，（Ｎ＋２）／Ｌ，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
ＮΔｆ，（Ｎ＋１）Δｆ，（Ｎ＋２）Δｆ，…
となり、周波数は間隔Δｆで変化するので、すべての周波数チャネルを使用できることになる。

図１８は、可変分数分周器６Ｂの構成例を示す。図１８において、可変分数分周器６Ｂは、可変分周器６１とアキュムレータ（ＡＣＣ）６２を用いて構成される。アキュムレータ６２は、基準分周器２から基準周波数信号をクロックとして入力し、その１クロックごとにｎずつインクリメントし、その内容がｍ以上になるとオーバーフロー信号を出力し、可変分周器６１の分周比をＮからＮ＋１に切り替える。

すなわち、アキュムレータ６２ではα個のクロック入力後の内容はαｎになる。ここで、α＞１，ｎ≧０，ｍ＞ｎの関係がある整数である。αｎ≧ｍとなったときに、アキュムレータ６２はオーバーフロー信号を出力し、可変分周器６１の分周比をＮ＋１にすると同時に内容をαｎ−ｍとし、再び１クロックごとにインクリメントを行う。このように、アキュムレータ６２はｍクロック中ｎ回オーバーフローを起こすので、可変分周器６１の分周比はｍクロック中ｎ回はＮ＋１で、残りの（ｍ−ｎ）回はＮになる。したがって、このｍクロックの１クロック当たりの平均分周比は、
((Ｎ＋１）ｎ＋Ｎ（ｍ−ｎ))／ｍ＝Ｎ＋ｎ／ｍ
となる。ここで、ｍ＞ｎなのでｎ／ｍ＜１となる。

例えば、ｍ＝８，ｎ＝３とすると、クロック入力ごとにアキュムレータ６２の内容は３，６と累算される。次のクロック入力で９となるが、このときオーバーフローを起こし、８を引いた残りの１を初期値として累算動作を継続する。この結果、アキュムレータ６２の内容は、
３，６，１，４，７，２，５，０，３，…
と変化し、８クロックに対して下線を引いた３回のオーバーフローを起こす。可変分周器６１は、オーバーフロー信号に応じてその分周比をＮからＮ＋１に変更する。したがって、分周比は８クロック中３回がＮ＋１、５回がＮとなるので、平均分周比はＮ＋３／８となる。

以上説明したように、分数分周型（フラクショナルＮ）ＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく、基準分周器２の出力周波数を高くすることができるので、引き込み時間を短縮できる。

しかし、この方法では位相比較器３の出力がｍクロックの周期性をもって変化するので、電圧制御発振器５の制御電圧が周期性をもち、電圧制御発振器５の出力はスプリアスを生じる。このスプリアスは、ＰＬＬシンセサイザの周波数が一定である定常状態においてチャネル間干渉の原因となり、望ましくない。

このスプリアスを低減する方法として、図１９に示す位相誤差拡散回路が用いられる（非特許文献１）。図１９において、アキュムレータ（ＡＣＣ）６２−１〜６２−４は縦属に接続され、それぞれのオーバーフロー信号ＯＶＦ１〜ＯＶＦ４が直接または遅延素子（τ）６３を介して加算器６４に入力され、加算器６４の出力が可変分周器６１に与えられる。ここで、遅延素子６３は１クロックだけ信号を遅らせる。

１段目のＡＣＣ６２−１は、オーバーフローを起こすとその１クロックで分周比を＋１とする。２段目のＡＣＣ６２−２は、ＡＣＣ６２−１の出力ａ１を毎クロック累積した結果として生じたＯＶＦ２により分周比を＋１とし、次のクロックでは−１とする。３段目のＡＣＣ６２−３は、ＡＣＣ６２−２の出力ａ２を累積してＯＶＦ３で＋１、次のクロックで−２、さらに次のクロックで＋１とする。４段目のＡＣＣ６２−４は、ＡＣＣ６２−３の出力ａ３を累積してＯＶＦ４で＋１、次のクロックで−３、次のクロックで＋３、次のクロックで−１とする。

これらの信号を受けた加算器６４は、分周比Ｎと分周比変化分の総和を可変分周器６１の分周比に設定する。この結果、分周比の変化が頻繁になり、分周比の変化による周波数成分は高周波数域に拡散され、低周波数域のスプリアスが低減される。ここでは、アキュムレータを４段にしたが、さらに多段に接続することにより、低周波数域のスプリアスを低減することができる。アキュムレータの段数と分周比の変化分との関係は、図２０のパスカルの三角形で表される（１−ｚ)ⁱ、ｉ＝（アキュムレータの段数−１）を展開したときのｚ^k （０≦ｋ≦ｉ）の係数と等しくなる。
足立寿史，他，「分数分周方式を用いた高速周波数切換シンセサイザ」，電子情報通信学会論文誌 C-1, Vol.J76-C-1, No.11, pp.445-452, 1993年11月

上記の従来技術を整理すると、分数分周器を用いたＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく基準分周器の出力周波数を高くすることができるので、引き込み時間を短縮し、高速起動を実現することができる。しかし、電圧制御発振器の制御電圧の周期性により出力がスプリアスを生じる問題があった。一方、スプリアスを低減するために位相誤差拡散回路を用いた回路構成は、スプリアス低減効果は期待できるものの、大規模な回路構成が必要となり、消費電力が増大する問題がある。このように、従来のＰＬＬシンセサイザでは、(1) 高速起動性、(2) 低消費電力性、(3) 定常状態における低スプリアス性の３点を同時に満足するものはなかった。

本発明は、高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足することができる、あるいはそれぞれの用途に応じて使い分けができるＰＬＬシンセサイザを提供することを目的とする。

本発明は、入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、高精度の基準周波数信号を出力する基準発振器と、基準周波数信号を所定の分周比で分周して出力する基準分周器と、基準分周器の出力信号と可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、位相差信号を平滑化して制御信号として電圧制御発振器に与えるループフィルタとを備え、電圧制御発振器の出力信号を可変分周器を介して位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、基準分周器の出力信号に対して電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、切換型可変分周器を可変分数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、切換型可変分周器を可変整数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードを切り換える切換信号を生成し、切換型可変分周器および切換型基準分周器に送出する切換制御回路を備える。

切換制御回路は、初期状態では分数分周モードに設定する切換信号を出力し、タイマを用いて同期引き込みによる周波数が一定値に収束したと見なす設定時間の経過を検出した後に、さらに位相比較器の２つの入力信号の立ち下がり（または立ち上がり）を検出した直後のタイミングで整数分周モードに設定する切換信号を出力する構成である。また、切換制御回路は、初期状態では分数分周モードに設定する切換信号を出力し、位相比較器またはループフィルタの出力をモニタするロック検出回路を用い、同期引き込みによる位相周波数誤差が許容範囲内に収束したことを検出した後に、さらに位相比較器の２つの入力信号の立ち下がり（または立ち上がり）を検出した直後のタイミングで整数分周モードに設定する切換信号を出力する構成である。

本発明のＰＬＬシンセサイザは、同期引き込みにおける初期状態から定常状態に遷移するまでの期間は分数分周型として動作させ、その後に整数分周型として動作させることにより、高速起動性と定常状態における低スプリアス性を実現することができる。また、その切換制御は簡単な構成で実現できるので、低消費電力性も併せて実現することができる。

また、本発明のＰＬＬシンセサイザは、高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足することができるとともに、その用途に応じて分数分周型と整数分周型の構成の使い分けが可能である。

（本発明のＰＬＬシンセサイザの実施形態）
図１は、本発明のＰＬＬシンセサイザの実施形態を示す。図１において、本実施形態のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、分周比の切り換えが可能な切換型基準分周器１１、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、可変分数分周器と可変整数分周器の切り換えが可能な切換型可変分周器１２、切換型可変分周器１２の切り換えタイミングを制御し、かつその切り換えタイミングに対応させて切換型基準分周器１１の分周比を切り換える切換制御回路１３により構成される。なお、電圧制御発振器５の出力段に分周器７を備え、電圧制御発振器５の出力信号を分周して取り出すようにしてもよい。

ここで、基準発振器１の出力信号の周波数をｆ_r 、切換型可変分周器１２の可変分数分周器または可変整数分周器の設定に対応して分周比が設定された切換型基準分周器１１の出力信号の周波数をｆ_f またはｆ_i （ｆ_f ＞ｆ_i ）、電圧制御発振器５の出力信号の周波数をｆ_v とする。

本実施形態におけるＰＬＬシンセサイザとしての基本的な動作は従来構成と同様である。すなわち、電圧制御発振器５の出力信号（ｆ_v ）は、分岐して切換型可変分周器１２に入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１の出力信号（基準周波数信号（ｆ_r ））は切換型基準分周器１１で分周され、位相比較器３の他方の入力（位相比較信号（ｆ_f ，ｆ_i ））として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、所定の発振周波数になるように制御する。

本実施形態の特徴とする制御手順について図２を参照して説明する。本実施形態のＰＬＬシンセサイザの切換制御回路１３は、初期状態（休止状態）から定常状態に遷移するまでの起動状態（分数分周モード）と、定常状態（整数分周モード）の切り換えタイミングをタイマで管理し、あらかじめ設定した設定時間Ｔs で分数分周モードでの同期引き込み完了とみなし、分数分周モードから整数分周モードに切り換える。以下、詳しく説明する。

まず、初期状態から設定時間ｔs が経過するまでの分数分周モード（Ｓ１〜Ｓ３）では、切換制御回路１３は切換型基準分周器１１の分周比をｆ_r ／ｆ_f に設定し、基準周波数信号（ｆ_r ）から位相比較信号（ｆ_f ）を生成する。なお、位相比較信号の周波数ｆ_f は、電圧制御発振器５の出力信号（ｆ_v ）の周波数チャネル間隔より大きい。また、切換制御回路１３は切換型可変分周器１２を分数分周器としてその分周比を
ｆ_v ／ｆ_f ＝Ｎ_v ＋ｎ／ｍ
に設定する。なお、Ｎ_v は整数であり、ｎ／ｍ＜１である。

以上の分数分周モードにより初期状態から設定時間Ｔs まで同期引き込み動作を行い、設定時間Ｔs が経過した時点で、切換制御回路１３は分数分周モードから整数分周モードに移行する。整数分周モード（Ｓ２，Ｓ４，Ｓ５）では、切換型基準分周器１１の分周比をｆ_r ／ｆ_i に切り換え、基準周波数信号（ｆ_r ）から位相比較信号（ｆ_i ）を生成する。このときの位相比較信号の周波数ｆ_i は、電圧制御発振器５の出力信号（ｆ_v ）の周波数チャネル間隔と等しい。すなわち、設定時間Ｔs が経過したときに、位相比較信号の周波数が周波数ｆ_v の周波数チャネル間隔に等しい周波数ｆ_i になるように切換型基準分周器１１の分周比を切り換える。また、切換制御回路１３は切換型可変分周器１２を整数分周器としてその分周比をｆ_v ／ｆ_i に切り換え、位相および周波数の同期動作を行う。

本発明のＰＬＬシンセサイザでは、以上説明したように最初は分数分周モードで同期引き込み動作を行い、周波数が一定値に収束したとみなす設定時間Ｔs の経過タイミングで整数分周モードに切り換える。このように、初期状態から設定時間Ｔs まで分数分周モードで動作させることにより周波数が一定値に収束する時間を短縮でき、さらに設定時間Ｔs 以降の定常状態において整数分周モードで動作させることによりスプリアスの発生を抑制することができる。この切換型基準分周器１１および切換型可変分周器１２の切り換えを行うＰＬＬシンセサイザの分周モード切り換え機構は、以下に示すように簡単な構成で実現できるので、低消費電力性、高速起動性、定常状態における低スプリアス性を同時に達成することができる。また、本実施形態の構成では、高速起動が必要でない場合は整数分周型のＰＬＬシンセサイザとして動作させることもできる。

切換型基準分周器１１は、プログラマブルカウンタで構成することができる。この場合には、ＰＬＬシンセサイザを分数分周型として動作させるときは分周比ｆ_r ／ｆ_f に対応する計数データをプログラマブルカウンタに与え、整数分周型として動作させるときは分周比ｆ_r ／ｆ_i に対応する計数データをプログラマブルカウンタに与える。

（切換型可変分周器１２の構成例）
図３は、切換型可変分周器１２の第１の構成例を示す。図３において、切換型可変分周器１２は、プログラマブルカウンタ２１、プログラマブルカウンタ２１に与える計数データを出力する計数データ設定回路２２、切換制御回路１３から出力される停止／起動信号に応じて動作するＮ／Ｎ＋１切換回路２３により構成される。切換制御回路１３は、ＰＬＬシンセサイザを分数分周型として動作させる場合はＮ／Ｎ＋１切換回路２３に起動信号を出力し、整数分周型として動作させる場合はＮ／Ｎ＋１切換回路２３に停止信号を出力するとともに、計数データ設定回路２２に計数データを整数型に変更する信号を出力する。これらの信号をまとめて切換信号という。

切換型可変分周器１２が切換制御回路１３の制御により分数分周型として動作するときは、計数データ設定回路２２からプログラマブルカウンタ２１に与える計数データとして、Ｎ／Ｎ＋１切換回路２３からｍクロック中ｎ回はＮ＋１で、残りの（ｍ−ｎ）回はＮを与える。これにより、切換型可変分周器２１における１クロック当たりの平均分周比は、従来の可変分数分周器６Ｂと同様に（Ｎ＋ｎ／ｍ）となる。なお、Ｎ／Ｎ＋１切換回路２３は、オーバーフロー信号を出力するアキュムレータにより構成することができる。

切換型可変分周器１２が切換制御回路１３の制御により整数分周型として動作するときは、Ｎ／Ｎ＋１切換回路２３の動作を停止し、計数データ設定回路２２から時間に対して一定の整数分周用計数データをプログラマブルカウンタ２１に与える。

図４は、切換型可変分周器１２の第２の構成例を示す。ここでは、パルス・スワロー型カウンタを用いる例を示す。図４において、切換型可変分周器１２は、プログラマブルカウンタ２１−１，２１−２、Ｎ／Ｎ＋１分周器２４、切換制御回路１３から出力される停止／起動信号に応じて動作するＮ／Ｎ＋１切換回路２５により構成される。切換制御回路１３は、ＰＬＬシンセサイザを分数分周型として動作させる場合は、プログラマブルカウンタ２１−１に計数データＰ₁ を与えるとともに、Ｎ／Ｎ＋１切換回路２３を起動して計数データＰ₁ とＰ₁ ＋１の切り換えを行う。また、ＰＬＬシンセサイザを整数分周型として動作させる場合は、Ｎ／Ｎ＋１切換回路２５に停止信号を出力するとともに、プログラマブルカウンタ２１−２に計数データＰ₂ を与える。

ここで、計数データＰ₁ は、プログラマブルカウンタ２１−１が２モジュラス・プロスケーラに（Ｎ＋１）分周させる回数である。計数データＰ₂ は、Ｎ分周と（Ｎ＋１）分周の合計回数である。このとき、パルス・スワロー型カウンタとしての分周比Ｍは、
Ｍ＝（Ｐ₂ −Ｐ₁ ）Ｎ＋Ｐ₁ （Ｎ＋１）
＝Ｐ₂ Ｎ＋Ｐ₁
となる。

ところで、以上の説明では、切換制御回路１３が分数分周モードから整数分周モードに切り換えるタイミングをタイマで管理し、まず分数分周モードで同期引き込み動作を行い、同期引き込み完了とみなす設定時間Ｔs の経過で整数分周モードに切り換える例を示した。これに代わるものとして、切換制御回路１３に位相比較器３またはループフィルタ４の出力をモニタするロック検出回路を備え、位相比較器３の２入力信号の位相および周波数誤差が許容範囲内（定常位相差程度）に収束したことを検出し、その検出タイミングで分数分周モードから整数分周モードに切り換えるようにしてもよい。

（切換制御回路１３の切換信号の出力タイミング）
切換制御回路１３が切換信号を出力するタイミングは、タイマまたはロック検出回路により管理することができるが、位相比較器３の２つの入力信号の位相差を考慮した切換信号の出力タイミングについて、図５〜図７を参照して説明する。

シミュレーションでは、位相比較器３の２つの入力信号が同期状態（定常位相差）になったときに、切換制御回路１３が各入力信号の立ち下がり（立ち上がり）の前のタイミングで切換信号を出力し、切換型基準分周器１１および切換型可変分周器１２の各分周比の切り換えが行われると、図５に示すように２つの入力信号の位相差は定常位相差から大きくずれてしまう。

そこで、切換制御回路１３では、位相比較器３の２つの入力信号の立ち下がり（立ち上がり）を検出し、その直後のタイミングで切換信号を出力し、切換型基準分周器１１および切換型可変分周器１２は次の立ち上がり（立ち下がり）のタイミングで各々の分周比を切り換えるようにする。そのシミュレーション結果を図６に示すが、２つの入力信号の位相差を大きくすることなく分周比の切り換えが行われることが確認される。

図７は、切換タイミングを考慮した切換制御回路１３の構成例を示す。図において、タイマ（ロック検出回路）１３１は、上記のように分数分周モードにおける同期引き込み完了とみなして（検出して）切換信号を出力する。一方、立ち下がり検出回路１３２は、この切換信号を入力し、さらに位相比較器３の２つの入力信号の立ち下がりを検出したときに、切換型基準分周器１１および切換型可変分周器１２に対して切換信号を出力する。ここでは、タイマ（ロック検出回路）１３１からの切換信号により２つのＤフリップフロップのＤ入力に「１」を接続し、それぞれのクロックとして位相比較器３の２つの入力信号を与え、切換信号の入力直後に２つのクロックがともに立ち下がったことをＡＮＤ回路で検出し、切換制御回路１３の切換信号として出力する構成を示す。

切換型基準分周器１１および切換型可変分周器１２では、この切換信号によりプログラマブルカウンタに与える分周比データを変更する。プログラマブルカウンタは、最終桁が繰り上がり（繰り下がり）信号を出力するたびに新たに分周比データを読み込むため、位相比較器３の２つの入力信号の立ち上がりとともに、各分周比が切り換わる。その結果、図６に示すように、２つの入力信号の位相差を大きくすることなく分周比の切り換えが行われることになる。

また、切換型基準分周器１１および切換型可変分周器１２では、位相比較器３の２つの入力信号の立ち下がり（立ち上がり）を検出し、その直後のタイミングで切換信号が入力されるが、その時点からそれぞれ設定する分周比に応じて内部クロックをカウントし、図６の例では位相比較器３の２つの入力信号が立ち下がるタイミングを合わせるようにしてもよい。

（ループフィルタ４の構成例）
図８は、ループフィルタ４の第１の構成例を示す。図において、ループフィルタ４は、注入電流の切り換えが可能な電流切換チャージ・ポンプ回路４１と、低域通過フィルタ４２を縦属に接続した構成である。切換制御回路１３は、切換型基準分周器１１および切換型可変分周器１２の分周比をそれぞれ切り換えるときに、その切換信号をループフィルタ４の電流切換チャージ・ポンプ回路４１に入力して注入電流を切り換える。これにより、切換型基準分周器１１および切換型可変分周器１２の分周比のみを切り換える場合に比べて、制動係数や固有周波数などのループ定数の可変範囲をより大きくすることができる。電流切換チャージ・ポンプ回路４１の等価回路を図９に示す。

また、電流切換チャージ・ポンプ回路４１の注入電流の切り換えは、次のタイミングが望ましい。図１０に示すように、切換型基準分周器１１および切換型可変分周器１２の分周比が、位相比較器３の２入力信号の各立ち上がり（立ち下がり）に伴って切り換わる直前で、かつ位相比較器３から位相差検出信号が出力されていないタイミングで注入電流を切り換える。これにより、電流切換チャージ・ポンプ回路４１の注入電流を切り換えによる位相差の増大をおこすことなく切り換えが可能となる。

図１１は、ループフィルタ４の第２の構成例を示す。図において、ループフィルタ４は、チャージ・ポンプ回路４３と、抵抗値の切り換えが可能な抵抗切換低域通過フィルタ４４を縦続に接続した構成である。切換制御回路１３は、切換型基準分周器１１および切換型可変分周器１２の分周比をそれぞれ切り換えるときに、その切換信号をループフィルタ４の抵抗切換低域通過フィルタ４４に入力して抵抗値を切り換える。これにより、切換型基準分周器１１および切換型可変分周器１２の分周比の切り換えに対して、制動係数を幅広い範囲で最適値に調整可能となる。例えば、切換型可変分周器１２を分数分周型から整数分周型に切り換えるときに、抵抗切換低域通過フィルタ４４の抵抗値を小から大に切り換えることによりループを安定化することができる。

図１２は、抵抗切換低域通過フィルタ４４の構成例を示す。図１２(a) は、抵抗と容量からなる低域通過フィルタにおいて、抵抗値Ｒ１の抵抗とスイッチ付きの抵抗値Ｒ２（Ｒ１＞Ｒ２）の抵抗を並列に接続し、切換信号によりスイッチをオンからオフにすることにより、抵抗値を小から大に切り換える構成を示す。

図１２(b) は、抵抗と容量からなる低域通過フィルタにおいて、スイッチ付きの抵抗値Ｒ３の抵抗とスイッチ付きの抵抗値Ｒ４（Ｒ３＞Ｒ４）の抵抗を並列に接続し、切換信号により２つのスイッチを相補的にオンオフすることにより、抵抗値を小から大に切り換える構成を示す。この構成は、スイッチをＭＯＳ伝達ゲートで実現したときに、スイッチの切り換え時のＭＯＳ伝達ゲートの出入りする電荷によるノイズを抑制することができる。

また、抵抗切換低域通過フィルタ４４の抵抗値の切り換えは、次のタイミングが望ましい。図１３に示すように、切換型基準分周器１１および切換型可変分周器１２の分周比が、位相比較器３の２入力信号の各立ち上がり（立ち下がり）に伴って切り換わる直前のタイミングで、小さな抵抗値から大きな抵抗値に切り換える。これにより、安定なループのまま切り換えることができるので、位相差の増大をおこすことなく分数型から整数型に切り換えることができる。

図１４は、ループフィルタ４の第３の構成例を示す。図において、ループフィルタ４は、注入電流の切り換えが可能な電流切換チャージ・ポンプ回路４１と、抵抗値の切り換えが可能な抵抗切換低域通過フィルタ４４を縦続に接続した構成である。切換制御回路１３は、切換型基準分周器１１および切換型可変分周器１２の分周比をそれぞれ切り換えるときに、その切換信号をループフィルタ４の電流切換チャージ・ポンプ回路４１および抵抗切換低域通過フィルタ４４に入力し、注入電流および抵抗値をそれぞれ切り換える。それによる効果は上記の通りてある。

また、電流切換チャージ・ポンプ回路４１の注入電流の切り換え、および抵抗切換低域通過フィルタ４４の抵抗値の切り換えは、次のタイミングが望ましい。図１５に示すように、切換型基準分周器１１および切換型可変分周器１２の分周比が、位相比較器３の２入力信号の各立ち上がり（立ち下がり）に伴って切り換わる直前のタイミングで、抵抗切換低域通過フィルタ４４を小さな抵抗値から大きな抵抗値に切り換え、さらに電流切換チャージ・ポンプ回路４１の注入電流を切り換える。それによる効果は上記の通りである。

以上の説明は、ＰＬＬシンセサイザの高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足するために、初期状態では分数分周型として、定常状態では整数分周型とする切り換えを行う例を示した。一方、本発明のＰＬＬシンセサイザおよび各部の構成からもわかるように、高速起動性、低消費電力性、定常状態における低スプリアス性に対して重視する用途に応じて、分数分周型の構成または整数分周型の構成を選択することが可能である。

本発明のＰＬＬシンセサイザの実施形態を示す図。 本発明のＰＬＬシンセサイザの特徴とする制御手順を示すフローチャート。 切換型可変分周器１２の第１の構成例を示す図。 切換型可変分周器１２の第２の構成例を示す図。 切換制御回路１３の切換信号の出力タイミング１を示すタイムチャート。 切換制御回路１３の切換信号の出力タイミング２を示すタイムチャート。 切換制御回路１３の構成例を示す図。 ループフィルタ４の第１の構成例を示す図。 電流切換チャージ・ポンプ回路４１の等価回路を示す図。 電流切換チャージ・ポンプ回路４１の切り換えタイミングを示すタイムチャート。 ループフィルタ４の第２の構成例を示す図。 抵抗切換低域通過フィルタ４４の構成例を示す図。 抵抗切換低域通過フィルタ４４の切り換えタイミングを示すタイムチャート。 ループフィルタ４の第３の構成例を示す図。 ループフィルタ４の電流・抵抗の切り換えタイミングを示すタイムチャート。 従来の整数分周型のＰＬＬシンセサイザの構成例を示す図。 従来の分数分周型のＰＬＬシンセサイザの構成例を示す図。 アキュムレータで可変分数分周器を構成したＰＬＬシンセサイザの構成例を示す図。 位相誤差拡散回路を用いた可変分数分周器の構成例を示す図。 アキュムレータの段数と分周比の変化分を示す図。

符号の説明

１ 基準発振器
２ 基準分周器
３ 位相比較器
４ ループフィルタ
５ 電圧制御発振器（ＶＣＯ）
６Ａ 可変整数分周器
６Ｂ 可変分数分周器
７ 分周器
１１ 切換型基準分周器
１２ 切換型可変分周器
１３ 切換制御回路
２１ プログラマブルカウンタ
２２ 計数データ設定回路
２３ Ｎ／Ｎ＋１切換回路
２４ Ｎ／Ｎ＋１分周器
２５ Ｎ／Ｎ＋１切換回路
４１ 電流切換チャージ・ポンプ回路
４２ 低域通過フィルタ
４３ チャージ・ポンプ回路
４４ 抵抗切換低域通過フィルタ
６１ 可変分周器
６２ アキュムレータ（ＡＣＣ）
６３ 遅延素子（τ）
６４ 加算器

Claims (2)

1. 入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
   前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
   高精度の基準周波数信号を出力する基準発振器と、
   前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
   前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
   前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
   前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
   前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
   前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
   前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
   前記切換制御回路は、初期状態では前記分数分周モードに設定する前記切換信号を出力し、タイマを用いて前記同期引き込みによる周波数が一定値に収束したと見なす設定時間の経過を検出した後に、さらに前記位相比較器の２つの入力信号の立ち下がり（または立ち上がり）を検出した直後のタイミングで前記整数分周モードに設定する前記切換信号を出力する構成である
   ことを特徴とするＰＬＬシンセサイザ。
2. 入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
   前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
   高精度の基準周波数信号を出力する基準発振器と、
   前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
   前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
   前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
   前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
   前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
   前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
   前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードを切り換える前記切換信号を生成し、前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
   前記切換制御回路は、初期状態では前記分数分周モードに設定する前記切換信号を出力し、前記位相比較器または前記ループフィルタの出力をモニタするロック検出回路を用い、前記同期引き込みによる位相周波数誤差が許容範囲内に収束したことを検出した後に、さらに前記位相比較器の２つの入力信号の立ち下がり（または立ち上がり）を検出した直後のタイミングで前記整数分周モードに設定する前記切換信号を出力する構成である
   ことを特徴とするＰＬＬシンセサイザ。

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