KR100824791B1

KR100824791B1 - 클록 체배기 및 클록 체배 방법

Info

Publication number: KR100824791B1
Application number: KR1020060077944A
Authority: KR
Inventors: 김우석
Original assignee: 삼성전자주식회사
Priority date: 2006-08-18
Filing date: 2006-08-18
Publication date: 2008-04-24
Also published as: KR20080016179A; US7636002B2; CN101127526B; US20080042698A1; CN101127526A

Abstract

입력 클록을 N배 체배하기 위한 장치는 상기 입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 위상 주파수 검출기, 상기 입력 클록 및 상기 카운트 신호를 기초로 상기 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 클록 선택기 및 상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하고, 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 포함한다. 따라서 상기 장치는 입력 클록의 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않도록 할 수 있다. 또한, 본 발명의 클록 체배기는 출력 클록이 입력 클록보다 빠른 경우에는 누적된 지터(jitter)를 제거할 수 있다.

클록 체배기, 지연 고정 루프, 클록 체배 방법

Description

클록 체배기 및 클록 체배 방법{CLOCK MULTIPLIER AND CLOCK MULTIPLYING METHOD}

도 1은 종래의 위상 고정 루프를 이용한 클록 체배기를 나타내는 블록도이다.

도 2는 종래의 지연 고정 루프를 이용한 클록 체배기를 나타내는 블록도이다.

도 3은 본 발명의 일 실시예에 따른 클록 체배기를 나타내는 블록도이다.

도 4는 도 3의 위상 주파수 검출기의 일 실시예를 나타내는 블록도이다.

도 5는 도 3에 도시된 클록 선택기 및 전압 제어 딜레이 라인의 구성을 나타내는 블록도이다.

도 6은 도 4에서 도시된 클록 선택기의 동작을 설명하기 위한 타이밍도이다.

도 7은 도 6에 도시된 클록 선택기의 동작에 따른 위상 주파수 검출기의 동작을 설명하기 위한 타이밍도이다.

도 8은 도 4에 도시된 리셋부가 시그널 신호(SIGNAL)를 생성하는 과정을 나타내는 타이밍도이다.

도 9는 지연된 입력 클록(REFCLK_DLY)과 제1 노드(NODE_P)에서 생성된 클록이 일치하는 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이다.

도 10은 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 늦은(follow) 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이다.

도 11은 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 빠른(precede) 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이다.

도 12A 내지 12D는 본 발명의 일 실시예에 따른 클록 체배기를 모의 실험한 결과를 나타내는 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

310 : 위상 주파수 검출기 320 : 펌프

330 : 루프 필터 340 : 전압 제어 딜레이 라인

350 : 클록 선택기 360 : 카운터

본 발명은 클록 체배기에 관한 것으로 특히, 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않는 클록 체배기 및 클록 체배 방법에 관한 것이다.

일반적으로, 집적 회로 내의 클록 체배기는 입력되는 입력 클록의 주파수를 체배하여 집적 회로의 내부적 사용을 위한 클록들을 생성한다. 즉, 클록 체배기는 비록 집적 회로가 낮은 주파수를 가지는 입력 클록을 제공받는 경우라도, 집적 회로를 높은 주파수로 동작 가능하게 한다.

클록 체배기를 만드는 전형적인 방법은 위상 고정 루프(PLL, Phase Locked Loop) 또는 지연 고정 루프(DLL, Delay Locked Loop)를 사용하는 것이다.

도 1을 참조하면, 위상 고정 루프를 이용한 클록 체배기(100)는 위상 고정 루프와 유사하게 위상 주파수 검출기(110), 펌프(120), 루프 필터(130), 전압 제어 발진기(VCO, Voltage Controlled Oscillator)(140) 및 분주기(150)를 포함할 수 있다.

클록 체배기(100)는 전압 제어 발진기(140)에 제공되는 제어 전압(VCON)을 조절하여 입력 클록(FIN)의 주파수를 N배 체배한 주파수를 가지는 출력 클록(FOUT)을 생성하며, 제어 전압(VCON)을 조절하기 위하여 위상 주파수 검출기(110), 펌프(120), 루프 필터(130) 및 분주기(150)를 포함할 수 있다.

위상 주파수 검출기(110)는 두 개의 입력 클록들을 입력받고, 두 개의 입력 클록들 간의 위상/주파수 차를 검출한다. 두 개의 입력 클록들 간의 위상/주파수 차가 발생하는 경우에는 위상 주파수 검출기(110)는 제1 및 제2 제어 신호들(예를 들어, UP 신호와 DN 신호)을 생성하여 제어 전압(VCON)을 조절한다.

예를 들어, 위상 주파수 검출기(110)는 입력 클록(FIN)과 출력 클록(FOUT)의 주파수를 N으로 분주한 클록에 상응하는 분주 클록(FOUT/N)을 입력받고, 입력 클록(FIN)과 분주 클록(FOUT/N) 간의 위상/주파수의 차를 검출할 수 있다. 위상 주파수 검출기(110)는 분주된 클록(FOUT/M)의 주파수가 입력 클록(FIN)의 주파수보다 작으면 제1 제어 신호(예를 들어, UP 신호)를 생성할 수 있고, 분주한 클록(FOUT/M)의 주파수가 입력 클록(FIN)의 주파수보다 크면 제2 제어 신호(예를 들어, DN 신호)를 생성할 수 있다.

펌프(120)는 제1 및 제2 제어 신호들을 기초로 루프 필터(130)의 전류량을 증가 또는 감소시킨다. 예를 들어, 펌프(120)가 제1 제어 신호를 입력받은 경우에는 펌프(120)는 루프 필터(130)의 전류량을 증가시킬 수 있고, 펌프(120)가 제2 제어 신호를 입력받은 경우에는 펌프(120)는 루프 필터(130)의 전류량을 감소시킬 수 있다.

루프 필터(130)는 펌프(120)에 의하여 조절된 전류량을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 펌프(120)가 루프 필터(130)의 전류량을 증가시킨 경우에는 제어 전압(VCON)을 증가시킬 수 있고, 펌프(120)가 루프 필터(130)의 전류량을 감소시킨 경우에는 제어 전압(VCON)을 감소시킬 수 있다.

전압 제어 발진기(140)는 제어 전압(VCON)을 기초로 출력 클록(FOUT)의 주파수를 조절한다. 예를 들어, 전압 제어 발진기(140)로부터 출력된 출력 클록(FOUT)의 주파수는 입력 클록(FIN)의 주파수를 N배 체배한 주파수에 상응할 수 있다.

분주기(150)는 출력 클록(FOUT)의 주파수를 소정의 값(N)으로 분주하고, 분주 클록(FOUT/N)을 위상 주파수 검출기(110)에 제공한다.

결과적으로, 클록 체배기(100)는 위상 고정 루프를 이용하여 입력 클록(FIN)의 주파수가 N배 체배된 주파수를 가지는 출력 클록(FOUT)을 생성할 수 있다.

그러나 위상 고정 루프(100)를 이용한 클록 체배기는 입력 클록(FIN)과 분주된 클록(FOUT/N)의 위상/주파수 차를 조절하는데 특정 양의 시간을 요구한다. 또한, 출력 클록(FOUT)의 주파수가 입력 클록(FIN)의 주파수의 N배에 상응하지 않는 경우에는 클록 체배기의 오류는 다음의 입력 클록(FIN)에 의하여 보정되기 전까지는 누적될 수 있다.

도 2를 참조하면, 지연 고정 루프를 이용한 클록 체배기(200)는 위상 주파수 검출기(210), 펌프(220), 루프 필터(230), 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)(240) 및 에지 합성기(Edge Combiner)(250)를 포함할 수 있다.

위상 주파수 검출기(210)는 두 개의 입력 클록들을 입력받고, 두 개의 입력 클록들 간의 위상/주파수 차를 검출한다. 두 개의 입력 클록들 간의 위상/주파수 차가 발생하는 경우에는 위상 주파수 검출기(210)는 제1 및 제2 제어 신호들(예를 들어, UP 신호와 DN 신호)을 생성하여 제어 전압(VCON)을 조절한다.

예를 들어, 위상 주파수 검출기(210)는 입력 클록(FIN)과 입력 클록(FIN)을 N번 지연시킨 딜레이 클록(DIN)을 입력받고, 입력 클록(FIN)과 지연 클록(DIN) 간의 위상/주파수의 차를 검출할 수 있다. 위상 주파수 검출기(210)는 지연 클 록(DIN)의 주파수가 입력 클록(FIN)의 주파수보다 작으면 제1 제어 신호(예를 들어, UP 신호)를 생성할 수 있고, 지연 클록(DIN)의 주파수가 입력 클록(FIN)의 주파수보다 크면 제2 제어 신호(예를 들어, DN 신호)를 생성할 수 있다.

펌프(220)는 제1 및 제2 제어 신호들을 기초로 루프 필터(230)의 전류량을 증가 또는 감소시킨다. 예를 들어, 펌프(220)가 제1 제어 신호를 입력받은 경우에는 펌프(220)는 루프 필터(230)의 전류량을 증가시킬 수 있고, 펌프(220)가 제2 제어 신호를 입력받은 경우에는 펌프(220)는 루프 필터(230)의 전류량을 감소시킬 수 있다.

루프 필터(230)는 펌프(220)에 의하여 조절된 전류량을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 펌프(220)가 루프 필터(230)의 전류량을 증가시킨 경우에는 제어 전압(VCON)을 증가시킬 수 있고, 펌프(220)가 루프 필터(230)의 전류량을 감소시킨 경우에는 제어 전압(VCON)을 감소시킬 수 있다.

전압 제어 딜레이 라인(240)은 제어 전압(VCON)을 기초로 입력 신호(FIN)의 딜레이를 조절하여 N개의 딜레이 클록들을 생성한다. 예를 들어, 제어 전압(VCON)이 증가되면 전압 제어 딜레이 라인(240)은 입력 신호(FIN)의 딜레이를 감소시켜 N개의 딜레이 클록들을 생성할 수 있고, 제어 전압(VCON)이 감소되면 전압 제어 딜레이 라인(240)은 입력 신호(FIN)의 딜레이를 증가시켜 N개의 딜레이 클록들을 생성할 수 있다.

에지 합성기(250)는 전압 제어 딜레이 라인(240)로부터 출력된 N개의 딜레이 클록들을 입력받고, 입력된 N개의 딜레이 클록들을 기초로 입력 클록(FIN)의 주파 수가 N배 체배된 주파수를 가지는 출력 클록(FOUT)을 생성한다.

결과적으로, 클록 체배기(200)는 지연 고정 루프를 이용하여 입력 클록(FIN)의 주파수가 N배 체배된 주파수를 가지는 출력 클록(FOUT)을 생성할 수 있다.

그러나 지연 고정 루프를 이용한 클록 체배기(200)는 체배비가 증가될수록 딜레이 클록들 간에 위상/주파수 차가 증가하는 문제점이 발생한다. 즉, 지연 고정 루프를 이용한 클록 체배기(200)는 딜레이 클록들 간의 위상/주파수 차로 인하여 오류가 누적될 수 있다.

따라서 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않는 클록 체배기가 요구된다.

본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않는 클록 체배기를 제공하는데 있다.

본 발명의 다른 목적은 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않는 클록 체배기를 포함하는 집적 회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않는 클록을 체배하는 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 입력 클록을 N배 체배하기 위한 장치는 상기 입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 위상 주파수 검출기, 지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 클록 선택기 및 상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하고, 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 포함한다.

상기 위상 주파수 검출기는 상기 입력 클록을 소정의 시간동안 지연시킬 수 있고, 상기 지연된 입력 클록과 상기 카운트 신호의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성할 수 있다.

상기 위상 주파수 검출기는 상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 제어 신호를 생성할 수 있고, 상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 제어 신호를 생성할 수 있다.

상기 위상 주파수 검출기는 상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성할 수 있고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성할 수 있으며, 상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋할 수 있다.

상기 위상 주파수 검출기는 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋할 수 있다.

상기 위상 주파수 검출기는 상기 입력 클록을 상기 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하는 입력 클록 지연부, 상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하는 위상 주파수 검출부 및 상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 리셋부를 포함할 수 있다.

상기 리셋부는 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋할 수 있다.

상기 클록 선택기는 상기 카운트 신호가 제1 논리 레벨에 상응하고 상기 클록 선택기가 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택할 수 있고, 그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택할 수 있다.

상기 클록 선택기는 상기 카운트 신호 및 상기 지연된 입력 클록을 입력받는 모드 결정부 및 상기 모드 결정부의 출력 신호를 기초로 상기 지연된 입력 클록 및 상기 피드백 클록의 반전 신호 중 하나를 선택하는 클록 선택부를 포함할 수 있다.

상기 클록 선택부는 상기 모드 결정부의 출력 신호가 제1 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택할 수 있고, 상기 모드 결정부의 출력 신호가 제2 논리 레벨에 상응하는 경우에는 상기 피드백 클록의 반전 신호를 선택할 수 있다.

상기 입력 클록을 N배 체배하기 위한 장치는 상기 제어 전압을 생성하는 루프 필터 및 상기 제1 및 제2 제어 신호들을 기초로 상기 루프 필터의 전류량을 조절하는 여 펌프를 더 포함할 수 있다. 또한, 상기 입력 클록을 N배 체배하기 위한 장치는 상기 피드백 클록의 반전 신호를 기초로 상기 카운트 신호를 생성하는 카운터를 더 포함할 수 있다.

상기 카운터는 상기 피드백 클록의 반전 신호를 N번째 입력받은 경우에는 상기 카운트 신호를 출력할 수 있다.

상기 다른 목적을 달성하기 위하여 본 발명의 외부로부터 입력 클록을 입력받아 상기 입력 클록을 N배 체배하는 클록 체배기를 포함하는 집적 회로에 있어서, 상기 클록 체배기는 상기 입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 위상 주파수 검출기, 지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 클록 선택기 및 상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하고, 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 포함한다.

상기 클록 선택기는 상기 카운트 신호가 상기 지연된 입력 신호가 N번 지연되었음을 나타내는 제1 논리 레벨에 상응하고, 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택할 수 있고, 그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택할 수 있다.

상기 입력 클록을 N배 체배하기 위한 장치는 상기 제어 전압을 생성하는 루프 필터 및 상기 제1 및 제2 제어 신호들을 기초로 상기 루프 필터의 전류량을 조 절하는 여 펌프를 더 포함할 수 있다. 또한, 상기 입력 클록을 N배 체배하기 위한 장치는 상기 피드백 클록의 반전 신호를 기초로 상기 카운트 신호를 생성하는 카운터를 더 포함할 수 있다.

상기 또 다른 목적을 달성하기 위하여 본 발명의 입력 클록을 N배 체배하는 방법은 상기 입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 단계, 지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 단계, 상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하는 단계 및 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 단계를 포함한다.

제1 및 제2 제어 신호들을 생성하는 단계는 상기 입력 클록을 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하는 단계 및 상기 지연된 입력 클록과 상기 카운트 신호의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계를 포함할 수 있다.

상기 지연된 입력 클록과 상기 카운트 신호를 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계는 상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 신호를 생성하는 단계 및 상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 신호를 생성하는 단계를 포함할 수 있다.

상기 지연된 입력 클록과 상기 카운트 신호를 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계는 상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하는 단계, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하는 단계 및 상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 단계를 포함할 수 있다.

상기 제1 및 제2 제어 신호들을 리셋하는 단계는 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 단계를 포함할 수 있다.

상기 입력 클록 및 상기 카운트 신호를 기초로 상기 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 단계는 상기 카운트 신호가 상기 지연된 입력 신호가 N 번 지연되었음을 나타내는 제1 논리 레벨에 상응하고, 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하는 단계 및 그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택하는 단계를 포함할 수 있다.

따라서 본 발명의 클록 체배기는 입력 클록의 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않도록 할 수 있다. 또한, 본 발명의 클록 체배기는 출력 클록이 입력 클록보다 빠른 경우에는 누적된 지터(jitter)를 제거할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동 작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.

도 3을 참조하면, 클록 체배기(300)는 위상 주파수 검출기(310), 펌프(320), 루프 필터(330), 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)(340), 클록 선택기(350) 및 카운터(360)를 포함한다.

위상 주파수 검출기(310)는 두 개의 입력 클록들을 입력받고, 두 개의 입력 클록들 간의 위상/주파수 차를 검출한다. 두 개의 입력 클록들 간의 위상/주파수 차가 발생하는 경우에는 위상 주파수 검출기(310)는 제1 및 제2 제어 신호들(예를 들어, UP 신호와 DN 신호)을 생성하여 제어 전압(VCON)을 조절한다.

즉, 위상 주파수 검출기(310)는 입력 클록(CKIN) 및 입력 클록이 N번 지연되었음을 나타내는 카운트 신호(CNT)의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성한다.

예를 들어, 위상 주파수 검출기(310)는 입력 클록(CKIN)과 전압 제어 딜레이 라인(340)이 입력 클록(CKIN)을 N번 지연시킨 경우에 발생하는 카운트 신호(CNT)를 입력받고, 입력 클록(FIN)과 카운트 신호(CNT) 간의 위상/주파수의 차를 검출할 수 있다. 위상 주파수 검출기(310)는 카운트 신호(CNT)가 입력 클록(CKIN)보다 늦으면(follow) 제1 제어 신호(예를 들어, UP 신호)를 생성할 수 있고, 카운트 신호(CNT)가 입력 클록(FIN)보다 빠르면(precede) 제2 제어 신호(예를 들어, DN 신호)를 생성할 수 있다.

펌프(320)는 제1 및 제2 제어 신호들을 기초로 루프 필터(330)의 전류량을 증가 또는 감소시킨다. 예를 들어, 펌프(320)가 제1 제어 신호를 입력받은 경우에는 펌프(320)는 루프 필터(330)의 전류량을 증가시킬 수 있고, 펌프(320)가 제2 제어 신호를 입력받은 경우에는 펌프(320)는 루프 필터(330)의 전류량을 감소시킬 수 있다.

루프 필터(330)는 펌프(320)에 의하여 조절된 전류량을 기초로 제어 전압(VCON)을 생성한다. 예를 들어, 펌프(320)가 루프 필터(330)의 전류량을 증가시킨 경우에는 제어 전압(VCON)을 증가시킬 수 있고, 펌프(320)가 루프 필터(330)의 전류량을 감소시킨 경우에는 제어 전압(VCON)을 감소시킬 수 있다.

클록 선택기(350)는 입력 클록(CKIN) 및 카운트 신호(CNT)를 기초로 입력 클록(CKIN) 및 전압 제어 딜레이 라인(340)으로부터 출력된 피드백 클록 중 하나의 신호를 선택한다.

전압 제어 딜레이 라인(340)은 제어 전압(VCON)을 기초로 입력 신호(CKIN)의 딜레이를 조절하여 딜레이 클록을 생성한다. 예를 들어, 제어 전압(VCON)이 증가되면 전압 제어 딜레이 라인(340)은 입력 신호(CKIN)의 딜레이를 감소시켜 딜레이 클록을 생성하고, 제어 전압(VCON)이 감소되면 전압 제어 딜레이 라인(240)은 입력 신호(CKIN)의 딜레이를 증가시켜 딜레이 클록을 생성한다.

즉, 전압 제어 딜레이 라인(340)은 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압(VCON)에 따라 클록 선택기(350)로부터 선택된 신호의 지연 시간을 조절하고, 조절된 신호를 기초로 피드백 클록을 출력한다.

카운터(360)는 전압 제어 딜레이 라인(340)으로부터 출력된 피드백 신호에 대하여 카운팅 연산을 수행한다. 예를 들어, 카운터(360)는 피드백 신호를 N번 입력받는 경우에 카운트 신호(CNT)를 출력할 수 있다. 실시예에 따라서, 카운터(360)가 피드백 신호를 N 번 입력받은 경우에 카운트 신호(CNT)는 제1 논리 레벨에 상응할 수 있고, 그렇지 않은 경우에는 제2 논리 레벨에 상응할 수 있다.

도 4를 참조하면, 위상 주파수 검출기(310)는 입력 클록 지연부(402), 위상 주파수 검출부(404) 및 시그널 신호 생성부(408) 및 리셋 신호 생성부(409)를 포함하는 리셋부(406)를 포함할 수 있다.

입력 클록 지연부(402)는 입력 클록을 상기 소정의 시간동안 지연시킨다. 예를 들어, 입력 클록 지연부(402)는 디-플립플롭(D-FF, D Flip Flop)을 사용하여 구현할 수 있다.

위상 주파수 검출부(404)는 지연된 입력 클록(REFCLK_DLY)을 입력받는 경우에는 제1 제어 신호를 생성하고, 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성한다. 예를 들어, 위상 주파수 검출부(404)는 디-플립플롭(D-FF, D Flip Flop)을 사용하여 구현할 수 있다.

리셋부(406)는 제1 및 제2 제어 신호들이 동시에 생성되거나 입력 클록(CKIN)의 위상/주파수가 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 제1 및 제2 제어 신호들을 리셋한다. 예를 들어, 리셋부(406)는 입력 클록(CKIN)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 늦는(follow) 경우에는 카운트 신호(CNT)가 천이되는 시점에 제1 및 제2 제어 신호들을 리셋할 수 있다.

위상 주파수 검출기(310)의 동작 방법은 다음과 같다.

위상 주파수 검출기(310)는 입력 클록을 소정의 시간동안 지연시키고, 지연된 입력 클록(REFCLK_DLY)과 카운터(360)로부터 출력된 카운트 신호(CNT)의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성한다. 예를 들어, 위상 주파수 검출기(310)는 지연된 입력 클록(REFCLK_DLY)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 제어 신호를 생성하고, 지연된 입력 클록(REFCLK_DLY)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 제어 신호를 생성할 수 있다.

즉, 위상 주파수 검출기(310)는 지연된 입력 클록(REFCLK_DLY)을 입력받는 경우에는 제1 제어 신호를 생성하고, 카운트 신호(CNT)를 입력받는 경우에는 제2 제어 신호를 생성하며, 제1 및 제2 제어 신호들이 동시에 생성되거나 입력 클록(CKIN)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 늦는(follow) 경우에는 제1 및 제2 제어 신호들을 리셋한다. 예를 들어, 위상 주파수 검출기(310)는 입력 클록(CKIN)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 늦는(follow) 경우에는 카운트 신호(CNT)가 천이되는 시점에 제1 및 제2 제어 신호들을 리셋할 수 있다.

도 5를 참조하면, 클록 선택기(350)는 모드 결정부(452) 및 클록 선택부(454)를 포함할 수 있다.

모드 결정부(452)는 카운트 신호(CNT) 및 지연된 입력 클록(REFCLK_DLY)을 입력받고, 카운트 신호(CNT) 및 지연된 입력 클록(REFCLK_DLY)의 반전 신호를 기초로 클록 선택기(350)의 동작 모드를 결정한다.

클록 선택부(456)는 모드 결정부(452)의 출력 신호를 기초로 지연된 입력 클록 및 피드백 클록의 반전 신호 중 하나를 선택한다. 예를 들어, 클록 선택부(456)는 모드 결정부(352)의 출력 신호가 제1 논리 레벨에 상응하는 경우에는 지연된 입력 클록(REFCLK_DLY)을 선택하고, 모드 결정부(352)의 출력 신호가 제2 논리 레벨에 상응하는 경우에는 피드백 클록의 반전 신호를 선택할 수 있다.

따라서 클록 선택기(350)는 모드 결정부(452)의 동작 모드에 따라 입력 클록(CKIN) 및 피드백 신호 중 하나의 신호를 선택한다.

클록 선택기(350)의 동작 방법은 다음과 같다.

클록 선택기(350)는 카운트 신호가 제1 논리 레벨에 상응하고 지연된 입력 클록(REFCLK_DLY)이 제2 논리 레벨에 상응하는 경우에는 지연된 입력 클록(REFCLK_DLY)을 선택하고, 그렇지 않은 경우에는 전압 제어 딜레이 라인(340)으로부터 출력된 피드백 클록의 반전 신호를 선택한다. 예를 들어 제1 논리 레벨은 논리 하이일 수 있고, 제2 논리 레벨은 논리 로우일 수 있다.

제1 노드(NODE_P)는 클록 선택기(350)에 의하여 선택된 클록을 나타내고, 제2 노드(NODE_N)는 전압 제어 딜레이 라인(340)으로부터 출력된 피드백 클록을 나타내며, 제3 노드(NODE_NB)는 피드백 클록을 반전시킨 반전 클록을 나타낸다.

제1 노드(NODE_P)의 T3 시점이 입력 클록(CKIN)을 N번 지연시킨 딜레이 클록의 발생 시점이라 가정한다면, 제2 노드(NODE_N)의 T4 시점은 N번째 피드백 클록의 발생 시점을 나타내고, 제3 노드(NODE_NB)의 T5 시점은 (N+1)번째 딜레이 클록의 발생 시점을 나타낸다. (신호의 발생 시점은 제1 논리 레벨에서 제2 논리 레벨로 천이하는 시점 또는 제2 논리 레벨에서 제1 논리 레벨로 천이하는 시점은 의미할 수 있다.)

즉, 제3 노드(NODE_NB)의 T5 시점은 입력 클록(CKIN)의 발생 시점과 동일해야 한다. 만일 제3 노드(NODE_NB)의 T5 시점은 입력 클록(CKIN)의 발생 시점과 동일하지 않을 경우, 클록 선택기(350)는 입력 클록(CKIN)과 피드백 클록의 위상/주파수 차를 조절하기 위하여 전압 제어 딜레이 라인(340)에 입력 클록(CKIN)을 제공할 수 있다. 즉, N번째 딜레이 클록이 입력 클록(CKIN)보다 빠른 경우에는 클록 선택기(350)는 입력 클록(CKIN)을 선택하여 누적된 지터(jitter)를 제거할 수 있다.

도 6의 경우 지연된 입력 클록(REFCLK_DLY)의 발생 시점이 제3 노드(NODE_NB)의 T5 시점보다 늦으므로(follow), 모드 결정부(452)는 모드 신호를 발생시킨다. 모드 신호가 발생된 경우 클록 선택부(454)는 입력 클록(CKIN)과 피드백 클록의 위상/주파수 차를 조절하기 위하여 전압 제어 딜레이 라인(340)에 입력 클록(CKIN)을 제공한다.

제1 노드(NODE_P)의 T3 시점이 입력 클록(CKIN)을 N번 지연시킨 딜레이 클록의 발생 시점이라 가정한다면, 제2 노드(NODE_N)의 T4 시점은 N번째 피드백 클록의 발생 시점을 나타내고, 제3 노드(NODE_NB)의 T5 시점은 (N+1)번째 딜레이 클록의 발생 시점을 나타낸다.

즉, 제3 노드(NODE_NB)의 T5 시점은 입력 클록(CKIN)의 발생 시점과 동일해야 한다. 만일 제3 노드(NODE_NB)의 T5 시점은 입력 클록(CKIN)의 발생 시점과 동일하지 않을 경우, 위상 주파수 검출기(310)는 입력 클록(CKIN)과 N번째 피드백 클록의 위상/주파수 차를 조절하기 위하여 제1 및 제2 제어 신호들을 생성한다.

도 7의 경우 지연된 입력 클록(REFCLK_DLY)의 발생 시점이 제3 노드(NODE_NB)의 T5 시점보다 늦으므로(follow), 위상 주파수 검출기(310)는 입력 클록(CKIN)과 N번째 피드백 클록의 위상/주파수 차를 조절하기 위하여 제2 제어 신호(예를 들어, DN 신호)를 발생시킨다. 한편, 제1 및 제2 제어 신호들이 동시에 발생되는 경우 위상 주파수 검출부(310)의 리셋부(406)는 리셋 신호(RESET0)를 발생시키고, 위상 검출부(404)를 리셋시킨다.

클록 체배기(300)의 초기 동작 시점에 전압 제어 딜레이 라인(340)에 제공되는 제어 전압(VCON)이 낮다면 카운트 신호(CNT)는 입력 클록(CKIN)이 여러 번 발생한 후에 생성될 수 있다.

카운트 신호(CNT)는 입력 클록(CKIN)이 여러 번 발생한 후에 생성된다면, 위상 주파수 검출기(310)는 카운트 신호(CNT)가 생성되지 않는 동안 제1 제어 신호(예를 들어, UP 신호)만을 생성한다. 따라서 제어 전압(VCON)은 계속 증가하여 최 대 전압인 전원 전압(VDD)과 같아진다.

상기 문제점을 해결하기 위하여 리셋부(406)는 입력 클록(CKIN)의 위상/주파수가 카운트 신호(CNT)의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하기 위하여 시그널 신호(SIGNAL)를 생성한다. 즉, 리셋부(406)는 제1 노드(NODE_P)에서 발생되는 클록이 입력 클록(CKIN)보다 빠르다면(precede) 시그널 신호(SIGNAL)를 생성한다.

리셋부(406)는 카운트 신호(CNT)가 입력 클록(CKIN)의 상승 에지에서 제1 논리 레벨(예를 들어, 논리 하이)을 가진다면 카운트 신호(CNT)가 제1 논리 레벨(예를 들어, 논리 하이)에서 제2 논리 레벨(예를 들어, 논리 로우)로 바뀌는 경우에 위상 주파수 검출기(310)를 리셋하기 위하여 시그널 신호(SIGNAL)를 발생시킨다.

도 9는 지연된 입력 클록(REFCLK_DLY)과 제1 노드(NODE_P)에서 생성된 클록이 일치하는 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이고, 도 10은 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 늦은(follow) 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이며, 도 11은 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 빠른(precede) 경우에 본 발명의 일 실시예에 따른 클록 체배기의 동작을 나타내는 타이밍도이다.

도 9의 경우, 지연된 입력 클록(REFCLK_DLY)과 제1 노드(NODE_P)에서 생성된 클록이 일치하는 경우에는 클록 선택기(350)는 지연된 입력 클록(REFCLK_DLY) 및 N번째 딜레이 클록 중 하나를 선택하고, 위상 주파수 검출기(310)는 제1 및 제2 제 어 신호들을 생성하지 않는다.

도 10의 경우, 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 늦는(follow) 경우에는 클록 선택기(350)는 지연된 입력 클록(REFCLK_DLY) 및 N번째 딜레이 클록 중 지연된 입력 클록(REFCLK_DLY)를 선택하고, 위상 주파수 검출기(310)는 지연된 입력 클록(REFCLK_DLY)과 N번째 딜레이 클록(즉, 제1 노드(NODE_P)에서 생성된 클록) 간의 위상/주파수를 조절하기 위하여 제2 제어 신호(예를 들어, DN 신호)를 생성한다.

도 11의 경우, 지연된 입력 클록(REFCLK_DLY)이 제1 노드(NODE_P)에서 생성된 클록보다 빠른(precede) 경우에는 클록 선택기(350)는 지연된 입력 클록(REFCLK_DLY) 및 N번째 딜레이 클록 중 N번째 딜레이 클록을 선택하고, 위상 주파수 검출기(310)는 지연된 입력 클록(REFCLK_DLY)과 N번째 딜레이 클록(즉, 제1 노드(NODE_P)에서 생성된 클록) 간의 위상/주파수를 조절하기 위하여 제1 제어 신호(예를 들어, UP 신호)를 생성한다.

도 12A 내지 12D에서 입력 클록은 1/128 nsec이라 가정하였고, N은 64라고 가정하였으며, 출력 클록의 목표 값은 2 nsec라고 가정하였다.

도 12A는 제어 전압(VCON)이 점차 수렴하는 결과를 보여주며, 제어 전압(VCON)이 수렴했을 때 제어 전압(VCON)의 리플(ripple)은 0.1 mV 이하임을 보여주며, 도 12B는 도 12A를 확대한 그래프이다.

도 12C는 입력 클록(CKIN) 및 N번째 딜레이 클록 간의 위상/주파수가 동일한 상태를 나타내는 록킹(locking) 상태에서 제1 및 제2 제어 신호들(예를 들어, UP 및 DN 신호들)을 나타내며, 제1 및 제2 제어 신호들 간의 진폭(pulse width)의 차는 10 ps 이하임을 보여준다.

도 12D는 출력 클록의 목표 값을 나타내며, 출력 클록의 듀티 비가 약 50%에 상응하는 것을 보여준다.

상술한 바와 같이 본 발명의 클록 체배기는 입력 클록의 체배비가 증가되는 경우에도 입력 클록 및 출력 클록의 위상/주파수 차가 누적되지 않도록 할 수 있다.

또한, 본 발명의 클록 체배기는 출력 클록이 입력 클록보다 빠른 경우에는 누적된 지터(jitter)를 제거할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 위상 주파수 검출기;

지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 클록 선택기; 및

상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하고, 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)을 포함하는 상기 입력 클록을 N배 체배하기 위한 장치.
제1항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록을 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하고, 상기 지연된 입력 클록과 상기 카운트 신호의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제2항에 있어서, 상기 위상 주파수 검출기는

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 제어 신호를 생성하고,

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 제어 신호를 생성하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제2항에 있어서, 상기 위상 주파수 검출기는

상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하며, 상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제4항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제5항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록을 상기 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하는 입력 클록 지연부;

상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하는 위상 주파수 검출부; 및

상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 리셋부를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제6항에 있어서, 상기 리셋부는

상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제2항에 있어서, 상기 클록 선택기는

상기 카운트 신호가 제1 논리 레벨에 상응하고 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하고, 그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제2항에 있어서, 상기 클록 선택기는

상기 카운트 신호 및 상기 지연된 입력 클록을 입력받는 모드 결정부; 및

상기 모드 결정부의 출력 신호를 기초로 상기 지연된 입력 클록 및 상기 피드백 클록의 반전 신호 중 하나를 선택하는 클록 선택부를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제9항에 있어서, 상기 클록 선택부는

상기 모드 결정부의 출력 신호가 제1 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하고, 상기 모드 결정부의 출력 신호가 제2 논리 레벨에 상응하는 경우에는 상기 피드백 클록의 반전 신호를 선택하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제1항에 있어서,

상기 제어 전압을 생성하는 루프 필터; 및

상기 제1 및 제2 제어 신호들을 기초로 상기 루프 필터의 전류량을 조절하는 여 펌프를 더 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제11항에 있어서,

상기 피드백 클록의 반전 신호를 기초로 상기 카운트 신호를 생성하는 카운터를 더 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
제12항에 있어서, 상기 카운터는

상기 피드백 클록의 반전 신호를 N번째 입력받은 경우에는 상기 카운트 신호를 출력하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하기 위한 장치.
외부로부터 입력 클록을 입력받아 상기 입력 클록을 N배 체배하는 클록 체배기를 포함하는 집적 회로에 있어서,

상기 클록 체배기는

상기 입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 위상 주파수 검출기;

지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 클록 선택기; 및

상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하고, 상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 전압 제어 딜레이 라인(VCDL, Voltage Controlled Delay Line)를 포함하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제14항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록을 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하고, 상기 지연된 입력 클록과 상기 카운트 신호의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제15항에 있어서, 상기 위상 주파수 검출기는

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 제어 신호를 생성하고,

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 제어 신호를 생성하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제15항에 있어서, 상기 위상 주파수 검출기는

상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하며, 상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제17항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제18항에 있어서, 상기 위상 주파수 검출기는

상기 입력 클록을 상기 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하는 입력 클록 지연부;

상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하고, 상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하는 위상 주파수 검출부; 및

상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 리셋부를 포함하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제19항에 있어서, 상기 리셋부는

상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제15항에 있어서, 상기 클록 선택기는

상기 카운트 신호가 상기 지연된 입력 신호가 N 번 지연되었음을 나타내는 제1 논리 레벨에 상응하고 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하고, 그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제15항에 있어서, 상기 클록 선택기는

상기 카운트 신호 및 상기 지연된 입력 클록을 입력받는 모드 결정부; 및

상기 모드 결정부의 출력 신호를 기초로 상기 지연된 입력 클록 및 상기 피드백 클록의 반전 신호 중 하나를 선택하는 클록 선택부를 포함하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제22항에 있어서, 상기 클록 선택부는

상기 모드 결정부의 출력 신호가 제1 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하고, 상기 모드 결정부의 출력 신호가 제2 논리 레벨에 상응하는 경우에는 상기 피드백 클록의 반전 신호를 선택하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제14항에 있어서,

상기 제어 전압을 생성하는 루프 필터; 및

상기 제1 및 제2 제어 신호들을 기초로 상기 루프 필터의 전류량을 조절하는 여 펌프를 더 포함하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제24항에 있어서,

상기 피드백 클록의 반전 신호를 기초로 상기 카운트 신호를 생성하는 카운터를 더 포함하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
제25항에 있어서, 상기 카운터는

상기 피드백 클록의 반전 신호를 N번째 입력받은 경우에는 상기 카운트 신호를 출력하는 것을 특징으로 하는 집적 회로(Integrated Circuit).
입력 클록 및 상기 입력 클록이 N번 지연되었음을 나타내는 카운트 신호의 위상/주파수 차에 따라 제1 및 제2 제어 신호들을 생성하는 단계;

지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 단계;

상기 제1 및 제2 제어 신호들을 기초로 생성된 제어 전압에 따라 상기 선택된 신호의 지연 시간을 조절하는 단계; 및

상기 조절된 신호를 기초로 상기 피드백 클록을 출력하는 단계를 포함하는 상기 입력 클록을 N배 체배하는 방법.
제27항에 있어서, 제1 및 제2 제어 신호들을 생성하는 단계는

상기 입력 클록을 소정의 시간동안 지연시켜 상기 지연된 입력 클록을 생성하는 단계; 및

상기 지연된 입력 클록과 상기 카운트 신호의 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계를 포함하는 상기 입력 클록을 N배 체배하는 방법.
제28항에 있어서, 상기 지연된 입력 클록과 상기 카운트 신호를 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계는

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 앞서는(precede) 경우에는 상기 제1 신호를 생성하는 단계; 및

상기 지연된 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제2 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하는 방법.
제28항에 있어서, 상기 지연된 입력 클록과 상기 카운트 신호를 위상/주파수 차를 기초로 상기 제1 및 제2 제어 신호들을 생성하는 단계는

상기 지연된 입력 클록을 입력받는 경우에는 상기 제1 제어 신호를 생성하는 단계;

상기 카운트 신호를 입력받는 경우에는 상기 제2 제어 신호를 생성하는 단계; 및

상기 제1 및 제2 제어 신호들이 동시에 생성되거나 상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 제1 및 제2 제어 신호들을 리셋하는 단계를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하는 방법.
제30항에 있어서, 상기 제1 및 제2 제어 신호들을 리셋하는 단계는

상기 입력 클록의 위상/주파수가 상기 카운트 신호의 위상/주파수보다 늦는(follow) 경우에는 상기 카운트 신호가 천이되는 시점에 상기 제1 및 제2 제어 신호들을 리셋하는 단계를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하는 방법.
제28항에 있어서, 상기 지연된 입력 클록 및 상기 카운트 신호를 기초로 상기 지연된 입력 클록 및 피드백 클록 중 하나의 신호를 선택하는 단계는

상기 카운트 신호가 상기 지연된 입력 신호가 N 번 지연되었음을 나타내는 제1 논리 레벨에 상응하고 상기 지연된 입력 클록이 제2 논리 레벨에 상응하는 경우에는 상기 지연된 입력 클록을 선택하는 단계; 및

그렇지 않은 경우에는 상기 전압 제어 딜레이 라인으로부터 출력된 상기 피드백 클록의 반전 신호를 선택하는 단계를 포함하는 것을 특징으로 하는 상기 입력 클록을 N배 체배하는 방법.