JP3220052B2 - クロック制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号の制
御装置に関する。
御装置に関する。
【０００２】
【従来の技術】従来のクロック信号逓倍回路は、例え
ば、図２０（ＩＳＳＣＣ Ｄｉｇｅｓｔｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６・２１７，Ｆ
ｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ
５，５３０，８３７）に示されるように、４逓倍の場合
には、４組の遅延回路３０１、３０２、３０３、３０４
と、４組の切替器３０５、３０６、３０７、３０８と、
位相比較器３０９と、計数器３１０とから構成されてい
た。また、第１〜第４の遅延回路３０１、３０２、３０
３、３０４は、それぞれ第１〜第４の切替器３０５〜３
０８によって出力端子が選択されるものであり、４組の
遅延回路３０１〜３０４は直列に接続されていた。
ば、図２０（ＩＳＳＣＣ Ｄｉｇｅｓｔｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．２１６・２１７，Ｆ
ｅｂ．１９９６、ＵＳＰ５，４２２，８３５、ＵＳＰ
５，５３０，８３７）に示されるように、４逓倍の場合
には、４組の遅延回路３０１、３０２、３０３、３０４
と、４組の切替器３０５、３０６、３０７、３０８と、
位相比較器３０９と、計数器３１０とから構成されてい
た。また、第１〜第４の遅延回路３０１、３０２、３０
３、３０４は、それぞれ第１〜第４の切替器３０５〜３
０８によって出力端子が選択されるものであり、４組の
遅延回路３０１〜３０４は直列に接続されていた。
【０００３】そして、外部から入力される第１のクロッ
ク３１１と４組の遅延回路列３０１〜３０４を通過した
第５のクロック３１５とが位相比較器３０９で比較さ
れ、その比較結果に基いてＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７が計数器３１０に転送され、計数器３１０
から切替器３０５〜３０８に制御信号３１８が出力さ
れ、その制御信号３１８で切替器３０５〜３０８が制御
され、第１のクロック３１１と第５のクロック３１５と
の位相が等しくなるように調整されていた。
ク３１１と４組の遅延回路列３０１〜３０４を通過した
第５のクロック３１５とが位相比較器３０９で比較さ
れ、その比較結果に基いてＵＰ信号３１６またはＤＯＷ
Ｎ信号３１７が計数器３１０に転送され、計数器３１０
から切替器３０５〜３０８に制御信号３１８が出力さ
れ、その制御信号３１８で切替器３０５〜３０８が制御
され、第１のクロック３１１と第５のクロック３１５と
の位相が等しくなるように調整されていた。
【０００４】ここで、４組の遅延回路３０１〜３０４の
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期の１／４になる。したがって、第１のクロック３１
１、第２のクロック３１２、第３のクロック３１３、第
４のクロック３１４を合成することにより、第１のクロ
ック３１１を４逓倍したと同じクロック波形を得ること
ができる。
遅延時間は等しく調整されるため、その遅延時間も等し
くなり、第１のクロック３１１、第２のクロック３１
２、第３のクロック３１３、第４のクロック３１４のタ
イミング差は等しく、そのタイミング差は、クロック周
期の１／４になる。したがって、第１のクロック３１
１、第２のクロック３１２、第３のクロック３１３、第
４のクロック３１４を合成することにより、第１のクロ
ック３１１を４逓倍したと同じクロック波形を得ること
ができる。
【０００５】またクロック信号を逓倍する回路として
は、フェーズロックループ（ＰＬＬ）が用いられてい
る。図２１に示すように、フェーズロックループでは、
電圧制御発信器３２２からの出力が分周器３２３を用い
て分周され、その分周信号と外部クロック３２４とが位
相比較器３１９で比較され、その比較結果がＵＰ信号３
２５またはＤＯＷＮ信号３２６としてチャージポンプ３
２０及びループフィルタ３２１を介して電圧制御発信器
３２２に入力され、その信号によって電圧制御発信器３
２２が制御され、電圧制御発信器３２２の出力を分周し
たクロックが、外部クロック３２４と等しい周波数にな
るように調節される。これにより、電圧制御発信器３２
２は、分周数の逆倍数の逓倍クロック３２７を出力する
ようになっていた。
は、フェーズロックループ（ＰＬＬ）が用いられてい
る。図２１に示すように、フェーズロックループでは、
電圧制御発信器３２２からの出力が分周器３２３を用い
て分周され、その分周信号と外部クロック３２４とが位
相比較器３１９で比較され、その比較結果がＵＰ信号３
２５またはＤＯＷＮ信号３２６としてチャージポンプ３
２０及びループフィルタ３２１を介して電圧制御発信器
３２２に入力され、その信号によって電圧制御発信器３
２２が制御され、電圧制御発信器３２２の出力を分周し
たクロックが、外部クロック３２４と等しい周波数にな
るように調節される。これにより、電圧制御発信器３２
２は、分周数の逆倍数の逓倍クロック３２７を出力する
ようになっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、図２０
に示す回路では、直列接続した遅延回路列を通過した信
号と外部クロックとを数十回比較し、その比較毎に徐々
に遅延差、位相差を補正する構成であり、また図２１に
示す回路では、電圧制御発信器の出力を分周したクロッ
クが外部クロックと等しい周波数になるように数十回調
整して徐々に遅延差、位相差を補正する構成であるた
め、逓倍されたクロックを得るまでに数十クロック以上
待つ必要があり、高速性に欠けるという問題があった。
に示す回路では、直列接続した遅延回路列を通過した信
号と外部クロックとを数十回比較し、その比較毎に徐々
に遅延差、位相差を補正する構成であり、また図２１に
示す回路では、電圧制御発信器の出力を分周したクロッ
クが外部クロックと等しい周波数になるように数十回調
整して徐々に遅延差、位相差を補正する構成であるた
め、逓倍されたクロックを得るまでに数十クロック以上
待つ必要があり、高速性に欠けるという問題があった。
【０００７】また、図１９及び図２０に示す回路は、基
本的にクロック制御にしか使用できず、遅延度を可変す
る遅延回路として使用することは、不可能であった。
本的にクロック制御にしか使用できず、遅延度を可変す
る遅延回路として使用することは、不可能であった。
【０００８】本発明の目的は、高速性を実現し、かつ可
変遅延回路としても利用可能なクロック信号制御装置を
提供することにある。
変遅延回路としても利用可能なクロック信号制御装置を
提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係わるクロック信号制御装置は、外部クロ
ックを分周器で分周し生成されてなる、互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、外部から入力される逓倍数決定コード
信号で規定される数Ｎで分割し、相の数をｍ×Ｎ倍とし
たクロックを生成し、ｍ×Ｎ倍とした相のクロックを所
定の数の相に多重化して出力する多相クロック逓倍回路
と、この多相クロック逓倍回路から出力された所定数の
相のクロックを入力とし、これらのクロックを合成して
１相の逓倍クロックを出力するクロック合成回路と、を
少なくとも備えてなるクロック信号制御装置であって、
前記多相クロック逓倍回路が、前記ｍ相のクロックのう
ち二つの入力端に入力された相の異なる二つのクロック
のタイミング差を、さらに前記逓倍数決定コード信号で
規定される数Ｎで分割してなる遅延時間の出力信号を出
力するタイミング差分割器を予め定められた所定数（Ｎ
ｍａｘ）並置し、この複数のタイミング差分割器からＮ
相の出力クロックが出力されてなるタイミング差Ｎ重分
割器を複数（ｍ）個備えるとともに、前記ｍ個のタイミ
ング差Ｎ重分割器からのｍ×Ｎ相の出力クロックを多重
して、所定の数の相に多重化して出力する多重化回路を
備え、前記タイミング差分割器が、電源と内部ノードの
間に挿入され、前記内部ノードの充電のタイミングを制
御する信号によりオンされ、前記電源から前記内部ノー
ドへの電流パスを形成する第１のスイッチ素子と、前記
内部ノードとグランド間に、制御端子に前記逓倍数決定
コード信号が入力されてオン／オフされるか、常時オン
とされる第２のスイッチ素子と前記二つのクロックの第
１又は第２のクロックが制御端子に入力されてオン／オ
フされる第３のスイッチ素子とを含む第１の直列回路を
少なくとも１つは備えるとともに、前記内部ノードとグ
ランド間には、制御端子に前記逓倍数決定コード信号が
入力されてオン／オフされるか、常時オンとされる第４
のスイッチ素子と前記二つのクロックのうち第２のクロ
ックが制御端子に入力されてオン／オフされる第５のス
イッチ素子とを含む第２の直列回路を複数個並列に備
え、 前記内部ノードが入力端に接続され前記内部ノード
電圧としきい値電圧との大小関係が変化した場合に、出
力端より出力する出力信号の論理を変化させる論理回路
を備え、さらに、前記内部ノードとグランド間に、外部
から入力され前記内部ノードに付加される容量の容量値
を可変制御するための制御信号が信号端子に接続される
第６のスイッチ素子と容量素子とからなる第３の直列回
路を複数並列に備えた、ことを特徴とする。
め、本発明に係わるクロック信号制御装置は、外部クロ
ックを分周器で分周し生成されてなる、互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、外部から入力される逓倍数決定コード
信号で規定される数Ｎで分割し、相の数をｍ×Ｎ倍とし
たクロックを生成し、ｍ×Ｎ倍とした相のクロックを所
定の数の相に多重化して出力する多相クロック逓倍回路
と、この多相クロック逓倍回路から出力された所定数の
相のクロックを入力とし、これらのクロックを合成して
１相の逓倍クロックを出力するクロック合成回路と、を
少なくとも備えてなるクロック信号制御装置であって、
前記多相クロック逓倍回路が、前記ｍ相のクロックのう
ち二つの入力端に入力された相の異なる二つのクロック
のタイミング差を、さらに前記逓倍数決定コード信号で
規定される数Ｎで分割してなる遅延時間の出力信号を出
力するタイミング差分割器を予め定められた所定数（Ｎ
ｍａｘ）並置し、この複数のタイミング差分割器からＮ
相の出力クロックが出力されてなるタイミング差Ｎ重分
割器を複数（ｍ）個備えるとともに、前記ｍ個のタイミ
ング差Ｎ重分割器からのｍ×Ｎ相の出力クロックを多重
して、所定の数の相に多重化して出力する多重化回路を
備え、前記タイミング差分割器が、電源と内部ノードの
間に挿入され、前記内部ノードの充電のタイミングを制
御する信号によりオンされ、前記電源から前記内部ノー
ドへの電流パスを形成する第１のスイッチ素子と、前記
内部ノードとグランド間に、制御端子に前記逓倍数決定
コード信号が入力されてオン／オフされるか、常時オン
とされる第２のスイッチ素子と前記二つのクロックの第
１又は第２のクロックが制御端子に入力されてオン／オ
フされる第３のスイッチ素子とを含む第１の直列回路を
少なくとも１つは備えるとともに、前記内部ノードとグ
ランド間には、制御端子に前記逓倍数決定コード信号が
入力されてオン／オフされるか、常時オンとされる第４
のスイッチ素子と前記二つのクロックのうち第２のクロ
ックが制御端子に入力されてオン／オフされる第５のス
イッチ素子とを含む第２の直列回路を複数個並列に備
え、 前記内部ノードが入力端に接続され前記内部ノード
電圧としきい値電圧との大小関係が変化した場合に、出
力端より出力する出力信号の論理を変化させる論理回路
を備え、さらに、前記内部ノードとグランド間に、外部
から入力され前記内部ノードに付加される容量の容量値
を可変制御するための制御信号が信号端子に接続される
第６のスイッチ素子と容量素子とからなる第３の直列回
路を複数並列に備えた、ことを特徴とする。
【００１０】また、本発明に係るクロック信号制御装置
は、外部クロックを入力して分周して互いに位相の異な
るｍ相のクロックを生成出力する分周器と、前記外部ク
ロックを入力し前記外部クロックの周期を検知する周期
検知回路と、前記分周器から出力される互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、逓倍数決定コード信号で規定される数
Ｎで分割して、相の数をｍ×Ｎ倍としたクロックを生成
し、ｍ×Ｎ倍とした相のクロックを所定の数の相に多重
化して出力する多相クロック逓倍回路と、前記多相クロ
ック逓倍回路から出力された所定数の相のクロックを入
力とし、これらのクロックを合成して１相の逓倍クロッ
クを出力するクロック合成回路と、を備えてなるクロッ
ク信号制御装置であって、前記多相クロック逓倍回路
が、前記ｍ相のクロックのうち二つの入力端に入力され
た相の異なる二つのクロックのタイミング差を逓倍数決
定コード信号で規定される数Ｎで分割してなる遅延時間
の出力信号を出力するタイミング差分割器を予め定めら
れた所定数（Ｎmax）並置し、前記複数のタイミング差
分割器から少なくともＮ相の出力クロックが出力されて
なるタイミング差Ｎ重分割器を複数（ｍ）個備えるとと
もに、前記ｍ個のタイミング差Ｎ重分割器からのｍ×Ｎ
相の出力クロックを多重して、所定の数の相に多重化し
て出力する多重化回路を備え、前記タイミング差分割器
が、電源と内部ノードの間に挿入され、前記内部ノード
の充電を制御する信号によりオンされ、前記第１の電源
から前記内部ノードへの電流パスを形成する第１のスイ
ッチ素子と、 前記内部ノードとクランド間に、制御端
子に前記逓倍数決定コード信号が入力されてオン／オフ
されるか、制御端子が固定電位とされ常時オンとされる
第２のスイッチ素子と、前記二つのクロックの第１又は
第２のクロックが制御端子に入力されてオン／オフされ
る第３のスイッチ素子とを含む第１の直列回路を少なく
とも１つ備え、前記内部ノードとクランド間に、制御端
子に逓倍数決定コード信号が入力されてオン／オフされ
るか、制御端子が固定電位とされ常時オンとされる第４
のスイッチ素子と、前記二つのクロックのうち第２のク
ロックが制御端子に入力されてオ ン及びオフされる第５
のスイッチ素子とを含む第２の直列回路を、複数個並列
に備え、前記内部ノードが入力端に接続され、前記内部
ノード電圧としきい値電圧との大小関係が変化した場合
に、出力端より出力される出力信号の論理値を可変させ
るバッファ回路を備え、前記内部ノードとグランド間
に、前記周期検知回路から出力される制御信号が制御端
子に接続される第６のスイッチ素子と容量素子とからな
る第３の直列回路を、複数個並列に備え、前記制御信号
の値により前記第６のスイッチ素子群がオン／オフ制御
され、前記内部ノードに付加される容量の容量値が決定
される、ことを特徴とする。
は、外部クロックを入力して分周して互いに位相の異な
るｍ相のクロックを生成出力する分周器と、前記外部ク
ロックを入力し前記外部クロックの周期を検知する周期
検知回路と、前記分周器から出力される互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、逓倍数決定コード信号で規定される数
Ｎで分割して、相の数をｍ×Ｎ倍としたクロックを生成
し、ｍ×Ｎ倍とした相のクロックを所定の数の相に多重
化して出力する多相クロック逓倍回路と、前記多相クロ
ック逓倍回路から出力された所定数の相のクロックを入
力とし、これらのクロックを合成して１相の逓倍クロッ
クを出力するクロック合成回路と、を備えてなるクロッ
ク信号制御装置であって、前記多相クロック逓倍回路
が、前記ｍ相のクロックのうち二つの入力端に入力され
た相の異なる二つのクロックのタイミング差を逓倍数決
定コード信号で規定される数Ｎで分割してなる遅延時間
の出力信号を出力するタイミング差分割器を予め定めら
れた所定数（Ｎmax）並置し、前記複数のタイミング差
分割器から少なくともＮ相の出力クロックが出力されて
なるタイミング差Ｎ重分割器を複数（ｍ）個備えるとと
もに、前記ｍ個のタイミング差Ｎ重分割器からのｍ×Ｎ
相の出力クロックを多重して、所定の数の相に多重化し
て出力する多重化回路を備え、前記タイミング差分割器
が、電源と内部ノードの間に挿入され、前記内部ノード
の充電を制御する信号によりオンされ、前記第１の電源
から前記内部ノードへの電流パスを形成する第１のスイ
ッチ素子と、 前記内部ノードとクランド間に、制御端
子に前記逓倍数決定コード信号が入力されてオン／オフ
されるか、制御端子が固定電位とされ常時オンとされる
第２のスイッチ素子と、前記二つのクロックの第１又は
第２のクロックが制御端子に入力されてオン／オフされ
る第３のスイッチ素子とを含む第１の直列回路を少なく
とも１つ備え、前記内部ノードとクランド間に、制御端
子に逓倍数決定コード信号が入力されてオン／オフされ
るか、制御端子が固定電位とされ常時オンとされる第４
のスイッチ素子と、前記二つのクロックのうち第２のク
ロックが制御端子に入力されてオ ン及びオフされる第５
のスイッチ素子とを含む第２の直列回路を、複数個並列
に備え、前記内部ノードが入力端に接続され、前記内部
ノード電圧としきい値電圧との大小関係が変化した場合
に、出力端より出力される出力信号の論理値を可変させ
るバッファ回路を備え、前記内部ノードとグランド間
に、前記周期検知回路から出力される制御信号が制御端
子に接続される第６のスイッチ素子と容量素子とからな
る第３の直列回路を、複数個並列に備え、前記制御信号
の値により前記第６のスイッチ素子群がオン／オフ制御
され、前記内部ノードに付加される容量の容量値が決定
される、ことを特徴とする。
【００１１】また、本発明に係るクロック信号制御装置
は、前記タイミング差Ｎ重分割器が、前記相の異なる二
つのクロックのうち、遅れた位相の方のクロックを入力
して、並置された前記各タイミング差分割器の内部ノー
ドを充電するリセット信号を生成するリセット信号発生
回路を備え、 前記各タイミング差分割器が、前記電源
と内部ノードの間に前記第１のスイッチ素子と直列に挿
入される第７のスイッチ素子を備え、前記第７のスイッ
チ素子には、前記リセット信号発生回路からのリセット
信号が入力され、前記相の異なる二つのクロックのう
ち、進んだ位相の方のクロックが前記第１のスイッチ素
子の制御端子に入力され、進んだ位相の方のクロックが
第１の論理値であり、前記リセット信号発生回路からの
リセット信号がアクティブのときに、前記内部ノードが
プリチャージされる、ことを特徴とする。
は、前記タイミング差Ｎ重分割器が、前記相の異なる二
つのクロックのうち、遅れた位相の方のクロックを入力
して、並置された前記各タイミング差分割器の内部ノー
ドを充電するリセット信号を生成するリセット信号発生
回路を備え、 前記各タイミング差分割器が、前記電源
と内部ノードの間に前記第１のスイッチ素子と直列に挿
入される第７のスイッチ素子を備え、前記第７のスイッ
チ素子には、前記リセット信号発生回路からのリセット
信号が入力され、前記相の異なる二つのクロックのう
ち、進んだ位相の方のクロックが前記第１のスイッチ素
子の制御端子に入力され、進んだ位相の方のクロックが
第１の論理値であり、前記リセット信号発生回路からの
リセット信号がアクティブのときに、前記内部ノードが
プリチャージされる、ことを特徴とする。
【００１２】また、本発明に係るクロック信号制御装置
は、前記タイミング差分割器において、前記内部ノード
とグランド間に並列配置される、前記第１、第２の直列
回路が、それぞれ、前記リセット信号をゲート入力と
し、前記リセット信号がインアクティブのときオン状態
とされる定電流源用のトランジスタを備えた、ことを特
徴とする。
は、前記タイミング差分割器において、前記内部ノード
とグランド間に並列配置される、前記第１、第２の直列
回路が、それぞれ、前記リセット信号をゲート入力と
し、前記リセット信号がインアクティブのときオン状態
とされる定電流源用のトランジスタを備えた、ことを特
徴とする。
【００１３】また、本発明に係るクロック信号制御装置
は、前記リセット信号発生回路が、電源と内部ノードの
間に挿入され、制御端子に前記相の異なる二つのクロッ
クのうち遅れた位相の方のクロック（「入力クロック」
という）が入力され、前記第１の電源から前記内部ノー
ドへの電流パスを形成する第８のスイッチ素子と、前記
内部ノードとクランド間に、制御端子に逓倍数決定コー
ド信号が入力されてオン／オフされるか、制御端子が固
定電位とされ常時オンとされる第９のスイッチ素子と、
制御端子に、前記入力クロックが入力されてオン／オフ
されるか、ＧＮＤに接続される第１０のスイッチ素子と
を含む直列回路を少なくとも１つは備え、前記内部ノー
ドとクランド間に、制御端子に逓倍数決定コード信号が
入力されてオン／オフされる第１１のスイッチ素子と、
制御端子に前記入力クロックが入力されてオン／オフさ
れる第１２のスイッチ素子とを含む直列回路を、複数個
並列に備え、前記内部ノードが入力端に接続され、前記
内部ノード電圧としきい値電圧との大小関係が変化した
場合に、出力端より出力する出力信号の論理を変化させ
るバッファ回路と、前記入力クロックと前記バッファ回
路の出力を入力としてリセット信号を生成出力する論理
回路と前記内部ノードとグランド間に、前記周期検知回
路から出力される制御信号が制御端子に接続される第１
３のスイッチ素子と容量素子とからなる第３の直列回路
を、複数個並列に備え前記制御信号の値により前記第１
２のスイッチ素子群がオン／オフ制御され、前記内部ノ
ードに付加される容量の容量値が決定される、ことを特
徴とする。
は、前記リセット信号発生回路が、電源と内部ノードの
間に挿入され、制御端子に前記相の異なる二つのクロッ
クのうち遅れた位相の方のクロック（「入力クロック」
という）が入力され、前記第１の電源から前記内部ノー
ドへの電流パスを形成する第８のスイッチ素子と、前記
内部ノードとクランド間に、制御端子に逓倍数決定コー
ド信号が入力されてオン／オフされるか、制御端子が固
定電位とされ常時オンとされる第９のスイッチ素子と、
制御端子に、前記入力クロックが入力されてオン／オフ
されるか、ＧＮＤに接続される第１０のスイッチ素子と
を含む直列回路を少なくとも１つは備え、前記内部ノー
ドとクランド間に、制御端子に逓倍数決定コード信号が
入力されてオン／オフされる第１１のスイッチ素子と、
制御端子に前記入力クロックが入力されてオン／オフさ
れる第１２のスイッチ素子とを含む直列回路を、複数個
並列に備え、前記内部ノードが入力端に接続され、前記
内部ノード電圧としきい値電圧との大小関係が変化した
場合に、出力端より出力する出力信号の論理を変化させ
るバッファ回路と、前記入力クロックと前記バッファ回
路の出力を入力としてリセット信号を生成出力する論理
回路と前記内部ノードとグランド間に、前記周期検知回
路から出力される制御信号が制御端子に接続される第１
３のスイッチ素子と容量素子とからなる第３の直列回路
を、複数個並列に備え前記制御信号の値により前記第１
２のスイッチ素子群がオン／オフ制御され、前記内部ノ
ードに付加される容量の容量値が決定される、ことを特
徴とする。
【００１４】また、本発明に係るクロック信号制御装置
は、前記第１のスイッチ素子が第１導電型のＭＯＳトラ
ンジスタよりなり、前記第２乃至第６のスイッチ素子が
第２導電型のＭＯＳトランジスタよりなることを特徴と
する。
は、前記第１のスイッチ素子が第１導電型のＭＯＳトラ
ンジスタよりなり、前記第２乃至第６のスイッチ素子が
第２導電型のＭＯＳトランジスタよりなることを特徴と
する。
【００１５】また、本発明に係るクロック信号制御装置
は、前記内部ノードとグランド間に並列接続される第３
の直列回路群を構成する前記各容量素子の容量値が異な
り、前記容量値の大きさに対応して前記第６のスイッチ
素子のトランジスタのゲート幅が異なる、ことを特徴と
する。
は、前記内部ノードとグランド間に並列接続される第３
の直列回路群を構成する前記各容量素子の容量値が異な
り、前記容量値の大きさに対応して前記第６のスイッチ
素子のトランジスタのゲート幅が異なる、ことを特徴と
する。
【００１６】また、本発明に係るクロック信号制御装置
は、前記第１、第７、第８のスイッチ素子が第１導電型
のＭＯＳトランジスタよりなり、前記第２乃至第６、第
９乃至第１３のスイッチ素子が第２導電型のＭＯＳトラ
ンジスタよりなることを特徴とする。
は、前記第１、第７、第８のスイッチ素子が第１導電型
のＭＯＳトランジスタよりなり、前記第２乃至第６、第
９乃至第１３のスイッチ素子が第２導電型のＭＯＳトラ
ンジスタよりなることを特徴とする。
【００１７】また、本発明に係るクロック信号制御装置
は、外部クロックを入力して分周して互いに位相の異な
るｍ相のクロックを生成出力する分周器と、前記外部ク
ロックを入力し前記外部クロックの周期を検知する周期
検知回路と、前記分周器から出力される互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、逓倍数決定コード信号で規定される数
Ｎで分割して、相の数をｍ×Ｎ倍としたクロックを生成
し、ｍ×Ｎ倍とした相のクロックを所定の数の相に多重
化して出力する多相クロック逓倍回路と、前記多相クロ
ック逓倍回路から出力された所定数の相のクロックを入
力とし、これらのクロックを合成して１相の逓倍クロッ
クを出力するクロック合成回路と、を備えてなるクロッ
ク信号制御装置であって、前記多相クロック逓倍回路
が、前記ｍ相のクロックのうち二つの入力端に入力され
た隣接する相の第１、第２のクロックについて、前記第
１、第２のクロックがともに第２の論理値のときに第１
の論理値を出力する第１の論理回路と、前記第２のクロ
ックを反転する反転回路とを備え、前記第１の論理回路
と前記反転回路の出力を二つクロックとして入力し、前
記二つのクロックのタイミング差を逓倍数決定コード信
号で規定される数Ｎで分割してなる遅延時間の出力信号
を出力するタイミング差分割器を所定数（Ｎmax）個並
置し、前記複数のタイミング差分割器から少なくともＮ
相の出力クロックが出力されてなるタイミング差Ｎ重分
割器を、複数（ｍ）個備えるとともに、前記ｍ個のタイ
ミング差Ｎ重分割器からのｍ×Ｎ相の出力クロックを多
重して、所定の数の相に多重化して出力する多重化回路
を備え、前記タイミング差分割器が、電源と内部ノード
の間に挿入され、前記入力された二つのクロックのうち
一方のクロックが制御端子に入力されてオンされ、前記
電源から前記内部ノードへの電流パスを形成する第１の
スイッチ素子と、前記内部ノードとクランド間に、制御
端子に前記逓倍数決定コード信号が入力されてオン／オ
フされる第２のスイッチ素子と前記二つのクロックのう
ち一方のクロックが制御端子に入力されてオン／オフさ
れる第３のスイッチ素子とを含む第 １の直列回路を、複
数個並列に備え、前記内部ノードとクランド間に、制御
端子に逓倍数決定コード信号が入力されてオン／オフさ
れる第４のスイッチ素子と前記二つのクロックのうち他
方のクロックが制御端子に入力されてオン／オフされる
第５のスイッチ素子とを含む第２の直列回路を、複数個
並列に備え、前記内部ノードが第１の入力端に接続さ
れ、前記二つのクロックのうち一方のクロックを反転し
た信号が第２の入力端に接続され、前記第２の入力端が
第１の論理値のとき、前記第１の入力端の論理値を反転
した信号を出力信号として出力し、前記第２の入力端が
第２の論理値のとき前記出力信号として第１の論理値を
出力する第２の論理回路と、前記内部ノードとグランド
間に、前記周期検知回路から出力される制御信号が制御
端子に接続される第６のスイッチ素子と容量素子とから
なる第３の直列回路を、複数個並列に備え、前記制御信
号の値により前記第６のスイッチ素子群がオン／オフ制
御され、前記内部ノードに付加される容量の容量値が決
定される、ことを特徴とする。
は、外部クロックを入力して分周して互いに位相の異な
るｍ相のクロックを生成出力する分周器と、前記外部ク
ロックを入力し前記外部クロックの周期を検知する周期
検知回路と、前記分周器から出力される互いに位相の異
なるｍ相のクロックを入力とし、異なる相のクロックパ
ルスの位相差を、逓倍数決定コード信号で規定される数
Ｎで分割して、相の数をｍ×Ｎ倍としたクロックを生成
し、ｍ×Ｎ倍とした相のクロックを所定の数の相に多重
化して出力する多相クロック逓倍回路と、前記多相クロ
ック逓倍回路から出力された所定数の相のクロックを入
力とし、これらのクロックを合成して１相の逓倍クロッ
クを出力するクロック合成回路と、を備えてなるクロッ
ク信号制御装置であって、前記多相クロック逓倍回路
が、前記ｍ相のクロックのうち二つの入力端に入力され
た隣接する相の第１、第２のクロックについて、前記第
１、第２のクロックがともに第２の論理値のときに第１
の論理値を出力する第１の論理回路と、前記第２のクロ
ックを反転する反転回路とを備え、前記第１の論理回路
と前記反転回路の出力を二つクロックとして入力し、前
記二つのクロックのタイミング差を逓倍数決定コード信
号で規定される数Ｎで分割してなる遅延時間の出力信号
を出力するタイミング差分割器を所定数（Ｎmax）個並
置し、前記複数のタイミング差分割器から少なくともＮ
相の出力クロックが出力されてなるタイミング差Ｎ重分
割器を、複数（ｍ）個備えるとともに、前記ｍ個のタイ
ミング差Ｎ重分割器からのｍ×Ｎ相の出力クロックを多
重して、所定の数の相に多重化して出力する多重化回路
を備え、前記タイミング差分割器が、電源と内部ノード
の間に挿入され、前記入力された二つのクロックのうち
一方のクロックが制御端子に入力されてオンされ、前記
電源から前記内部ノードへの電流パスを形成する第１の
スイッチ素子と、前記内部ノードとクランド間に、制御
端子に前記逓倍数決定コード信号が入力されてオン／オ
フされる第２のスイッチ素子と前記二つのクロックのう
ち一方のクロックが制御端子に入力されてオン／オフさ
れる第３のスイッチ素子とを含む第 １の直列回路を、複
数個並列に備え、前記内部ノードとクランド間に、制御
端子に逓倍数決定コード信号が入力されてオン／オフさ
れる第４のスイッチ素子と前記二つのクロックのうち他
方のクロックが制御端子に入力されてオン／オフされる
第５のスイッチ素子とを含む第２の直列回路を、複数個
並列に備え、前記内部ノードが第１の入力端に接続さ
れ、前記二つのクロックのうち一方のクロックを反転し
た信号が第２の入力端に接続され、前記第２の入力端が
第１の論理値のとき、前記第１の入力端の論理値を反転
した信号を出力信号として出力し、前記第２の入力端が
第２の論理値のとき前記出力信号として第１の論理値を
出力する第２の論理回路と、前記内部ノードとグランド
間に、前記周期検知回路から出力される制御信号が制御
端子に接続される第６のスイッチ素子と容量素子とから
なる第３の直列回路を、複数個並列に備え、前記制御信
号の値により前記第６のスイッチ素子群がオン／オフ制
御され、前記内部ノードに付加される容量の容量値が決
定される、ことを特徴とする。
【００１８】また、本発明に係るクロック信号制御装置
は、前記第１のスイッチ素子が第１導電型のＭＯＳトラ
ンジスタよりなり、前記第２乃至第６のスイッチ素子が
第２導電型のＭＯＳトランジスタよりなる、ことを特徴
とする。
は、前記第１のスイッチ素子が第１導電型のＭＯＳトラ
ンジスタよりなり、前記第２乃至第６のスイッチ素子が
第２導電型のＭＯＳトランジスタよりなる、ことを特徴
とする。
【００１９】また、本発明に係るクロック信号制御装置
は、前記タイミング差Ｎ重分割器において並置される前
記タイミング差分割器の数Ｎmaxが逓倍可能な最大数と
され、前記逓倍数決定コード信号で規定される数Ｎを超
えたＮ＋１からＮmax番目の前記タイミング差分割器か
らの出力は、前記タイミング差分割器で所定の論理値に
固定されるか、前記クロック合成回路で除去される、こ
とを特徴とする。
は、前記タイミング差Ｎ重分割器において並置される前
記タイミング差分割器の数Ｎmaxが逓倍可能な最大数と
され、前記逓倍数決定コード信号で規定される数Ｎを超
えたＮ＋１からＮmax番目の前記タイミング差分割器か
らの出力は、前記タイミング差分割器で所定の論理値に
固定されるか、前記クロック合成回路で除去される、こ
とを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２１】（実施形態１）図１は、本発明の基本的構
成を示す原理図である。
成を示す原理図である。
【００２２】図１において、１は分周器であって、分周
器１は、外部クロック１を多相のクロック（Ｑ1〜ＱN）
８に分周するようになっている。
器１は、外部クロック１を多相のクロック（Ｑ1〜ＱN）
８に分周するようになっている。
【００２３】２は多相クロック逓倍回路であって、多相
クロック逓倍回路２は、複数並列配列したタイミング差
Ｎ重分割器３ａを有している。５はクロック合成回路、
６は周期検知回路、７は外部クロック、１２は逓倍数決
定コードである。
クロック逓倍回路２は、複数並列配列したタイミング差
Ｎ重分割器３ａを有している。５はクロック合成回路、
６は周期検知回路、７は外部クロック、１２は逓倍数決
定コードである。
【００２４】図１において、本発明のクロック信号制御
方法は、クロックを制御するクロック信号制御方法であ
って、外部クロック７を多相のクロック（Ｑ1〜ＱN）８
に分周し、多相クロック（Ｑ1〜ＱN）８の異なる位相ク
ロックの異なる相のパルスの位相差を複数に分割するこ
とを基本的構成とするものであり、さらに多相クロック
（Ｑ1〜ＱN）８の異なる位相クロックの異なる相のパル
スの位相差を複数に分割することを利用して、多相クロ
ック（Ｑ1〜ＱN）８の異なる位相クロックの異なる相の
パルスを複数に分割し、次に分割した異なる相のクロッ
クを多重化し、多相クロック（Ｑ1〜ＱN）８の相を倍増
することを特徴とする（以下、相数変換方法という）、
或いは外部クロック７を多相のクロック（Ｑ1〜ＱN）８
に分周し、多相クロック（Ｑ1〜ＱN）８の異なる位相ク
ロックの異なる相のパルスを複数に分割し、次に分割し
た異なる相のクロックを多重化し、多相クロック（Ｑ1
〜ＱN）８の周波数を逓倍することを特徴とする（以
下、相数不変方法という）ものである。
方法は、クロックを制御するクロック信号制御方法であ
って、外部クロック７を多相のクロック（Ｑ1〜ＱN）８
に分周し、多相クロック（Ｑ1〜ＱN）８の異なる位相ク
ロックの異なる相のパルスの位相差を複数に分割するこ
とを基本的構成とするものであり、さらに多相クロック
（Ｑ1〜ＱN）８の異なる位相クロックの異なる相のパル
スの位相差を複数に分割することを利用して、多相クロ
ック（Ｑ1〜ＱN）８の異なる位相クロックの異なる相の
パルスを複数に分割し、次に分割した異なる相のクロッ
クを多重化し、多相クロック（Ｑ1〜ＱN）８の相を倍増
することを特徴とする（以下、相数変換方法という）、
或いは外部クロック７を多相のクロック（Ｑ1〜ＱN）８
に分周し、多相クロック（Ｑ1〜ＱN）８の異なる位相ク
ロックの異なる相のパルスを複数に分割し、次に分割し
た異なる相のクロックを多重化し、多相クロック（Ｑ1
〜ＱN）８の周波数を逓倍することを特徴とする（以
下、相数不変方法という）ものである。
【００２５】上述した相数変換方法と相数不変方法とに
おける多相クロック（Ｑ1〜ＱN）８の相の数、多相クロ
ック（Ｑ1〜ＱN）８の周波数との関係を図２に示す。図
２（ａ）及び（ｃ）は、相数変換方法における多相クロ
ック（Ｑ1〜ＱN）８の相の数、多相クロック（Ｑ1〜Ｑ
N）８の周波数との関係を示す図、図２（ｂ）は、相数
不変方法における多相クロック（Ｑ1〜ＱN）８の相の
数、多相クロック（Ｑ1〜ＱN）８の周波数との関係を示
す図である。図２において、外部クロック７は、相の数
を１とし、その周波数をＡ（定数）として図示してい
る。
おける多相クロック（Ｑ1〜ＱN）８の相の数、多相クロ
ック（Ｑ1〜ＱN）８の周波数との関係を図２に示す。図
２（ａ）及び（ｃ）は、相数変換方法における多相クロ
ック（Ｑ1〜ＱN）８の相の数、多相クロック（Ｑ1〜Ｑ
N）８の周波数との関係を示す図、図２（ｂ）は、相数
不変方法における多相クロック（Ｑ1〜ＱN）８の相の
数、多相クロック（Ｑ1〜ＱN）８の周波数との関係を示
す図である。図２において、外部クロック７は、相の数
を１とし、その周波数をＡ（定数）として図示してい
る。
【００２６】図２（ａ）に示す相数変換方法では、多相
クロック（Ｑ1〜ＱN）８の相の数は、分周後の多相クロ
ック（Ｑ1〜ＱN）８の相の数はｍ倍となり、その周波数
はＡ／ｍとなる。そして、分割した後の多相クロック
（Ｑ1〜ＱN）８の相の数はｍ×Ｎ倍となり、その周波数
はＡ／ｍとなる。さらに、多重化後の多相クロック（Ｑ
1〜ＱN）８の相の数はＮ倍となり、その周波数はＡとな
る。なお、クロック合成を行うことにより、多相クロッ
ク（Ｑ1〜ＱN）８の相の数は１となり、その周波数はＡ
×Ｎとなる。
クロック（Ｑ1〜ＱN）８の相の数は、分周後の多相クロ
ック（Ｑ1〜ＱN）８の相の数はｍ倍となり、その周波数
はＡ／ｍとなる。そして、分割した後の多相クロック
（Ｑ1〜ＱN）８の相の数はｍ×Ｎ倍となり、その周波数
はＡ／ｍとなる。さらに、多重化後の多相クロック（Ｑ
1〜ＱN）８の相の数はＮ倍となり、その周波数はＡとな
る。なお、クロック合成を行うことにより、多相クロッ
ク（Ｑ1〜ＱN）８の相の数は１となり、その周波数はＡ
×Ｎとなる。
【００２７】図２（ｂ）に示す相数不変方法では、多相
クロック（Ｑ1〜ＱN）８の相の数は、分周後の多相クロ
ック（Ｑ1〜ＱN）８の相の数はｍ倍となり、その周波数
はＡ／ｍとなる。そして、分割した後の多相クロック
（Ｑ1〜ＱN）８の相の数はｍ×Ｎ倍となり、その周波数
はＡ／ｍとなる。さらに、多重化後の多相クロック（Ｑ
1〜ＱN）８の相の数はｍ倍となり、その周波数は（Ａ／
ｍ）×Ｎとなる。なお、クロック合成を行うことによ
り、多相クロック（Ｑ1〜ＱN）８の相の数は１となり、
その周波数はＡ×Ｎとなる。
クロック（Ｑ1〜ＱN）８の相の数は、分周後の多相クロ
ック（Ｑ1〜ＱN）８の相の数はｍ倍となり、その周波数
はＡ／ｍとなる。そして、分割した後の多相クロック
（Ｑ1〜ＱN）８の相の数はｍ×Ｎ倍となり、その周波数
はＡ／ｍとなる。さらに、多重化後の多相クロック（Ｑ
1〜ＱN）８の相の数はｍ倍となり、その周波数は（Ａ／
ｍ）×Ｎとなる。なお、クロック合成を行うことによ
り、多相クロック（Ｑ1〜ＱN）８の相の数は１となり、
その周波数はＡ×Ｎとなる。
【００２８】また図２（ｃ）に示すように相数変換方法
では、多重化後に多相のクロック（Ｑ1〜ＱN）８の相を
Ｎ又はｍの数に戻すのではなく、２ｍの相を得るように
してもよい。すなわち、相の数は、分周比ｍと分割数Ｎ
との積（ｍ×Ｎ）より小さい値の範囲に設定するように
すればよい。
では、多重化後に多相のクロック（Ｑ1〜ＱN）８の相を
Ｎ又はｍの数に戻すのではなく、２ｍの相を得るように
してもよい。すなわち、相の数は、分周比ｍと分割数Ｎ
との積（ｍ×Ｎ）より小さい値の範囲に設定するように
すればよい。
【００２９】また、本発明に係るクロック信号制御方法
の基本的構成である、外部クロックを多相のクロックに
分周し、前記多相クロックの異なる位相クロックの異な
る相のパルスの位相差を分割する方法を実施する装置と
しては図１に示すように、外部クロック７を多相のクロ
ック（Ｑ1〜ＱN）８に分周する分周器１と、多相クロッ
ク（Ｑ1〜ＱN）８の異なる位相クロックの異なる相のパ
ルスを複数に分割するタイミング差Ｎ重分割器３ａを複
数含み、複数のタイミング差Ｎ重分割器３ａを並列に配
列した多相クロック逓倍回路２とを組合わせて構成す
る。
の基本的構成である、外部クロックを多相のクロックに
分周し、前記多相クロックの異なる位相クロックの異な
る相のパルスの位相差を分割する方法を実施する装置と
しては図１に示すように、外部クロック７を多相のクロ
ック（Ｑ1〜ＱN）８に分周する分周器１と、多相クロッ
ク（Ｑ1〜ＱN）８の異なる位相クロックの異なる相のパ
ルスを複数に分割するタイミング差Ｎ重分割器３ａを複
数含み、複数のタイミング差Ｎ重分割器３ａを並列に配
列した多相クロック逓倍回路２とを組合わせて構成す
る。
【００３０】また、本発明に係る相数変換方法を実施す
る装置としては、外部クロック７を多相のクロック（Ｑ
1〜ＱN）８に分周する分周器１と、多相クロック（Ｑ1
〜ＱN）８の異なる位相クロックの異なる相のパルスの
位相差を複数に分割して多相クロック（Ｑ1〜ＱN）８の
相の数を倍増するタイミング差Ｎ重分割器３ａと、多相
クロック（Ｑ1〜ＱN）８の相を倍増するタイミング差Ｎ
重分割器３ａと、前記タイミング差Ｎ重分割器から出力
される分割した異なる相のクロックを多重化して相を倍
増した多相クロックを生成する多重化回路３ｂとを含む
多相クロック逓倍回路２とを組合わせて構成する（図５
参照）。
る装置としては、外部クロック７を多相のクロック（Ｑ
1〜ＱN）８に分周する分周器１と、多相クロック（Ｑ1
〜ＱN）８の異なる位相クロックの異なる相のパルスの
位相差を複数に分割して多相クロック（Ｑ1〜ＱN）８の
相の数を倍増するタイミング差Ｎ重分割器３ａと、多相
クロック（Ｑ1〜ＱN）８の相を倍増するタイミング差Ｎ
重分割器３ａと、前記タイミング差Ｎ重分割器から出力
される分割した異なる相のクロックを多重化して相を倍
増した多相クロックを生成する多重化回路３ｂとを含む
多相クロック逓倍回路２とを組合わせて構成する（図５
参照）。
【００３１】また、本発明に係る相数不変方法を実施す
る装置としては、外部クロック７を多相のクロック（Ｑ
1〜ＱN）８に分周する分周器１と、多相クロック（Ｑ1
〜ＱN）８の異なる位相クロックの異なる相のパルスの
位相差を複数に分割するタイミング差Ｎ重分割器３ａ
と、多相クロック（Ｑ1〜ＱN）８の相を倍増するタイミ
ング差Ｎ重分割器３ａと、前記タイミング差Ｎ重分割器
から出力される分割した異なる相のクロックを多重化し
て多相クロック（Ｑ1〜ＱN）８の周波数を逓倍する多重
化回路３ｂとを含む多相クロック逓倍回路２とを組合わ
せて構成する（図５参照）。
る装置としては、外部クロック７を多相のクロック（Ｑ
1〜ＱN）８に分周する分周器１と、多相クロック（Ｑ1
〜ＱN）８の異なる位相クロックの異なる相のパルスの
位相差を複数に分割するタイミング差Ｎ重分割器３ａ
と、多相クロック（Ｑ1〜ＱN）８の相を倍増するタイミ
ング差Ｎ重分割器３ａと、前記タイミング差Ｎ重分割器
から出力される分割した異なる相のクロックを多重化し
て多相クロック（Ｑ1〜ＱN）８の周波数を逓倍する多重
化回路３ｂとを含む多相クロック逓倍回路２とを組合わ
せて構成する（図５参照）。
【００３２】次に図１及び図３に基づいて本発明に係る
相数変換方法を実施する装置の動作を説明する。外部か
ら逓倍数決定コード１２で指定した数Ｎのデータ及び制
御信号１１を多相クロック逓倍回路２に入力し、周波数
検知回路６からの制御信号１１により多相クロック逓倍
回路２の動作範囲を調整する。そして、外部クロック７
を分周器１で多相のクロック（Ｑ1〜ＱN）８に分周し、
その多相クロック（Ｑ1〜ＱN）８を多相クロック逓倍回
路２に入力してＮ分割し、多相クロック（Ｑ1〜ＱN）８
の相を倍増させ、次にＮ分割した異る相のクロックを多
重化し、Ｎ相のクロック信号（Ｓ1〜ＳN，ＳN+1〜ＳNma
x）９を生成する。さらに、Ｎ相クロック９をクロック
合成回路５で合成することにより、単相のＮ逓倍クロッ
ク信号１０として出力する。
相数変換方法を実施する装置の動作を説明する。外部か
ら逓倍数決定コード１２で指定した数Ｎのデータ及び制
御信号１１を多相クロック逓倍回路２に入力し、周波数
検知回路６からの制御信号１１により多相クロック逓倍
回路２の動作範囲を調整する。そして、外部クロック７
を分周器１で多相のクロック（Ｑ1〜ＱN）８に分周し、
その多相クロック（Ｑ1〜ＱN）８を多相クロック逓倍回
路２に入力してＮ分割し、多相クロック（Ｑ1〜ＱN）８
の相を倍増させ、次にＮ分割した異る相のクロックを多
重化し、Ｎ相のクロック信号（Ｓ1〜ＳN，ＳN+1〜ＳNma
x）９を生成する。さらに、Ｎ相クロック９をクロック
合成回路５で合成することにより、単相のＮ逓倍クロッ
ク信号１０として出力する。
【００３３】なお、以上の説明において、多相クロック
Ｑ1〜ＱNの２つのパルスに代えて、一定の時間差を有す
る２つのパルスを入力することにより、パルスの時間差
を逓倍数決定コード１２で指定した数Ｎに分割し、可変
時間を提供することも可能である。
Ｑ1〜ＱNの２つのパルスに代えて、一定の時間差を有す
る２つのパルスを入力することにより、パルスの時間差
を逓倍数決定コード１２で指定した数Ｎに分割し、可変
時間を提供することも可能である。
【００３４】（実施例１）図３は、本発明に係る相数変
換方法を実施する装置の具体的な実施例を示す構成図で
ある。
換方法を実施する装置の具体的な実施例を示す構成図で
ある。
【００３５】図３に示す分周器１は、外部クロック７を
１／４の分周比で分周した４相の分周信号Ｑ1、Ｑ2、Ｑ
3、Ｑ4を出力するようになっている。
１／４の分周比で分周した４相の分周信号Ｑ1、Ｑ2、Ｑ
3、Ｑ4を出力するようになっている。
【００３６】４相クロック逓倍回路（多相クロック逓倍
回路）２は、後述するように並列接続された４台のタイ
ミング差Ｎ重分割器３ａ1〜３ａ4と１台の多重化回路３
ｂとを有している。
回路）２は、後述するように並列接続された４台のタイ
ミング差Ｎ重分割器３ａ1〜３ａ4と１台の多重化回路３
ｂとを有している。
【００３７】またクロック合成回路５は、４相クロック
逓倍回路（多相クロック逓倍回路）２からのＮ相のクロ
ック９を入力とし、外部クロック７をＮ逓倍した単相の
逓倍クロック１０を出力するようになっている。
逓倍回路（多相クロック逓倍回路）２からのＮ相のクロ
ック９を入力とし、外部クロック７をＮ逓倍した単相の
逓倍クロック１０を出力するようになっている。
【００３８】図３に示す実施例１では、図４に示すよう
に、外部クロック７を１／４分周器１で分周して４相の
クロックＱ1〜Ｑ4を生成し、この４相のクロックＱ1〜
Ｑ4を４相クロック逓倍回路２に入力する。４相クロッ
ク逓倍回路２は、クロックＳ1〜ＳMAXを出力する。クロ
ックＳ1〜ＳMAXのうち逓倍数決定コード１２で指定した
数Ｎに応じて、クロックＳ1〜ＳNまでは、クロック周期
ｔＣＫの１／Ｎの位相のＮ相クロックとなる。このクロ
ックＳ1〜ＳNをクロック合成回路５で合成し、Ｎ逓倍の
クロック１０を得る。なお、クロックＳN+1〜ＳNmax
は、クロック合成回路５で除去される。クロックＳNmax
のＮmaxは、逓倍可能な最大値を示すものであり、実施
例１では、８に設定している。
に、外部クロック７を１／４分周器１で分周して４相の
クロックＱ1〜Ｑ4を生成し、この４相のクロックＱ1〜
Ｑ4を４相クロック逓倍回路２に入力する。４相クロッ
ク逓倍回路２は、クロックＳ1〜ＳMAXを出力する。クロ
ックＳ1〜ＳMAXのうち逓倍数決定コード１２で指定した
数Ｎに応じて、クロックＳ1〜ＳNまでは、クロック周期
ｔＣＫの１／Ｎの位相のＮ相クロックとなる。このクロ
ックＳ1〜ＳNをクロック合成回路５で合成し、Ｎ逓倍の
クロック１０を得る。なお、クロックＳN+1〜ＳNmax
は、クロック合成回路５で除去される。クロックＳNmax
のＮmaxは、逓倍可能な最大値を示すものであり、実施
例１では、８に設定している。
【００３９】また、周期検知回路６を有しており、周期
検知回路６は、固定された段数のリングオシレータとカ
ウンタから構成され、外部クロック信号７の周期中のリ
ングオシレータ発信回数をカウンタでカウントし、その
カウント数及び逓倍数決定コード１２で指定する数Ｎに
応じて制御信号１１をタイミング差Ｎ重分割器３ａに出
力し、タイミング差Ｎ重分割器３ａの負荷を調整するよ
うになっている。この周期検知回路６により、外部クロ
ック信号７の周期の動作範囲、デバイスの特性ばらつき
が解消される。尚、実施形態では、周期検知回路６にリ
ングオシレータを用いたが、カスケード接続したインバ
ータと簡単なラッチ回路との組合わせを用いてもよい。
また逓倍数決定コード１２で指定した数Ｎは、外部信号
として任意に入力される。
検知回路６は、固定された段数のリングオシレータとカ
ウンタから構成され、外部クロック信号７の周期中のリ
ングオシレータ発信回数をカウンタでカウントし、その
カウント数及び逓倍数決定コード１２で指定する数Ｎに
応じて制御信号１１をタイミング差Ｎ重分割器３ａに出
力し、タイミング差Ｎ重分割器３ａの負荷を調整するよ
うになっている。この周期検知回路６により、外部クロ
ック信号７の周期の動作範囲、デバイスの特性ばらつき
が解消される。尚、実施形態では、周期検知回路６にリ
ングオシレータを用いたが、カスケード接続したインバ
ータと簡単なラッチ回路との組合わせを用いてもよい。
また逓倍数決定コード１２で指定した数Ｎは、外部信号
として任意に入力される。
【００４０】次に、図３に示した４相クロック逓倍回路
２の具体的な構成及び、その動作について、図５及び図
６を用いて説明する。
２の具体的な構成及び、その動作について、図５及び図
６を用いて説明する。
【００４１】図５に示すように、４相クロック逓倍回路
２は、並列接続した４台のタイミング差Ｎ重分割器３ａ
1〜３ａ4と、１台の多重化回路３ｂとを有している。分
周器１からの４相のクロックＱ1〜Ｑ4のうち、クロック
Ｑ1はタイミング差Ｎ重分割器３ａ1，３ａ3に、クロッ
クＱ2はタイミング差Ｎ重分割器３ａ2，３ａ4に、クロ
ックＱ3はタイミング差Ｎ重分割器３ａ1，３ａ3に、ク
ロックＱ4はタイミング差Ｎ重分割器３ａ2，３ａ4にそ
れぞれ入力するように接続される。
２は、並列接続した４台のタイミング差Ｎ重分割器３ａ
1〜３ａ4と、１台の多重化回路３ｂとを有している。分
周器１からの４相のクロックＱ1〜Ｑ4のうち、クロック
Ｑ1はタイミング差Ｎ重分割器３ａ1，３ａ3に、クロッ
クＱ2はタイミング差Ｎ重分割器３ａ2，３ａ4に、クロ
ックＱ3はタイミング差Ｎ重分割器３ａ1，３ａ3に、ク
ロックＱ4はタイミング差Ｎ重分割器３ａ2，３ａ4にそ
れぞれ入力するように接続される。
【００４２】多重化回路３ｂは、並列接続したタイミン
グ差Ｎ重分割器３ａ1〜３ａ4からのクロックＳＰ１1〜
ＳＰ１N，ＳＰ２1〜ＳＰ２N，ＳＰ３1〜ＳＰ３N，ＳＰ
４1〜ＳＰ４Nを多重化し、Ｎ相のクロックＳ1〜ＳNを出
力するようになっている。
グ差Ｎ重分割器３ａ1〜３ａ4からのクロックＳＰ１1〜
ＳＰ１N，ＳＰ２1〜ＳＰ２N，ＳＰ３1〜ＳＰ３N，ＳＰ
４1〜ＳＰ４Nを多重化し、Ｎ相のクロックＳ1〜ＳNを出
力するようになっている。
【００４３】図５において４相クロック逓倍回路２に
は、４相のクロックＱ1〜Ｑ4，周期検知回路６からの制
御信号１１及び逓倍数決定コード１２のデータが入力す
る。
は、４相のクロックＱ1〜Ｑ4，周期検知回路６からの制
御信号１１及び逓倍数決定コード１２のデータが入力す
る。
【００４４】タイミング差Ｎ重分割器３ａ1には、クロ
ックＱ1とＱ3が入力し、タイミング差Ｎ重分割器３ａ1
は、クロックＱ1とＱ3の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ１1〜ＳＰ１N，及びクロックＳＰ１N+1〜Ｓ
Ｐ１Nmaxを出力する。
ックＱ1とＱ3が入力し、タイミング差Ｎ重分割器３ａ1
は、クロックＱ1とＱ3の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ１1〜ＳＰ１N，及びクロックＳＰ１N+1〜Ｓ
Ｐ１Nmaxを出力する。
【００４５】タイミング差Ｎ重分割器３ａ2には、分周
信号Ｑ2とＱ4が入力し、タイミング差Ｎ重分割器３ａ2
は、分周信号Ｑ2とＱ4の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ２1〜ＳＰ２N，及びクロックＳＰ２N+1〜Ｓ
Ｐ２Nmaxを出力する。
信号Ｑ2とＱ4が入力し、タイミング差Ｎ重分割器３ａ2
は、分周信号Ｑ2とＱ4の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ２1〜ＳＰ２N，及びクロックＳＰ２N+1〜Ｓ
Ｐ２Nmaxを出力する。
【００４６】タイミング差Ｎ重分割器３ａ3には、クロ
ックＱ3とＱ1が入力し、タイミング差Ｎ重分割器３ａ3
は、クロックＱ3とＱ1の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ３1〜ＳＰ３N，及びクロックをＳＰ３N+1〜
ＳＰ３Nmax出力する。
ックＱ3とＱ1が入力し、タイミング差Ｎ重分割器３ａ3
は、クロックＱ3とＱ1の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ３1〜ＳＰ３N，及びクロックをＳＰ３N+1〜
ＳＰ３Nmax出力する。
【００４７】タイミング差Ｎ重分割器３ａ4には、クロ
ックＱ4とＱ2が入力し、タイミング差Ｎ重分割器３ａ4
は、クロックＱ4とＱ2の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ４1〜ＳＰ４N，及びクロックＳＰ４N+1〜Ｓ
Ｐ４Nmaxを出力する。
ックＱ4とＱ2が入力し、タイミング差Ｎ重分割器３ａ4
は、クロックＱ4とＱ2の立ち上がりタイミング差２ｔＣ
Ｋの１／２Ｎのタイミング差で周期４ｔＣＫのＮ相のク
ロックＳＰ４1〜ＳＰ４N，及びクロックＳＰ４N+1〜Ｓ
Ｐ４Nmaxを出力する。
【００４８】図６に示すように、クロックＳＰ１1〜Ｓ
Ｐ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1〜
ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nは、それぞれ立ち
上がりがタイミングｔＣＫ／Ｎずつずれており、全体で
４Ｎ相のクロックになる。図６では、Ｎは７、Ｎｍａｘ
は８である。
Ｐ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1〜
ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nは、それぞれ立ち
上がりがタイミングｔＣＫ／Ｎずつずれており、全体で
４Ｎ相のクロックになる。図６では、Ｎは７、Ｎｍａｘ
は８である。
【００４９】多重化回路３ｂでは、クロックＳＰ１1〜
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nのうち、添字１
〜Ｎの等しいパルスを４個ずつを多重化し、Ｎ相のクロ
ックＳ1〜ＳNを生成する。
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nのうち、添字１
〜Ｎの等しいパルスを４個ずつを多重化し、Ｎ相のクロ
ックＳ1〜ＳNを生成する。
【００５０】次に、図５に示した各タイミング差Ｎ重分
割器３ａ1〜３ａ4の構成について説明する。タイミング
差Ｎ重分割器３ａ1〜３ａ4は、入出力信号が異るのみで
あり、その内部構成は、全て同一構成であるため、タイ
ミング差Ｎ重分割器３ａ1の内部構成について図７を用
いて説明する。
割器３ａ1〜３ａ4の構成について説明する。タイミング
差Ｎ重分割器３ａ1〜３ａ4は、入出力信号が異るのみで
あり、その内部構成は、全て同一構成であるため、タイ
ミング差Ｎ重分割器３ａ1の内部構成について図７を用
いて説明する。
【００５１】タイミング差Ｎ重分割器３ａ1は、複数の
タイミング差分割器４ａ1〜４ａNMAXと、リセット信号
発生回路４ｂとから構成されている。
タイミング差分割器４ａ1〜４ａNMAXと、リセット信号
発生回路４ｂとから構成されている。
【００５２】リセット信号発生回路４ｂには、クロック
Ｑ3，周期検知回路６からの制御信号１１，逓倍数決定
コード１２の３つの信号が入力し、リセット信号発生回
路４ｂは、クロックリセット信号Ｓ１Ｒを出力する。複
数のタイミング差分割器４ａ1〜４ａNMAXには、クロッ
クＱ1，Ｑ3、周期検知回路６からの制御信号１１、逓倍
数決定コード１２のデータ、クロックリセット信号Ｓ１
Ｒの５つの信号が入力し、クロックＳ１1〜ＳNmaxが出
力する。
Ｑ3，周期検知回路６からの制御信号１１，逓倍数決定
コード１２の３つの信号が入力し、リセット信号発生回
路４ｂは、クロックリセット信号Ｓ１Ｒを出力する。複
数のタイミング差分割器４ａ1〜４ａNMAXには、クロッ
クＱ1，Ｑ3、周期検知回路６からの制御信号１１、逓倍
数決定コード１２のデータ、クロックリセット信号Ｓ１
Ｒの５つの信号が入力し、クロックＳ１1〜ＳNmaxが出
力する。
【００５３】図８は、タイミング差分割器４ａ1の動作
を説明するタイミングチャートであり、タイミング差分
割器４が出力するクロックＳNmaxのうち、Ｎｍａｘ＝
８、Ｎ＝７の場合を示す。タイミング差分割器４ａ1が
出力するクロックＳＰ１1〜ＳＰ１Nmaxのうち、添字が
逓倍数決定コード１２で設定した数Ｎ（図７では、７）
以下の添字をもつ出力は、前述のとおりタイミング差ｔ
ＣＫを逓倍数決定コード１２で設定した数、すなわち、
Ｎで分割したタイミング差で立上がりエッジを有し、ク
ロックリセット信号Ｓ１Ｒの立下りのタイミングで立下
がる。タイミング差分割器４ａ1〜４ａNから出力される
クロックＳＰ１1〜ＳＰ１Nの出力順番は、クロックＳＰ
１Nが最初に出力し、最後にクロックＳＰ１1が出力する
順番になっている。また、クロックリセット信号Ｓ１Ｒ
の立下りのタイミングは、クロックＳＰ１1が立上がっ
た後、約ｔＣＫ／Ｎになる。
を説明するタイミングチャートであり、タイミング差分
割器４が出力するクロックＳNmaxのうち、Ｎｍａｘ＝
８、Ｎ＝７の場合を示す。タイミング差分割器４ａ1が
出力するクロックＳＰ１1〜ＳＰ１Nmaxのうち、添字が
逓倍数決定コード１２で設定した数Ｎ（図７では、７）
以下の添字をもつ出力は、前述のとおりタイミング差ｔ
ＣＫを逓倍数決定コード１２で設定した数、すなわち、
Ｎで分割したタイミング差で立上がりエッジを有し、ク
ロックリセット信号Ｓ１Ｒの立下りのタイミングで立下
がる。タイミング差分割器４ａ1〜４ａNから出力される
クロックＳＰ１1〜ＳＰ１Nの出力順番は、クロックＳＰ
１Nが最初に出力し、最後にクロックＳＰ１1が出力する
順番になっている。また、クロックリセット信号Ｓ１Ｒ
の立下りのタイミングは、クロックＳＰ１1が立上がっ
た後、約ｔＣＫ／Ｎになる。
【００５４】タイミング差分割器４ａ1〜４ａNMAXから
出力されるクロックＳＰ１1〜ＳＰ１Nmaxのうち、添字
が逓倍数決定コード１２で設定した数Ｎより大きい値の
出力ＳＰ１N+1〜ＳＰ１Nmaxは、通常のデコーダ回路を
用いクロック合成回路５によりＬ固定するようにしてい
る。
出力されるクロックＳＰ１1〜ＳＰ１Nmaxのうち、添字
が逓倍数決定コード１２で設定した数Ｎより大きい値の
出力ＳＰ１N+1〜ＳＰ１Nmaxは、通常のデコーダ回路を
用いクロック合成回路５によりＬ固定するようにしてい
る。
【００５５】次に、図７に示したタイミング差分割器の
具体的な構成について説明する。４組のタイミング差分
割器４ａ1〜４ａNMAXは、素子構成が同一であるため、
１つのタイミング分割器４ａ1を例にとって図８を用い
て説明する。また、クロックＳＰ１N〜ＳＰ１Nmaxの最
大値Ｎｍａｘは８に設定している。
具体的な構成について説明する。４組のタイミング差分
割器４ａ1〜４ａNMAXは、素子構成が同一であるため、
１つのタイミング分割器４ａ1を例にとって図８を用い
て説明する。また、クロックＳＰ１N〜ＳＰ１Nmaxの最
大値Ｎｍａｘは８に設定している。
【００５６】図９に示すタイミング差分割器４ａ1は、
半導体集積回路として構成されたものであり、図８にお
いて、ＭＮ１１〜ＭＮ２８はＮチャネルＭＯＳ型トラン
ジスタであり、ＭＰ１０〜ＭＰ１１はＰチャネルＭＯＳ
型トランジスタであり、ＣＡＰ１１〜ＣＡＰ１３は容量
素子である。
半導体集積回路として構成されたものであり、図８にお
いて、ＭＮ１１〜ＭＮ２８はＮチャネルＭＯＳ型トラン
ジスタであり、ＭＰ１０〜ＭＰ１１はＰチャネルＭＯＳ
型トランジスタであり、ＣＡＰ１１〜ＣＡＰ１３は容量
素子である。
【００５７】タイミング差分割器４ａ1は、１つのイン
バータ１３と、２組のＰチャネルＭＯＳ型ＦＥＴである
ＭＰ１０〜ＭＰ１１と、３組のＮチャネルＭＯＳ型トラ
ンジスタであるＭＮ１１〜ＭＮ２５と、３組のＮチャネ
ルＭＯＳ型トランジスタであるＭＮ２６〜ＭＮ２８と、
３組の容量素子ＣＡＰ１１〜ＣＡＰ１３との組合わせか
らなっている。
バータ１３と、２組のＰチャネルＭＯＳ型ＦＥＴである
ＭＰ１０〜ＭＰ１１と、３組のＮチャネルＭＯＳ型トラ
ンジスタであるＭＮ１１〜ＭＮ２５と、３組のＮチャネ
ルＭＯＳ型トランジスタであるＭＮ２６〜ＭＮ２８と、
３組の容量素子ＣＡＰ１１〜ＣＡＰ１３との組合わせか
らなっている。
【００５８】次に接続について説明する。２組のＭＰ１
０〜ＭＰ１１は、電源ＶＣＣとノードＮ１１との間に直
列に接続され、ＭＰ１１のゲートにリセット信号発生回
路４ｂからのクロックリッセト信号Ｓ１Ｒが入力し、Ｍ
Ｐ１０のゲートにクロックＱ1が入力するようになって
いる。
０〜ＭＰ１１は、電源ＶＣＣとノードＮ１１との間に直
列に接続され、ＭＰ１１のゲートにリセット信号発生回
路４ｂからのクロックリッセト信号Ｓ１Ｒが入力し、Ｍ
Ｐ１０のゲートにクロックＱ1が入力するようになって
いる。
【００５９】ＭＮ１１，ＭＮ１６，ＭＮ２１、ＭＮ１
２，ＭＮ１７，ＭＮ２２、ＭＮ１３，ＭＮ１８，ＭＮ２
３、ＭＮ１４，ＭＮ１９，ＭＮ２４、ＭＮ１５，ＭＮ２
０，ＭＮ２５は３組ずつ直列に接続され、その直列回路
はノードＮ１１とＧＮＤとの間に並列に接続されてい
る。ＭＮ１１，１２のゲートには電源ＶＣＣの電位が入
力し、ＭＮ１３〜１５のゲートには逓倍数決定コード１
２のデータが入力するようになっている。またＭＮ１６
のゲートにはクロックＱ1が入力し、ＭＮ１７〜２０の
ゲートにはクロックＱ3が入力するようになっている。
またＭＮ２１〜２５のゲートにはリセット信号発生回路
４ｂからのリセット信号Ｓ１Ｒが入力するようになって
いる。
２，ＭＮ１７，ＭＮ２２、ＭＮ１３，ＭＮ１８，ＭＮ２
３、ＭＮ１４，ＭＮ１９，ＭＮ２４、ＭＮ１５，ＭＮ２
０，ＭＮ２５は３組ずつ直列に接続され、その直列回路
はノードＮ１１とＧＮＤとの間に並列に接続されてい
る。ＭＮ１１，１２のゲートには電源ＶＣＣの電位が入
力し、ＭＮ１３〜１５のゲートには逓倍数決定コード１
２のデータが入力するようになっている。またＭＮ１６
のゲートにはクロックＱ1が入力し、ＭＮ１７〜２０の
ゲートにはクロックＱ3が入力するようになっている。
またＭＮ２１〜２５のゲートにはリセット信号発生回路
４ｂからのリセット信号Ｓ１Ｒが入力するようになって
いる。
【００６０】ＭＮ２６，２７，２８とＣＡＰ１１，１
２，１３は直列に接続され、その直列回路はノードＮ１
１とＧＮＤとの間に並列に接続されている。ＭＮ２６，
２７，２８のゲートには周期検知回路６からの制御信号
１１が入力するようになっている。
２，１３は直列に接続され、その直列回路はノードＮ１
１とＧＮＤとの間に並列に接続されている。ＭＮ２６，
２７，２８のゲートには周期検知回路６からの制御信号
１１が入力するようになっている。
【００６１】また、図９では逓倍可能な最大値Ｎｍａｘ
＝８に設定しているため、直列接続したＭＮ１１〜２５
は、そのゲート幅の比を、 ＭＮ１１：ＭＮ１２：ＭＮ１３：ＭＮ１４：ＭＮ１５＝
１：２：２：４：８ ＭＮ１６：ＭＮ１７：ＭＮ１８：ＭＮ１９：ＭＮ２０＝
１：２：２：４：８ ＭＮ２１：ＭＮ２２：ＭＮ２３：ＭＮ２４：ＭＮ２５＝
１：２：２：４：８ に設定している。
＝８に設定しているため、直列接続したＭＮ１１〜２５
は、そのゲート幅の比を、 ＭＮ１１：ＭＮ１２：ＭＮ１３：ＭＮ１４：ＭＮ１５＝
１：２：２：４：８ ＭＮ１６：ＭＮ１７：ＭＮ１８：ＭＮ１９：ＭＮ２０＝
１：２：２：４：８ ＭＮ２１：ＭＮ２２：ＭＮ２３：ＭＮ２４：ＭＮ２５＝
１：２：２：４：８ に設定している。
【００６２】またＭＮ２６〜２８のゲート幅の比、容量
素子ＣＡＰ１１〜１３の容量比は、 ＭＮ２６：ＮＭ２７：ＮＭ２８＝１：２：４ ＣＡＰ１１：ＣＡＰ１２：ＣＡＰ１３＝１：２：４ に設定されいる。
素子ＣＡＰ１１〜１３の容量比は、 ＭＮ２６：ＮＭ２７：ＮＭ２８＝１：２：４ ＣＡＰ１１：ＣＡＰ１２：ＣＡＰ１３＝１：２：４ に設定されいる。
【００６３】また、逓倍数決定コード１２のデータの入
力によって導通するＭＮ１３，ＭＮ１４，ＭＮ１５のゲ
ート幅と、常時導通状態のＭＮ１２のゲート幅との和
は、逓倍数コード１２で指定される数Ｎの２倍になるよ
うに設定している。例えば、Ｎ＝７の場合、ＭＮ１３が
ＯＦＦし、ゲート幅の和は、２＋４＋８＝１４になるよ
うに設定している。
力によって導通するＭＮ１３，ＭＮ１４，ＭＮ１５のゲ
ート幅と、常時導通状態のＭＮ１２のゲート幅との和
は、逓倍数コード１２で指定される数Ｎの２倍になるよ
うに設定している。例えば、Ｎ＝７の場合、ＭＮ１３が
ＯＦＦし、ゲート幅の和は、２＋４＋８＝１４になるよ
うに設定している。
【００６４】従って、クロックＱ1がＨｉｇｈで導通す
る際のＮＭＯＳのゲート幅に対し、クロックＱ2がＨｉ
ｇｈで導通する際のＮＭＯＳのゲート幅は、２Ｎにな
る。ここに、Ｎは逓倍数決定コード１２で指定される数
である。
る際のＮＭＯＳのゲート幅に対し、クロックＱ2がＨｉ
ｇｈで導通する際のＮＭＯＳのゲート幅は、２Ｎにな
る。ここに、Ｎは逓倍数決定コード１２で指定される数
である。
【００６５】また、ＭＮ２６，ＮＭ２７，ＮＭ２８は、
制御信号１１の入力によって導通し、ノードＮ１１での
負荷を８段階に調整するようになっている。
制御信号１１の入力によって導通し、ノードＮ１１での
負荷を８段階に調整するようになっている。
【００６６】次に、図７に示すリセット信号発生回路４
ｂの構成について説明する。図１０に示すように、図７
に示すリセット信号発生回路４ｂは、半導体集積回路と
して構成されたものであり、図１０において、ＭＮ３１
〜ＭＮ４８はＮチャネルＭＯＳ型トランジスタであり、
ＭＰ３０〜ＭＰ３１はＰチャネルＭＯＳ型トランジスタ
であり、ＣＡＰ３１〜ＣＡＰ３３は容量素子である。
ｂの構成について説明する。図１０に示すように、図７
に示すリセット信号発生回路４ｂは、半導体集積回路と
して構成されたものであり、図１０において、ＭＮ３１
〜ＭＮ４８はＮチャネルＭＯＳ型トランジスタであり、
ＭＰ３０〜ＭＰ３１はＰチャネルＭＯＳ型トランジスタ
であり、ＣＡＰ３１〜ＣＡＰ３３は容量素子である。
【００６７】リセット信号発生回路４ｂは、１つのイン
バータ１３ｂと、２組のＰチャネルＭＯＳ型トランジス
タであるＭＰ３０〜ＭＰ３１と、３組のＮチャネルＭＯ
Ｓ型トランジスタであるＭＮ３１〜ＭＮ４５と、３組の
ＮチャネルＭＯＳ型トランジスタであるＭＮ４６〜ＭＮ
４８と、３組の容量素子ＣＡＰ３１〜ＣＡＰ３３との組
合わせからなっている。
バータ１３ｂと、２組のＰチャネルＭＯＳ型トランジス
タであるＭＰ３０〜ＭＰ３１と、３組のＮチャネルＭＯ
Ｓ型トランジスタであるＭＮ３１〜ＭＮ４５と、３組の
ＮチャネルＭＯＳ型トランジスタであるＭＮ４６〜ＭＮ
４８と、３組の容量素子ＣＡＰ３１〜ＣＡＰ３３との組
合わせからなっている。
【００６８】次に接続について説明する。２組のＭＰ３
０〜ＭＰ３１は、電源ＶＣＣとノードＮ３１との間に直
列に接続され、ＭＰ３０，ＭＮ３７，３８，３９，４０
のゲートにクロックＱ3が入力するようになっている。
０〜ＭＰ３１は、電源ＶＣＣとノードＮ３１との間に直
列に接続され、ＭＰ３０，ＭＮ３７，３８，３９，４０
のゲートにクロックＱ3が入力するようになっている。
【００６９】ＭＮ３１，ＭＮ３６，ＭＮ４１、ＭＮ３
２，ＭＮ３７，ＭＮ４２、ＭＮ３３，ＭＮ３８，ＭＮ４
３、ＭＮ３４，ＭＮ３９，ＭＮ４４、ＭＮ３５，ＭＮ４
０，ＭＮ４５は３組ずつ直列に接続され、その直列回路
はノードＮ３１とＧＮＤとの間に並列に接続されてい
る。ＭＮ３１，４１，４２，４３，４４，４５のゲート
には電源ＶＣＣの電位が入力し、ＭＮ３３〜３５のゲー
トには逓倍数決定コード１２からのデータが入力するよ
うになっている。
２，ＭＮ３７，ＭＮ４２、ＭＮ３３，ＭＮ３８，ＭＮ４
３、ＭＮ３４，ＭＮ３９，ＭＮ４４、ＭＮ３５，ＭＮ４
０，ＭＮ４５は３組ずつ直列に接続され、その直列回路
はノードＮ３１とＧＮＤとの間に並列に接続されてい
る。ＭＮ３１，４１，４２，４３，４４，４５のゲート
には電源ＶＣＣの電位が入力し、ＭＮ３３〜３５のゲー
トには逓倍数決定コード１２からのデータが入力するよ
うになっている。
【００７０】ＭＮ４６，４７，４８とＣＡＰ３１，３
２，３３は直列に接続され、その直列回路はノードＮ３
１とＧＮＤとの間に並列に接続されている。ＭＮ４６，
４７，４８のゲートには周期検知回路６からの制御信号
１１が入力するようになっている。
２，３３は直列に接続され、その直列回路はノードＮ３
１とＧＮＤとの間に並列に接続されている。ＭＮ４６，
４７，４８のゲートには周期検知回路６からの制御信号
１１が入力するようになっている。
【００７１】また、ノードＮ３１は、ＮＡＮＤ１４の一
方の入力端に接続され、ＮＡＮＤ１４の他方の入力端に
はクロックＱ3が入力するようになっており、ＮＡＮＤ
１４の出力端にクロックリセット信号Ｓ１Ｒが出力され
るようになっている。クロックリセット信号Ｓ１Ｒは、
上述したようにタイミング差分割器４ａ1〜４ａNMAXの
リセットに用いられるようになっている。
方の入力端に接続され、ＮＡＮＤ１４の他方の入力端に
はクロックＱ3が入力するようになっており、ＮＡＮＤ
１４の出力端にクロックリセット信号Ｓ１Ｒが出力され
るようになっている。クロックリセット信号Ｓ１Ｒは、
上述したようにタイミング差分割器４ａ1〜４ａNMAXの
リセットに用いられるようになっている。
【００７２】動作を図１１を用いて説明する。２入力の
タイミング分割を行なうＮＭＯＳのゲート幅の比率が、
予めタイミング差分割器４ａ1〜４ａNMAXの添字に対応
した１〜Ｎｍａｘまでの比率と逓倍数決定コード１２に
よる値２Ｎで設定されている点にある。
タイミング分割を行なうＮＭＯＳのゲート幅の比率が、
予めタイミング差分割器４ａ1〜４ａNMAXの添字に対応
した１〜Ｎｍａｘまでの比率と逓倍数決定コード１２に
よる値２Ｎで設定されている点にある。
【００７３】図９及び図１０に示すタイミング差分割器
４a1及びリセット信号発生回路４ｂの動作について図１
１を用いて説明する。
４a1及びリセット信号発生回路４ｂの動作について図１
１を用いて説明する。
【００７４】図９に示すタイミング差分割器４a1の内部
動作については、図１１のｔ０からｔ４までの４ｔＣＫ
期間で１周期になっているため、その１周期の期間にお
けるノードＮ１１での波形を図示してある。まず、タイ
ミング差分割器４a1から出力されるクロックＳＰ１1の
立上がりタイミングについて説明する。ノードＮ１１で
の電位は、ＭＮ１１〜ＭＮ２５が導通することにより低
下し、ノードＮ１１の電位がインバータ１３のしきい値
に達したところで、インバータ１３から出力されるクロ
ックＳＰ１1は、立ち上がる。
動作については、図１１のｔ０からｔ４までの４ｔＣＫ
期間で１周期になっているため、その１周期の期間にお
けるノードＮ１１での波形を図示してある。まず、タイ
ミング差分割器４a1から出力されるクロックＳＰ１1の
立上がりタイミングについて説明する。ノードＮ１１で
の電位は、ＭＮ１１〜ＭＮ２５が導通することにより低
下し、ノードＮ１１の電位がインバータ１３のしきい値
に達したところで、インバータ１３から出力されるクロ
ックＳＰ１1は、立ち上がる。
【００７５】インバータ１３のしきい値に達したところ
まで電位が低下した時点でのノードＮ１１での電荷をＣ
Ｖとしたとき、入力するクロックＱ1がＨｉｇｈのとき
のチャージ引き抜きの電流値はａＩとなり、入力するク
ロックＱ3がＨｉｇｈのときのチャージ引き抜きの電流
値は２ＮＩとなる。従って、クロックＱ1の立上がり時
点から電荷ＣＶが引き抜かれる時間は、 ２tCK+(CV-２tCK・aI)/２NI＝CV/２NI+(１ーa/２N)２tCK となる。ここで、２ｔＣＫは、クロックＱ1の立上りか
らクロックＱ3の立上りまでの時間である。また、ａは
タイミング差分割器４ａ1では、ａ＝１となり、タイミ
ング差分割器４ａ1〜４ａNMAXでは、それぞれ１〜Ｎｍ
ａｘとなる。
まで電位が低下した時点でのノードＮ１１での電荷をＣ
Ｖとしたとき、入力するクロックＱ1がＨｉｇｈのとき
のチャージ引き抜きの電流値はａＩとなり、入力するク
ロックＱ3がＨｉｇｈのときのチャージ引き抜きの電流
値は２ＮＩとなる。従って、クロックＱ1の立上がり時
点から電荷ＣＶが引き抜かれる時間は、 ２tCK+(CV-２tCK・aI)/２NI＝CV/２NI+(１ーa/２N)２tCK となる。ここで、２ｔＣＫは、クロックＱ1の立上りか
らクロックＱ3の立上りまでの時間である。また、ａは
タイミング差分割器４ａ1では、ａ＝１となり、タイミ
ング差分割器４ａ1〜４ａNMAXでは、それぞれ１〜Ｎｍ
ａｘとなる。
【００７６】従って、クロックＳ１1〜Ｓ１NMAXの立上
がりタイミングが、タイミング差分割器４ａ1から４ａN
MAXまでで、（１／Ｎ）ｔＣＫずつずれる。
がりタイミングが、タイミング差分割器４ａ1から４ａN
MAXまでで、（１／Ｎ）ｔＣＫずつずれる。
【００７７】出力されるクロックＳ１1からＳ１NMAXの
立上がりタイミングは、クロックリセット信号ＳＰ１Ｒ
の立下がりにより、ノードＮ１１がプリチャージされる
ことによる。クロックリセット信号ＳＰ１Ｒは、リセッ
ト信号発生回路４ｂで生成される。
立上がりタイミングは、クロックリセット信号ＳＰ１Ｒ
の立下がりにより、ノードＮ１１がプリチャージされる
ことによる。クロックリセット信号ＳＰ１Ｒは、リセッ
ト信号発生回路４ｂで生成される。
【００７８】クロックリセット信号ＳＰ１Ｒの立上がり
タイミングは、ノードＮ３１のチャージがＮＭＯＳ Ｍ
Ｎ３１〜ＭＮ４５に引き抜かれ、それにより、ノードＮ
３１の電位がインバータ１３ｂのしきい値に達したとこ
ろで、インバータ１３ｂの出力ＳＰ１Ｒのエッジが立上
がることによる。リセット信号発生回路４ｂは、タイミ
ング差分割器４ａ1と等しい回路構成であるため、イン
バータ１３ｂのしきい値に達したところまで引き抜く必
要の電荷をＣＶとしたとき、クロックＱ3がＨｉｇｈの
ときのチャージ引き抜き電流値は、２ＮＩであり、前述
のトランジスタのゲート幅に比例した値になる。クロッ
クリセット信号ＳＰ１Ｒの立上がりタイミングは、クロ
ックＱ3の立上がりにより、ノードＮ３１のチャージＣ
Ｖを電流２ＮＩで引き抜くことによるため、クロックＱ
1の立上がりエッジから、電荷ＣＶが引き抜かれる時間
は、 ２ｔＣＫ＋ＣＶ／２ＮＩ となる。したがって、出力されるクロックＳ１1が立上
がり、（ａ／Ｎ）ｔＣＫ後にリセットする。
タイミングは、ノードＮ３１のチャージがＮＭＯＳ Ｍ
Ｎ３１〜ＭＮ４５に引き抜かれ、それにより、ノードＮ
３１の電位がインバータ１３ｂのしきい値に達したとこ
ろで、インバータ１３ｂの出力ＳＰ１Ｒのエッジが立上
がることによる。リセット信号発生回路４ｂは、タイミ
ング差分割器４ａ1と等しい回路構成であるため、イン
バータ１３ｂのしきい値に達したところまで引き抜く必
要の電荷をＣＶとしたとき、クロックＱ3がＨｉｇｈの
ときのチャージ引き抜き電流値は、２ＮＩであり、前述
のトランジスタのゲート幅に比例した値になる。クロッ
クリセット信号ＳＰ１Ｒの立上がりタイミングは、クロ
ックＱ3の立上がりにより、ノードＮ３１のチャージＣ
Ｖを電流２ＮＩで引き抜くことによるため、クロックＱ
1の立上がりエッジから、電荷ＣＶが引き抜かれる時間
は、 ２ｔＣＫ＋ＣＶ／２ＮＩ となる。したがって、出力されるクロックＳ１1が立上
がり、（ａ／Ｎ）ｔＣＫ後にリセットする。
【００７９】クロックＳＰ１1からＳ１Nmaxの立上がり
タイミング差が１／ＮｔＣＫになり、また、次の動作周
期までにノードＮ１１がプリチャージされるためには、
ノードＮ１１の電荷を２ｔＣＫｎの期間中に電流ＮＩで
引き抜いてもインバータ１３ｂのしきい値に達しない条
件、および、２ＮＩで引き抜いた場合、周期２ｔＣＫ内
でインバータ１３ｂのしきい値に達する条件、すなわ
ち、 ＣＶ−２ｔＣＫ・ＮＩ＞０ および ＣＶ−２ｔＣＫ・
２ＮＩ＜０ を満たす必要がある。ところが、ｔＣＫは、外部クロッ
ク７の周期で設計時にあらかじめ決まっておらず、しか
も電流値Ｉもデバイス特性によりばらつく。そこで、Ｃ
Ｖ値を外部クロック７の周期およびデバイス特性に応じ
て変更することで対応する。
タイミング差が１／ＮｔＣＫになり、また、次の動作周
期までにノードＮ１１がプリチャージされるためには、
ノードＮ１１の電荷を２ｔＣＫｎの期間中に電流ＮＩで
引き抜いてもインバータ１３ｂのしきい値に達しない条
件、および、２ＮＩで引き抜いた場合、周期２ｔＣＫ内
でインバータ１３ｂのしきい値に達する条件、すなわ
ち、 ＣＶ−２ｔＣＫ・ＮＩ＞０ および ＣＶ−２ｔＣＫ・
２ＮＩ＜０ を満たす必要がある。ところが、ｔＣＫは、外部クロッ
ク７の周期で設計時にあらかじめ決まっておらず、しか
も電流値Ｉもデバイス特性によりばらつく。そこで、Ｃ
Ｖ値を外部クロック７の周期およびデバイス特性に応じ
て変更することで対応する。
【００８０】既に説明したように容量素子と接続したＮ
ＭＯＳのゲートには、制御信号１１が入力し、共通ノー
ド（Ｎ１１、Ｎ３１）の負荷を制御信号１１で可変する
ことが可能になる。本実施例では、ＮＭＯＳと容量素子
ともに、１：２：４のサイズ比となっていることより、
８段階に調整するこができる。また、同じくすでに説明
したように、制御信号１１は、周期検知回路６におい
て、外部クロック７の周期中のリングオシレータ発信回
数をカウンターでカウントし、カウント数に応じた値で
ある。この回路構成では、クロック周期とデバイスの特
性を代表するリングオシレータの周期の相対的な関係が
コード化されるため、回路の外部クロック周期に対する
動作範囲の増大のみならず、デバイスの特性ばらつきが
解消されることとなる。
ＭＯＳのゲートには、制御信号１１が入力し、共通ノー
ド（Ｎ１１、Ｎ３１）の負荷を制御信号１１で可変する
ことが可能になる。本実施例では、ＮＭＯＳと容量素子
ともに、１：２：４のサイズ比となっていることより、
８段階に調整するこができる。また、同じくすでに説明
したように、制御信号１１は、周期検知回路６におい
て、外部クロック７の周期中のリングオシレータ発信回
数をカウンターでカウントし、カウント数に応じた値で
ある。この回路構成では、クロック周期とデバイスの特
性を代表するリングオシレータの周期の相対的な関係が
コード化されるため、回路の外部クロック周期に対する
動作範囲の増大のみならず、デバイスの特性ばらつきが
解消されることとなる。
【００８１】以上説明したように、本実施例では、外部
クロック７を４分周し、４相のクロックをあらかじめ作
ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回
路を使うことなく、最大８倍までの任意の逓倍クロック
信号を生成することが可能である。
クロック７を４分周し、４相のクロックをあらかじめ作
ることにより、ＰＬＬ、ＤＬＬなどのフィードバック回
路を使うことなく、最大８倍までの任意の逓倍クロック
信号を生成することが可能である。
【００８２】（実施例２）図１２は、本発明の実施例２
を説明する構成図である。図１２に示す分周器１は、外
部クロック７を４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生
成するようになっている。
を説明する構成図である。図１２に示す分周器１は、外
部クロック７を４相のクロックＱ1、Ｑ2、Ｑ3、Ｑ4を生
成するようになっている。
【００８３】４相クロック逓倍回路（多相クロック逓倍
回路）２は、後述するように並列接続された４台のタイ
ミング差Ｎ重分割器３ａ1〜３ａ4と１台の多重化回路３
ｂとを有している。
回路）２は、後述するように並列接続された４台のタイ
ミング差Ｎ重分割器３ａ1〜３ａ4と１台の多重化回路３
ｂとを有している。
【００８４】またクロック合成回路５は、４相クロック
逓倍回路（多相クロック逓倍回路）２からのクロック９
を入力とし、単相の逓倍クロック１０を出力するように
なっている。
逓倍回路（多相クロック逓倍回路）２からのクロック９
を入力とし、単相の逓倍クロック１０を出力するように
なっている。
【００８５】図１２に示す実施例２では、図１３に示す
ように、外部クロック７を１／４分周器１で分周して４
相のクロックＱ1〜Ｑ4を生成し、この４相のクロックＱ
1〜Ｑ4を４相クロック逓倍回路２に入力する。４相クロ
ック逓倍回路２は、クロックＳ1〜ＳNMAXを出力する。
クロックＳ1〜ＳNMAXのうち逓倍数決定コード１２で指
定した数Ｎに応じてクロックＳ1〜ＳNまでは、クロック
周期ｔＣＫの１／Ｎの位相のＮ相クロックとなる。この
クロックＳ1〜ＳNをクロック合成回路５で合成し、Ｎ逓
倍のクロック１０を得る。
ように、外部クロック７を１／４分周器１で分周して４
相のクロックＱ1〜Ｑ4を生成し、この４相のクロックＱ
1〜Ｑ4を４相クロック逓倍回路２に入力する。４相クロ
ック逓倍回路２は、クロックＳ1〜ＳNMAXを出力する。
クロックＳ1〜ＳNMAXのうち逓倍数決定コード１２で指
定した数Ｎに応じてクロックＳ1〜ＳNまでは、クロック
周期ｔＣＫの１／Ｎの位相のＮ相クロックとなる。この
クロックＳ1〜ＳNをクロック合成回路５で合成し、Ｎ逓
倍のクロック１０を得る。
【００８６】実施例２では、クロックＳN+1〜ＳNmaxま
では、Ｌｏｗ固定となる。クロックＳNmaxのＮmaxは、
逓倍可能な最大値を示すものであり、実施例２では、８
に設定している。また、周期検知回路６は、実施例１の
ものと同じ構成になっている。
では、Ｌｏｗ固定となる。クロックＳNmaxのＮmaxは、
逓倍可能な最大値を示すものであり、実施例２では、８
に設定している。また、周期検知回路６は、実施例１の
ものと同じ構成になっている。
【００８７】次に、４相クロック逓倍回路２の内部の接
続及び動作について、図１４、図１５を用いて説明す
る。
続及び動作について、図１４、図１５を用いて説明す
る。
【００８８】前述のとおり、４相クロック逓倍回路２に
は、４相のクロックＱ1〜Ｑ4および周期検知回路６から
の制御信号１１と逓倍数決定コード１２のデータが入力
し、４相クロック逓倍回路２は、Ｎ相のクロックＳ1〜
ＳNとクロックＳN+1〜ＳNmaxとを出力する。
は、４相のクロックＱ1〜Ｑ4および周期検知回路６から
の制御信号１１と逓倍数決定コード１２のデータが入力
し、４相クロック逓倍回路２は、Ｎ相のクロックＳ1〜
ＳNとクロックＳN+1〜ＳNmaxとを出力する。
【００８９】４相クロック逓倍回路２は、４組のタイミ
ング差Ｎ重分割器３a1〜３a4と多重化回路３ｂとから構
成されている。
ング差Ｎ重分割器３a1〜３a4と多重化回路３ｂとから構
成されている。
【００９０】制御信号１１と逓倍数決定コード１２のデ
ータは、４組のタイミング差Ｎ重分割器３a1〜３a4に入
力する。
ータは、４組のタイミング差Ｎ重分割器３a1〜３a4に入
力する。
【００９１】タイミング差Ｎ重分割器３a1には、クロッ
クＱ1とＱ2が入力し、クロックＱ1とＱ2の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、外部ク
ロック７の４倍の周期をもつ周期４ｔＣＫのＮ相のクロ
ックＳＰ１1〜ＳＰ１NおよびＳＰ１Nmaxを出力する。
クＱ1とＱ2が入力し、クロックＱ1とＱ2の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、外部ク
ロック７の４倍の周期をもつ周期４ｔＣＫのＮ相のクロ
ックＳＰ１1〜ＳＰ１NおよびＳＰ１Nmaxを出力する。
【００９２】タイミング差Ｎ重分割器３a2には、クロッ
クＱ2とＱ3が入力し、クロックＱ2とＱ3の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ２1〜ＳＰ２NおよびＳＰ２
Nmaxを出力する。
クＱ2とＱ3が入力し、クロックＱ2とＱ3の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ２1〜ＳＰ２NおよびＳＰ２
Nmaxを出力する。
【００９３】タイミング差Ｎ重分割器３a3には、クロッ
クＱ3とＱ4が入力し、クロックＱ3とＱ4の立上がりタイ
ミング差２ｔＣＫの１／１４のタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ３1〜ＳＰ３NおよびＳＰ３
Nmaxを出力する。
クＱ3とＱ4が入力し、クロックＱ3とＱ4の立上がりタイ
ミング差２ｔＣＫの１／１４のタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ３1〜ＳＰ３NおよびＳＰ３
Nmaxを出力する。
【００９４】タイミング差Ｎ重分割器３a4には、クロッ
クＱ4とＱ1が入力し、クロックＱ4とＱ1の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ４1〜ＳＰ４NおよびＳＰ４
Nmaxを出力する。
クＱ4とＱ1が入力し、クロックＱ4とＱ1の立上がりタイ
ミング差２ｔＣＫの１／２Ｎのタイミング差で、周期４
ｔＣＫのＮ相のクロックＳＰ４1〜ＳＰ４NおよびＳＰ４
Nmaxを出力する。
【００９５】図１４に示すように、クロックＳＰ１1〜
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、信号ＳＰ４1〜ＳＰ４Nは、それぞれ立上が
りタイミングｔＣＫ／Ｎずつずれており、全体で、Ｎ相
のクロックとなる。
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、信号ＳＰ４1〜ＳＰ４Nは、それぞれ立上が
りタイミングｔＣＫ／Ｎずつずれており、全体で、Ｎ相
のクロックとなる。
【００９６】多重化回路３ｂでは、クロックＳＰ１1〜
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nの添字１〜Ｎの
等しいパルスを４個ずつ多重化し、Ｎ相のクロックＳ1
〜ＳNを生成している。
ＳＰ１N、クロックＳＰ２1〜ＳＰ２N、クロックＳＰ３1
〜ＳＰ３N、クロックＳＰ４1〜ＳＰ４Nの添字１〜Ｎの
等しいパルスを４個ずつ多重化し、Ｎ相のクロックＳ1
〜ＳNを生成している。
【００９７】次に、タイミング差Ｎ重分割器３a1〜３a4
の内部構成について説明する。４組のタイミング差Ｎ重
分割器３a1〜３a4は、同じ構成であるため、タイミング
差Ｎ重分割器３a1のみの構成を図１５により説明する。
の内部構成について説明する。４組のタイミング差Ｎ重
分割器３a1〜３a4は、同じ構成であるため、タイミング
差Ｎ重分割器３a1のみの構成を図１５により説明する。
【００９８】タイミング差Ｎ重分割器３a1は、一つのＮ
ＡＮＤ１５と、インバータ１６と、４組のタイミング分
割器４a1〜４a4から構成される。図１６には、Ｎｍａｘ
＝８、Ｎ＝７のタイミングチャートを示す。
ＡＮＤ１５と、インバータ１６と、４組のタイミング分
割器４a1〜４a4から構成される。図１６には、Ｎｍａｘ
＝８、Ｎ＝７のタイミングチャートを示す。
【００９９】クロックＱ1とクロックＱ2のＬパルスから
周期３ｔＣＫのクロックＱ1Fが作られ、クロックＱ2か
らパルス幅２ｔＣＫのクロックＱ2Sが生成される。
周期３ｔＣＫのクロックＱ1Fが作られ、クロックＱ2か
らパルス幅２ｔＣＫのクロックＱ2Sが生成される。
【０１００】クロックＳ１1〜Ｓ１7のうち添字が逓倍数
決定コード１２の設定した数７以下の場合、クロック
は、前述のとおりｔＣＫを逓倍数決定コード１２の設定
した数、すなわち７で分割したタイミング差で立上が
り、クロックリセット信号Ｓ１Ｒの立下りのタイミング
で立下がる。クロックの出力の順番は、後述する回路構
成上、クロックＳ１7からクロックＳ１1ヘの下り順にな
る。また、クロックリセット信号Ｓ１Ｒの立下りのタイ
ミングは、クロックＳ１1が立上がった後、約ｔＣＫ／
Ｎになる。
決定コード１２の設定した数７以下の場合、クロック
は、前述のとおりｔＣＫを逓倍数決定コード１２の設定
した数、すなわち７で分割したタイミング差で立上が
り、クロックリセット信号Ｓ１Ｒの立下りのタイミング
で立下がる。クロックの出力の順番は、後述する回路構
成上、クロックＳ１7からクロックＳ１1ヘの下り順にな
る。また、クロックリセット信号Ｓ１Ｒの立下りのタイ
ミングは、クロックＳ１1が立上がった後、約ｔＣＫ／
Ｎになる。
【０１０１】クロックＳ１1〜Ｓ１8のうち添字が逓倍数
決定コード１２の設定した数７より大きい値の出力は、
本実施例では、タイミング差Ｎ重分割器４ａ1内でＬｏ
ｗ固定にする。
決定コード１２の設定した数７より大きい値の出力は、
本実施例では、タイミング差Ｎ重分割器４ａ1内でＬｏ
ｗ固定にする。
【０１０２】次にタイミング差分割器４a1〜４a4の回路
構成について説明する。タイミング差分割器４a1〜４a4
は、素子構成が等しいため、ここでは、タイミング差分
割器４a1について、図１７を用いて説明する。また、今
回Ｎｍａｘ＝８とした。図８に示すように、タイミング
差分割器４a1は、１つのＮＯＲ１７と、一つのインバー
タ１８と、１つのＰＭＯＳ、８組の２つ直列に接続した
ＮＭＯＳ、３組のＮＭＯＳと容量素子からなる。ＭＰ５
０は、Ｐチャネル型ＭＯＳＦＥＴであり、ＭＮ５１〜５
８，ＭＮ６１〜６８、ＭＮ７１〜７３は、Ｎチャネル型
ＭＯＳＦＥＴであり、ＣＰＡ５１〜５３は容量素子であ
る。
構成について説明する。タイミング差分割器４a1〜４a4
は、素子構成が等しいため、ここでは、タイミング差分
割器４a1について、図１７を用いて説明する。また、今
回Ｎｍａｘ＝８とした。図８に示すように、タイミング
差分割器４a1は、１つのＮＯＲ１７と、一つのインバー
タ１８と、１つのＰＭＯＳ、８組の２つ直列に接続した
ＮＭＯＳ、３組のＮＭＯＳと容量素子からなる。ＭＰ５
０は、Ｐチャネル型ＭＯＳＦＥＴであり、ＭＮ５１〜５
８，ＭＮ６１〜６８、ＭＮ７１〜７３は、Ｎチャネル型
ＭＯＳＦＥＴであり、ＣＰＡ５１〜５３は容量素子であ
る。
【０１０３】次に接続について説明する。ＭＰ５０は、
電源ＶＣＣとノードＮ５１との間に接続され、８組の２
つの直列に接続したＭＮ５１，ＭＮ６１、ＭＮ５２，Ｍ
Ｎ６２、ＭＮ５３，ＭＮ６３、ＭＮ５４，ＭＮ６４、Ｍ
Ｎ５５，ＭＮ６５、ＭＮ５６，ＭＮ６６、ＭＮ５７，Ｍ
Ｎ６７、ＭＮ５８，ＭＮ６８はノードＮ５１とＧＮＤと
の間に並列に接続されている。ＭＮ７１、ＣＡＰ５１、
ＭＮ７２、ＣＡＰ５２、ＭＮ７３、ＣＡＰ５３は並列に
接続され、またノードＮ５１は、ＮＯＲ１７に接続され
ている。
電源ＶＣＣとノードＮ５１との間に接続され、８組の２
つの直列に接続したＭＮ５１，ＭＮ６１、ＭＮ５２，Ｍ
Ｎ６２、ＭＮ５３，ＭＮ６３、ＭＮ５４，ＭＮ６４、Ｍ
Ｎ５５，ＭＮ６５、ＭＮ５６，ＭＮ６６、ＭＮ５７，Ｍ
Ｎ６７、ＭＮ５８，ＭＮ６８はノードＮ５１とＧＮＤと
の間に並列に接続されている。ＭＮ７１、ＣＡＰ５１、
ＭＮ７２、ＣＡＰ５２、ＭＮ７３、ＣＡＰ５３は並列に
接続され、またノードＮ５１は、ＮＯＲ１７に接続され
ている。
【０１０４】次にクロックＱ1Fは、ＰＭＯＳ ＭＰ５
１、ＮＭＯＳ ＭＮ６１、ＭＮ６２、ＭＮ６３のゲート
に入力する。
１、ＮＭＯＳ ＭＮ６１、ＭＮ６２、ＭＮ６３のゲート
に入力する。
【０１０５】クロックＱ2Sは、ＭＮ６４、ＭＮ６５、Ｍ
Ｎ６６、ＭＮ６７、ＭＮ６８のゲートに入力する。
Ｎ６６、ＭＮ６７、ＭＮ６８のゲートに入力する。
【０１０６】逓倍数決定コード１２のデータは、ＭＮ５
１、ＭＮ５２、ＭＮ５３、ＭＮ５４、ＭＮ５５、ＭＮ５
６、ＭＮ５７、ＭＮ５８のゲートに入力する。
１、ＭＮ５２、ＭＮ５３、ＭＮ５４、ＭＮ５５、ＭＮ５
６、ＭＮ５７、ＭＮ５８のゲートに入力する。
【０１０７】また、逓倍数決定コード１２のＭＮ５３を
制御する信号は、インバータ１８を介してＮＯＲ１７に
入力する。タイミング差分割器４a1の場合，ＭＮ５３を
制御する信号が、インバータ１８を介してＮＯＲ１７に
入力し、タイミング差分割器４a1の場合、ＭＮ５ｈを制
御する信号が、インバータ１８を介してＮＯＲ１７に入
力する。ここで、ｈは、１〜８ｍａｘに対応する。
制御する信号は、インバータ１８を介してＮＯＲ１７に
入力する。タイミング差分割器４a1の場合，ＭＮ５３を
制御する信号が、インバータ１８を介してＮＯＲ１７に
入力し、タイミング差分割器４a1の場合、ＭＮ５ｈを制
御する信号が、インバータ１８を介してＮＯＲ１７に入
力する。ここで、ｈは、１〜８ｍａｘに対応する。
【０１０８】制御信号１１は、ＭＮ７１、ＭＮ７２、Ｍ
Ｎ７３のゲートに入力する。
Ｎ７３のゲートに入力する。
【０１０９】次に、ＭＮ５１〜５８，６１〜６８，ＭＰ
５１のゲート幅は、全て等しいサイズに設定されてい
る。
５１のゲート幅は、全て等しいサイズに設定されてい
る。
【０１１０】３組のＮＭＯＳ ＭＮ７１〜７３と容量素
子ＣＡＰ５１〜５３は、ＮＭＯＳと容量素子ともに、
１：２：４のサイズ比となっており、 ＭＮ７１：ＮＭ７２：ＮＭ７３＝１：２：４ ＣＡＰ５１：ＣＡＰ５２：ＣＡＰ５３＝１：２：４ である。
子ＣＡＰ５１〜５３は、ＮＭＯＳと容量素子ともに、
１：２：４のサイズ比となっており、 ＭＮ７１：ＮＭ７２：ＮＭ７３＝１：２：４ ＣＡＰ５１：ＣＡＰ５２：ＣＡＰ５３＝１：２：４ である。
【０１１１】容量素子と接続したＮＭＯＳ ＭＮ７１、
ＮＭ７２、ＮＭ７３のゲートには、制御信号１１が入力
し、共通ノードの負荷を制御信号１１で可変に出来る。
本実施例でも、ＮＭＯＳと容量素子ともに、１：２：４
のサイズ比となっていることより、８段階に調整出来
る。
ＮＭ７２、ＮＭ７３のゲートには、制御信号１１が入力
し、共通ノードの負荷を制御信号１１で可変に出来る。
本実施例でも、ＮＭＯＳと容量素子ともに、１：２：４
のサイズ比となっていることより、８段階に調整出来
る。
【０１１２】動作は、図１８を用いて説明する。実施例
１と異なる点は、２入力のタイミング分割を行うＮＭＯ
Ｓのゲート幅の比率が、タイミング差分割器４ａh（ｈ
＝１〜Ｎｍａｘ）に対応したまでの比率ａ（ａ＝１〜Ｎ
ｍａｘ）になっているのではなく、単純にｈと等しいト
ランジスタの数と逓倍数決定コード１２の値Ｎで設定さ
れたトランジスタの数で決まる点である。クロックＳＰ
１1〜ＳＰ４Nまでの関係は、前述のとおりである。
１と異なる点は、２入力のタイミング分割を行うＮＭＯ
Ｓのゲート幅の比率が、タイミング差分割器４ａh（ｈ
＝１〜Ｎｍａｘ）に対応したまでの比率ａ（ａ＝１〜Ｎ
ｍａｘ）になっているのではなく、単純にｈと等しいト
ランジスタの数と逓倍数決定コード１２の値Ｎで設定さ
れたトランジスタの数で決まる点である。クロックＳＰ
１1〜ＳＰ４Nまでの関係は、前述のとおりである。
【０１１３】タイミング差分割器４ａ1の内部動作につ
いては、図１８のｔ０からｔ４までの４ｔＣＫ期間で１
周期になっているため、その１周期の期間の内部ノード
波形を図示してある。まず、クロックＳＰ１1の立上が
りタイミングについて説明する。クロックＳＰ１3の立
上がりタイミングは、ノードＮ５１のチャージがＮＭＯ
Ｓ ＭＮ５１〜ＭＮ６８の選択されたＮＭＯＳに引き抜
かれ、それにより、ノードＮ５１の電位がインバータ１
８のしきい値に達したところで、インバータ１８の出力
信号のエッジが立上がることによる。
いては、図１８のｔ０からｔ４までの４ｔＣＫ期間で１
周期になっているため、その１周期の期間の内部ノード
波形を図示してある。まず、クロックＳＰ１1の立上が
りタイミングについて説明する。クロックＳＰ１3の立
上がりタイミングは、ノードＮ５１のチャージがＮＭＯ
Ｓ ＭＮ５１〜ＭＮ６８の選択されたＮＭＯＳに引き抜
かれ、それにより、ノードＮ５１の電位がインバータ１
８のしきい値に達したところで、インバータ１８の出力
信号のエッジが立上がることによる。
【０１１４】インバータ１８のしきい値に達したところ
まで引き抜く必要のあるノードＮ５１の電荷をＣＶと
し、２個の並列のＮＭＯＳの組が引き抜く電流値をそれ
ぞれＩとすると、タイミング差分割器４ａh（ｈ＝１〜
Ｎｍａｘ）では、入力Ｑ１ＦがＨｉｇｈのときのチャー
ジ引き抜く電流値は、ｈＩ、引き続き入力Ｑ２ＳがＨｉ
ｇｈになったとき追加されるチャージ引き抜き電流値
（Ｎ−ｈ）Ｉでは、全部でＮＩと駆動されるトランジス
タ数に比例した値になる。従って、クロックＱ1の立上
がりエッジから、電荷ＣＶが引き抜かれる時間は、一般
にタイミング差分割器４ａhの場合 ｔＣＫ＋（ＣＶ−ｔＣＫ・ｈＩ）／ＮＩ＝ＣＶ／ＮＩ＋
（１−ｈ／Ｎ）ｔｃＫ となる。ここで、ｔＣＫは、クロックＱ1の立上がりか
らクロックＱ2の立上がりまでの時間である。またｈ
は、タイミング差分割器ａhでは、ｈ＝３となる。
まで引き抜く必要のあるノードＮ５１の電荷をＣＶと
し、２個の並列のＮＭＯＳの組が引き抜く電流値をそれ
ぞれＩとすると、タイミング差分割器４ａh（ｈ＝１〜
Ｎｍａｘ）では、入力Ｑ１ＦがＨｉｇｈのときのチャー
ジ引き抜く電流値は、ｈＩ、引き続き入力Ｑ２ＳがＨｉ
ｇｈになったとき追加されるチャージ引き抜き電流値
（Ｎ−ｈ）Ｉでは、全部でＮＩと駆動されるトランジス
タ数に比例した値になる。従って、クロックＱ1の立上
がりエッジから、電荷ＣＶが引き抜かれる時間は、一般
にタイミング差分割器４ａhの場合 ｔＣＫ＋（ＣＶ−ｔＣＫ・ｈＩ）／ＮＩ＝ＣＶ／ＮＩ＋
（１−ｈ／Ｎ）ｔｃＫ となる。ここで、ｔＣＫは、クロックＱ1の立上がりか
らクロックＱ2の立上がりまでの時間である。またｈ
は、タイミング差分割器ａhでは、ｈ＝３となる。
【０１１５】従って、クロックＳ１1からＳ１Nの立上が
りタイミングは、タイミング差分割器４ａ1〜４ａNmax
までで、（１／Ｎ）ｔＣＫずつずれる。
りタイミングは、タイミング差分割器４ａ1〜４ａNmax
までで、（１／Ｎ）ｔＣＫずつずれる。
【０１１６】また、前述のように逓倍数決定コード１２
によってＭＮ５３を制御する信号は、インバータ１８を
介してＮＯＲ１７に入力する。タイミング差分割器４ａ
1の場合、ＭＮ５３を制御する信号が、インバータ１８
を介してＮＯＲ１７に入力し、タイミング差分割器４ａ
hの場合、ＭＮ５ｈを制御する信号がインバータ１８を
介してＮＯＲ１７に入力することより、ｈが逓倍数決定
コード１２の指定する値Ｎより大きいときは、そのクロ
ックは、Ｌｏｗ固定になる。
によってＭＮ５３を制御する信号は、インバータ１８を
介してＮＯＲ１７に入力する。タイミング差分割器４ａ
1の場合、ＭＮ５３を制御する信号が、インバータ１８
を介してＮＯＲ１７に入力し、タイミング差分割器４ａ
hの場合、ＭＮ５ｈを制御する信号がインバータ１８を
介してＮＯＲ１７に入力することより、ｈが逓倍数決定
コード１２の指定する値Ｎより大きいときは、そのクロ
ックは、Ｌｏｗ固定になる。
【０１１７】クロックＳ１1からＳ１Nmaxの立上がりタ
イミングは、信号ＱＦ１の立下がりにより、ノードＮ１
１がプリチャージされることによる。
イミングは、信号ＱＦ１の立下がりにより、ノードＮ１
１がプリチャージされることによる。
【０１１８】信号ＳＰ１1の立上がりに対し、クロック
ＳＰ１1からＳ１Nmaxの立上がりタイミング差が１／Ｎ
ｔＣｋになり、また、次の動作周期までにノードＮ５１
がプリチャージされるためには、ノードＮ５１の電荷を
ｔＣＫｎの期間電流ＮＩで引き抜いてもインバータ１８
のしきい値に達しない条件、および、ＮＩで引き抜いた
場合、２ｔＣＫ内でインバータ１８のしきい値に達する
条件、すなわち ＣＶ−ｔＣＫ・（Ｎ−１）Ｉ＞０ および ＣＶ−２ｔ
ＣＫ・ＮＩ＜０ を満たす必要がある。満たす方法は、前述の通りであ
る。
ＳＰ１1からＳ１Nmaxの立上がりタイミング差が１／Ｎ
ｔＣｋになり、また、次の動作周期までにノードＮ５１
がプリチャージされるためには、ノードＮ５１の電荷を
ｔＣＫｎの期間電流ＮＩで引き抜いてもインバータ１８
のしきい値に達しない条件、および、ＮＩで引き抜いた
場合、２ｔＣＫ内でインバータ１８のしきい値に達する
条件、すなわち ＣＶ−ｔＣＫ・（Ｎ−１）Ｉ＞０ および ＣＶ−２ｔ
ＣＫ・ＮＩ＜０ を満たす必要がある。満たす方法は、前述の通りであ
る。
【０１１９】以上説明したように、本実施例では、４分
周し、４相のクロックをあらかじめ作ることにより、Ｐ
ＬＬ、ＤＬＬなどのフィードバック回路を使うことなく
最大８までの任意の逓倍クロックをつくることが可能で
ある。
周し、４相のクロックをあらかじめ作ることにより、Ｐ
ＬＬ、ＤＬＬなどのフィードバック回路を使うことなく
最大８までの任意の逓倍クロックをつくることが可能で
ある。
【０１２０】また、実施例１及び２では、逓倍回路とし
ての動作のみを説明したが、本発明の回路は、実施形態
で説明したように、多相クロックの入力、すなわちタイ
ミング差分割回路へ入力する異なる相のクロックに代え
て、一定のタイミング差のクロックパルスを入力するこ
とにより、任意の２入力のタイミング差を任意の数に分
割する可変遅延回路としても使用することができる。
ての動作のみを説明したが、本発明の回路は、実施形態
で説明したように、多相クロックの入力、すなわちタイ
ミング差分割回路へ入力する異なる相のクロックに代え
て、一定のタイミング差のクロックパルスを入力するこ
とにより、任意の２入力のタイミング差を任意の数に分
割する可変遅延回路としても使用することができる。
【０１２１】
【発明の効果】以上説明したように本発明によれば、外
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍をループ構成を用いるこ
となく、実現することができる。
部クロックを多相のクロックに分周し、各相の中間タイ
ミングをとることにより、逓倍をループ構成を用いるこ
となく、実現することができる。
【０１２２】また本発明によれば、逓倍したクロックを
得るまでの時間を短縮することができ、逓倍したクロッ
クを使用するまでの待ち時間を大幅に削減できる。ま
た、クロックの逓倍だけでなく、可変遅延回路としても
利用できる回路を提供することができる。
得るまでの時間を短縮することができ、逓倍したクロッ
クを使用するまでの待ち時間を大幅に削減できる。ま
た、クロックの逓倍だけでなく、可変遅延回路としても
利用できる回路を提供することができる。
【図１】本発明のクロック信号制御方法及びその装置を
示す構成図である。
示す構成図である。
【図２】本発明の相数変換方法及び相数不変方法におけ
る多相クロックの相の数、多相クロックの周波数との関
係を示す図である。
る多相クロックの相の数、多相クロックの周波数との関
係を示す図である。
【図３】本発明の実施例１を示す回路図である。
【図４】本発明の実施例１の動作を表すタイミングチャ
ートである。
ートである。
【図５】本発明の実施例１に用いた４相クロック逓倍回
路を示す回路図である。
路を示す回路図である。
【図６】本発明の実施例１に用いた４相クロック逓倍回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図７】本発明の実施例１のタイミング差Ｎ重分割器を
示す回路図である。
示す回路図である。
【図８】本発明の実施例１のタイミング差Ｎ重分割器の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図９】本発明の実施例１のタイミング差分割器を示す
回路図である。
回路図である。
【図１０】本発明の実施例１のリセット信号発生回路を
示す回路図である。
示す回路図である。
【図１１】本発明の実施例１のタイミング差分割器及び
リセット信号発生回路の動作を示すタイミングチャート
である。
リセット信号発生回路の動作を示すタイミングチャート
である。
【図１２】本発明の実施例２を示す回路図である。
【図１３】本発明の実施例２の動作を示すタイミングチ
ャートである。
ャートである。
【図１４】本発明の実施例２の４相クロック逓倍回路を
示す回路図である。
示す回路図である。
【図１５】本発明の実施例２の４相クロック逓倍回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図１６】本発明の実施例２のタイミング差Ｎ重分割器
を示す回路図である。
を示す回路図である。
【図１７】本発明の実施例２のタイミング差Ｎ重分割器
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１８】本発明の実施例２のタイミング差Ｎ重分割器
を示す回路図である。
を示す回路図である。
【図１９】本発明の実施例２のタイミング差Ｎ重分割器
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図２０】従来例のクロック信号を逓倍する回路を示す
回路図である。
回路図である。
【図２１】従来例のクロック信号を逓倍する回路でＰＬ
Ｌを用いた場合の回路図である。
Ｌを用いた場合の回路図である。
１ 分周器 ２ 多相クロック逓倍回路 ３ タイミング差Ｎ重分割回路 ４ａ1〜４ａNmax タイミング差分割器 ５ クロック合成回路 ６ 周期検知回路 ７ 外部クロック信号 ９ Ｎ相クロック １０ 逓倍クロック信号 １１ 制御信号 １２ 逓倍数決定コード
Claims (11)
- 【請求項１】外部クロックを分周器で分周し生成されて
なる、互いに位相の異なるｍ相のクロックを入力とし、
異なる相のクロックパルスの位相差を、外部から入力さ
れる逓倍数決定コード信号で規定される数Ｎで分割し、
相の数をｍ×Ｎ倍としたクロックを生成し、ｍ×Ｎ倍と
した相のクロックを所定の数の相に多重化して出力する
多相クロック逓倍回路と、この多相クロック逓倍回路か
ら出力された所定数の相のクロックを入力とし、これら
のクロックを合成して１相の逓倍クロックを出力するク
ロック合成回路と、を少なくとも備えてなるクロック信
号制御装置であって、 前記多相クロック逓倍回路が、前記ｍ相のクロックのう
ち二つの入力端に入力された相の異なる二つのクロック
のタイミング差を、さらに前記逓倍数決定コード信号で
規定される数Ｎで分割してなる遅延時間の出力信号を出
力するタイミング差分割器を予め定められた所定数（Ｎ
ｍａｘ）並置し、この複数のタイミング差分割器からＮ
相の出力クロックが出力されてなるタイミング差Ｎ重分
割器を複数（ｍ）個備えるとともに、前記ｍ個のタイミ
ング差Ｎ重分割器からのｍ×Ｎ相の出力クロックを多重
して、所定の数の相に多重化して出力する多重化回路を
備え、 前記タイミング差分割器が、電源と内部ノードの間に挿
入され、前記内部ノードの充電のタイミングを制御する
信号によりオンされ、前記電源から前記内部ノードへの
電流パスを形成する第１のスイッチ素子と、 前記内部ノードとグランド間に、制御端子に前記逓倍数
決定コード信号が入力されてオン／オフされるか、常時
オンとされる第２のスイッチ素子と前記二つのクロック
の第１又は第２のクロックが制御端子に入力されてオン
／オフされる第３のスイッチ素子とを含む第１の直列回
路を少なくとも１つは備えるとともに、 前記内部ノードとグランド間には、制御端子に前記逓倍
数決定コード信号が入力されてオン／オフされるか、常
時オンとされる第４のスイッチ素子と前記二つのクロッ
クのうち第２のクロックが制御端子に入力されてオン／
オフされる第５のスイッチ素子とを含む第２の直列回路
を複数個並列に備え、 前記内部ノードが入力端に接続され前記内部ノード電圧
としきい値電圧との大小関係が変化した場合に、出力端
より出力する出力信号の論理を変化させる論理回路を備
え、 さらに、前記内部ノードとグランド間に、外部から入力
され前記内部ノードに付加される容量の容量値を可変制
御するための制御信号が信号端子に接続される第６のス
イッチ素子と容量素子とからなる第３の直列回路を複数
並列に備えた、ことを特徴とするクロック信号制御装
置。 - 【請求項２】外部クロックを入力して分周して互いに位
相の異なるｍ相のクロックを生成出力する分周器と、前
記外部クロックを入力し前記外部クロックの周期を検知
する周期検知回路と、前記分周器から出力される互いに
位相の異なるｍ相のクロックを入力とし、異なる相のク
ロックパルスの位相差を、逓倍数決定コード信号で規定
される数Ｎで分割して、相の数をｍ×Ｎ倍としたクロッ
クを生成し、ｍ×Ｎ倍とした相のクロックを所定の数の
相に多重化して出力する多相クロック逓倍回路と、前記
多相クロック逓倍回路から出力された所定数の相のクロ
ックを入力とし、これらのクロックを合成して１相の逓
倍クロックを出力するクロック合成回路と、を備えてな
るクロック信号制御装置であって、 前記多相クロック逓倍回路が、前記ｍ相のクロックのう
ち二つの入力端に入力された相の異なる二つのクロック
のタイミング差を逓倍数決定コード信号で規定される数
Ｎで分割してなる遅延時間の出力信号を出力するタイミ
ング差分割器を予め定められた所定数（Ｎmax）並置
し、前記複数のタイミング差分割器から少なくともＮ相
の出力クロックが出力されてなるタイミング差Ｎ重分割
器を複数（ｍ）個備えるとともに、 前記ｍ個のタイミング差Ｎ重分割器からのｍ×Ｎ相の出
力クロックを多重して、所定の数の相に多重化して出力
する多重化回路を備え、前記タイミング差分割器が、電
源と内部ノードの間に挿入され、前記内部ノードの充電
を制御する信号によりオンされ、前記第１の電源から前
記内部ノードへの電流パスを形成する第１のスイッチ素
子と、 前記内部ノードとクランド間に、制御端子に前
記逓倍数決定コード信号が入力されてオン／オフされる
か、制御端子が固定電位とされ常時 オンとされる第２の
スイッチ素子と、前記二つのクロックの第１又は第２の
クロックが制御端子に入力されてオン／オフされる第３
のスイッチ素子とを含む第１の直列回路を少なくとも１
つ備え、 前記内部ノードとクランド間に、制御端子に逓倍数決定
コード信号が入力されてオン／オフされるか、制御端子
が固定電位とされ常時オンとされる第４のスイッチ素子
と、前記二つのクロックのうち第２のクロックが制御端
子に入力されてオン及びオフされる第５のスイッチ素子
とを含む第２の直列回路を、複数個並列に備え、 前記内部ノードが入力端に接続され、前記内部ノード電
圧としきい値電圧との大小関係が変化した場合に、出力
端より出力される出力信号の論理値を可変させるバッフ
ァ回路を備え、 前記内部ノードとグランド間に、前記周期検知回路から
出力される制御信号が制御端子に接続される第６のスイ
ッチ素子と容量素子とからなる第３の直列回路を、複数
個並列に備え、 前記制御信号の値により前記第６のスイッチ素子群がオ
ン／オフ制御され、前記内部ノードに付加される容量の
容量値が決定される、ことを特徴とするクロック信号制
御装置。 - 【請求項３】前記タイミング差Ｎ重分割器が、前記相の
異なる二つのクロックのうち、遅れた位相の方のクロッ
クを入力して、並置された前記各タイミング差分割器の
内部ノードを充電するリセット信号を生成するリセット
信号発生回路を備え、前記各タイミング差分割器が、前
記電源と内部ノードの間に前記第１のスイッチ素子と直
列に挿入される第７のスイッチ素子を備え、 前記第７のスイッチ素子には、前記リセット信号発生回
路からのリセット信号が入力され 、前記相の異なる二つのクロックのうち、進んだ位相の方
のクロックが前記第１のスイッチ素子の制御端子に入力
され、進んだ位相の方のクロックが第１の論理値であ
り、前記リセット信号発生回路からのリセット信号がア
クティブのときに、前記内部ノードがプリチャージされ
る、ことを特徴とする請求項２記載のクロッ ク信号制御
装置。 - 【請求項４】前記タイミング差分割器において、前記内
部ノードとグランド間に並列配置される、前記第１、第
２の直列回路が、それぞれ、前記リセット信号をゲート
入力とし、 前記リセット信号がインアクティブのときオン状態とさ
れる定電流源用のトランジスタを備えた、ことを特徴と
する請求項３記載のクロック信号制御装置。 - 【請求項５】前記リセット信号発生回路が、電源と内部
ノードの間に挿入され、制御端子に前記相の異なる二つ
のクロックのうち遅れた位相の方のクロック（「入力ク
ロック」という）が入力され、前記第１の電源から前記
内部ノードへの電流パスを形成する第８のスイッチ素子
と、 前記内部ノードとクランド間に、制御端子に逓倍数決定
コード信号が入力されてオン／オフされるか、制御端子
が固定電位とされ常時オンとされる第９のスイッチ素子
と、制御端子に、前記入力クロックが入力されてオン／
オフされるか、ＧＮＤに接続される第１０のスイッチ素
子とを含む直列回路を少なくとも１つは備え 、前記内部ノードとクランド間に、制御端子に逓倍数決定
コード信号が入力されてオン／オフされる第１１のスイ
ッチ素子と、制御端子に前記入力クロックが入力されて
オン／オフされる第１２のスイッチ素子とを含む直列回
路を、複数個並列に備え、 前記内部ノードが入力端に接続され、前記内部ノード電
圧としきい値電圧との大小関係が変化した場合に、出力
端より出力する出力信号の論理を変化させるバッファ回
路と、 前記入力クロックと前記バッファ回路の出力を入力とし
てリセット信号を生成出力する論理回路と前記内部ノー
ドとグランド間に、前記周期検知回路から出力される制
御信号が制御端子に接続される第１３のスイッチ素子と
容量素子とからなる第３の直列回路を、複数個並列に備
え前記制御信号の値により前記第１２のスイッチ素子群
がオン／オフ制御され、前記内部ノードに付加される容
量の容量値 が決定される、ことを特徴とする請求項３記
載のクロック信号制御装置。 - 【請求項６】前記第１のスイッチ素子が第１導電型のＭ
ＯＳトランジスタよりなり、前記第２乃至第６のスイッ
チ素子が第２導電型のＭＯＳトランジスタよりなること
を特徴とする請求項１又は２記載のクロック信号制御装
置。 - 【請求項７】前記内部ノードとグランド間に並列接続さ
れる第３の直列回路群を構成する前記各容量素子の容量
値が異なり、前記容量値の大きさに対応して前記第６の
スイッチ素子のトランジスタのゲート幅が異なる、こと
を特徴とする請求項１又は２記載のクロック信号制御装
置。 - 【請求項８】前記第１、第７、第８のスイッチ素子が第
１導電型のＭＯＳトランジスタよりなり、前記第２乃至
第６、第９乃至第１３のスイッチ素子が第２導電型のＭ
ＯＳトランジスタよりなることを特徴とする請求項５記
載のクロック信号制御装置。 - 【請求項９】外部クロックを入力して分周して互いに位
相の異なるｍ相のクロックを生成出力する分周器と、前
記外部クロックを入力し前記外部クロックの周期を検知
する周期検知回路と、前記分周器から出力される互いに
位相の異なるｍ相のクロックを入力とし、異なる相のク
ロックパルスの位相差を、逓倍数決定コード信号で規定
される数Ｎで分割して、相の数をｍ×Ｎ倍としたクロッ
クを生成し、ｍ×Ｎ倍とした相のクロックを所定の数の
相に多重化して出力する多相クロック逓倍回路と、前記
多相クロック逓倍回路から出力された所定数の相のクロ
ックを入力とし、これらのクロックを合成して１相の逓
倍クロックを出力するクロック合成回路と、を備えてな
るクロック信号制御装置であって、 前記多相クロック逓倍回路が、 前記ｍ相のクロックのうち二つの入力端に入力された隣
接する相の第１、第２のクロックについて、前記第１、
第２のクロックがともに第２の論理値のときに第１の論
理値を出力する第１の論理回路と、前記第２のクロック
を反転する反転回路とを備え、 前記第１の論理回路と前記反転回路の出力を二つクロッ
クとして入力し、前記二つのクロックのタイミング差を
逓倍数決定コード信号で規定される数Ｎで分割してなる
遅延時間の出力信号を出力するタイミング差分割器を所
定数（Ｎmax）個並置し、前記複数のタイミング差分割
器から少なくともＮ相の出力クロックが出力されてなる
タイミング差Ｎ重分割器を、複数（ｍ）個備えるととも
に、前記ｍ個のタイミング差Ｎ重分割器からのｍ×Ｎ相
の出力クロックを多重して、所定の数の相に多重化して
出力する多重化回路を備え、 前記タイミング差分割器が、電源と内部ノードの間に挿
入され、前記入力された二つのクロックのうち一方のク
ロックが制御端子に入力されてオンされ、前記電源から
前記内部ノードへの電流パスを形成する第１のスイッチ
素子と、 前記内部ノードとクランド間に、制御端子に前記逓倍数
決定コード信号が入力されてオン／オフされる第２のス
イッチ素子と前記二つのクロックのうち一方のクロック
が制御端子に入力されてオン／オフされる第３のスイッ
チ素子とを含む第１の直列回路を、複数個並列に備え、 前記内部ノードとクランド間に、制御端子に逓倍数決定
コード信号が入力されてオン／オフされる第４のスイッ
チ素子と前記二つのクロックのうち他方のクロックが制
御端子に入力されてオン／オフされる第５のスイッチ素
子とを含む第２の直列回路を、複数個並列に備え、 前記内部ノードが第１の入力端に接続され、前記二つの
クロックのうち一方のクロックを反転した信号が第２の
入力端に接続され、前記第２の入力端が第１の論理値の
とき、前記第１の入力端の論理値を反転した信号を出力
信号として出力し、前記第２の入力端が第２の論理値の
とき前記出力信号として第１の論理値を出力する第２の
論理回路と、 前記内部ノードとグランド間に、前記周期検知回路から
出力される制御信号が制御端子に接続される第６のスイ
ッチ素子と容量素子とからなる第３の直列回路を、複数
個並列に備え、 前記制御信号の値により前記第６のスイッチ素子群がオ
ン／オフ制御され、前記内部ノードに付加される容量の
容量値が決定される、ことを特徴とするクロック信号制
御装置。 - 【請求項１０】前記第１のスイッチ素子が第１導電型の
ＭＯＳトランジスタよりなり、前記第２乃至第６のスイ
ッチ素子が第２導電型のＭＯＳトランジスタよりなる、
ことを特徴とする請求項８記載のクロック信号制御装
置。 - 【請求項１１】前記タイミング差Ｎ重分割器において並
置される前記タイミング差分割器の数Ｎmaxが逓倍可能
な最大数とされ、 前記逓倍数決定コード信号で規定される数Ｎを超えたＮ
＋１からＮmax番目の前記タイミング差分割器からの出
力は、前記タイミング差分割器で所定の論理値に固定さ
れるか、前記クロック合成回路で除去される、ことを特
徴とする請求項８記載のクロック信号制御装置。
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