JPH01152815A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
- Publication number
- JPH01152815A JPH01152815A JP62312833A JP31283387A JPH01152815A JP H01152815 A JPH01152815 A JP H01152815A JP 62312833 A JP62312833 A JP 62312833A JP 31283387 A JP31283387 A JP 31283387A JP H01152815 A JPH01152815 A JP H01152815A
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- Japan
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- circuit
- output
- clock
- input
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- 230000003111 delayed effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明（よ周波数逓倍回路に関し、特にディジタル集積
回路の中で使用されている最大周波数のクロックを利用
する周波数逓倍回路に関する。
回路の中で使用されている最大周波数のクロックを利用
する周波数逓倍回路に関する。
従来、この種の周波数逓倍回路はトランジスタやダイオ
ードの非直線性を利用して入力信号を歪ませ、それによ
って出力に多くの高調波を含ませ、その高調波の中から
希望する高調波のみを選択回路を付加して取り出すこと
により周波数の逓倍を行っている。
ードの非直線性を利用して入力信号を歪ませ、それによ
って出力に多くの高調波を含ませ、その高調波の中から
希望する高調波のみを選択回路を付加して取り出すこと
により周波数の逓倍を行っている。
上述した従来の周波数逓倍回路はトランジスタやダイオ
ードの非直線性を利用して入力信号をアナログ的に歪ま
せ、それによって出力に高調波を発生させている。従っ
て、この回路をディジタル集積回路で実現するためには
前記非直線性を有する素子を使用できるアナログプロセ
スを含んだディジタル集積回路プロセスが必要であり、
しがちディジタル入力信号をアナログ信号に変換するデ
ィジタル・アナログ変換回路とアナログ出力信号をディ
ジタル信号（こ変換するためのアナログ・ディジタル変
換回路とが必要である。またその他にも出力高調波の中
から希望する高周波のみを選択するフィルター回路が必
要となり、プロセスが複雑になるばかりでなく回路規模
も大規模になりコスト高となるという欠点がある。
ードの非直線性を利用して入力信号をアナログ的に歪ま
せ、それによって出力に高調波を発生させている。従っ
て、この回路をディジタル集積回路で実現するためには
前記非直線性を有する素子を使用できるアナログプロセ
スを含んだディジタル集積回路プロセスが必要であり、
しがちディジタル入力信号をアナログ信号に変換するデ
ィジタル・アナログ変換回路とアナログ出力信号をディ
ジタル信号（こ変換するためのアナログ・ディジタル変
換回路とが必要である。またその他にも出力高調波の中
から希望する高周波のみを選択するフィルター回路が必
要となり、プロセスが複雑になるばかりでなく回路規模
も大規模になりコスト高となるという欠点がある。
本発明の目的は、簡単な素子で且つすべてディジタル信
号で扱う周波数逓倍回路を提供することにある。
号で扱う周波数逓倍回路を提供することにある。
本発明の周波数逓倍回路は、ディジタル集積回路の中で
使用されている最大周波数のクロックを遅延素子により
幾段にも遅延させ、その遅延された出力の中から元のク
ロックと位相角が約４／πだけ遅れた段の出力波形を選
択し元のクロックとの間でエクスクルーシブ・オア（Ｅ
Ｘ−ＯＲ）をとることにより、元のタロツクの二倍の周
波数のタロツクを得るように構成している。
使用されている最大周波数のクロックを遅延素子により
幾段にも遅延させ、その遅延された出力の中から元のク
ロックと位相角が約４／πだけ遅れた段の出力波形を選
択し元のクロックとの間でエクスクルーシブ・オア（Ｅ
Ｘ−ＯＲ）をとることにより、元のタロツクの二倍の周
波数のタロツクを得るように構成している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の詳細な説明するための周波数逓倍回路
のブロック図である。
のブロック図である。
第１図に示す様に、かかる周波数逓倍回路はクロック入
力端子からのクロックを幾段にも遅延させるための単位
遅延素子アレイ１と、その遅延出力の中から元のクロッ
クと約４／πだけ位相の遅れた遅延出力を選択するセレ
クタ２と、元のクロックとセレクタ２の出力との排他的
論理和をとり逓倍出力端子５に元のクロックの倍の周波
数のクロックを出力するエクスクルーシブ・オア（ＥＸ
−ＯＲ）回路３とを有している。
力端子からのクロックを幾段にも遅延させるための単位
遅延素子アレイ１と、その遅延出力の中から元のクロッ
クと約４／πだけ位相の遅れた遅延出力を選択するセレ
クタ２と、元のクロックとセレクタ２の出力との排他的
論理和をとり逓倍出力端子５に元のクロックの倍の周波
数のクロックを出力するエクスクルーシブ・オア（ＥＸ
−ＯＲ）回路３とを有している。
第２図は本発明の一実施例を説明するための周波数逓倍
回路図であり、また第３図は第２図に示す周波数逓倍回
路の動作を説明するためのタイミング波形図である。
回路図であり、また第３図は第２図に示す周波数逓倍回
路の動作を説明するためのタイミング波形図である。
第２図に示すように１〜５は第１図に示すブロック回路
で上述したとおりである。単位遅延素子アレイ１は縦属
接続された単位遅延素子ＩＡ〜ＩＧを有する。ＩＩＡ〜
ＩＩＧは前記遅延素子の出力端子を表わし、クロック入
力端子４のクロック入力に対する前記各出力端子の遅延
出力波形は第３図の１１Ａ〜１１Ｇに示したとおりであ
る。
で上述したとおりである。単位遅延素子アレイ１は縦属
接続された単位遅延素子ＩＡ〜ＩＧを有する。ＩＩＡ〜
ＩＩＧは前記遅延素子の出力端子を表わし、クロック入
力端子４のクロック入力に対する前記各出力端子の遅延
出力波形は第３図の１１Ａ〜１１Ｇに示したとおりであ
る。
前述のセレクタ２の入力段を構成するＤタイプフリップ
フロップ６Ａ〜６ＧはＤ入力に与えられた情報をＣ入力
に与えられたクロックパルスの低くロー）レベルで読み
込み、高（ハイ）レベルでその正転出力をＱに、且つ反
転出力をＱに伝達するものである。更に、これらフリッ
プフロップ６Ａ〜６Ｇの次段にはこれら出力の論理をと
る二人力ＡＮＤ回路７Ａ〜７Ｆ、９Ａ〜９Ｃおよび二人
力ＯＲ回路８Ａ〜８Ｃを接続し、最終段には三入力ＯＲ
回路１０を接続する。
フロップ６Ａ〜６ＧはＤ入力に与えられた情報をＣ入力
に与えられたクロックパルスの低くロー）レベルで読み
込み、高（ハイ）レベルでその正転出力をＱに、且つ反
転出力をＱに伝達するものである。更に、これらフリッ
プフロップ６Ａ〜６Ｇの次段にはこれら出力の論理をと
る二人力ＡＮＤ回路７Ａ〜７Ｆ、９Ａ〜９Ｃおよび二人
力ＯＲ回路８Ａ〜８Ｃを接続し、最終段には三入力ＯＲ
回路１０を接続する。
ここで、第２図におけるクロック入力端子４に第３図に
示すように入力信号が入力し、それによって単位遅延素
子アレイ１の各出力端子１１Ａ〜１１Ｇに第３図に示す
様な遅延出力波形を出力したとすると、フリップフロッ
プ６Ａ〜６ＧのＱ出力は６Ａ〜６Ｆがローレベルとなり
、６Ｇがハイレベルになる。従って、二人カアンド回路
７Ａ〜７Ｅ、９Ａ、９Ｂおよび二人カオア回路８Ａ。
示すように入力信号が入力し、それによって単位遅延素
子アレイ１の各出力端子１１Ａ〜１１Ｇに第３図に示す
様な遅延出力波形を出力したとすると、フリップフロッ
プ６Ａ〜６ＧのＱ出力は６Ａ〜６Ｆがローレベルとなり
、６Ｇがハイレベルになる。従って、二人カアンド回路
７Ａ〜７Ｅ、９Ａ、９Ｂおよび二人カオア回路８Ａ。
８Ｂの出力はローレベルで、二人カアンド回路７Ｆと二
人カアンド回路８Ｃはハイレベルとなるので、二人カア
ンド回路９Ｃと三人カオア回路１０によって１１Ｃの遅
延出力が選択される。
人カアンド回路８Ｃはハイレベルとなるので、二人カア
ンド回路９Ｃと三人カオア回路１０によって１１Ｃの遅
延出力が選択される。
そして、三入力オア回路１０の出力に現われた１１Ｃの
出力はクロック入力端子４からのクロックとのＥＸ−Ｏ
Ｒがとられ、逓倍出力端子５には第３図に示す出力信号
の様な出力波形が得られる。
出力はクロック入力端子４からのクロックとのＥＸ−Ｏ
Ｒがとられ、逓倍出力端子５には第３図に示す出力信号
の様な出力波形が得られる。
このようにして、入力クロックは二倍の周波数に逓倍さ
れ、逓倍出力端子５から出力される。
れ、逓倍出力端子５から出力される。
上述したように、本実施例は従来の周波数逓倍回路に対
し、全てディジタル信号のみを扱うディジタル集積回路
プロセスにおいて実現できる。すなわち、従来の様に非
線形なアナログ素子を使用するのではなく、全てディジ
タル信号のみを扱う簡単な論理素子と遅延素子のみで構
成することができる。
し、全てディジタル信号のみを扱うディジタル集積回路
プロセスにおいて実現できる。すなわち、従来の様に非
線形なアナログ素子を使用するのではなく、全てディジ
タル信号のみを扱う簡単な論理素子と遅延素子のみで構
成することができる。
〔発明の効果〕
以上説明したように、従来の周波数逓倍回路か非直線性
素子を有するアナログプロセス、それに付随するディジ
タル・アナログ変換回路、アナログ・ディジタル変換回
路、およびフィルター回路を必要としていたのに対し、
本発明の周波数逓倍回路は簡単な論理素子と遅延素子の
みで構成され、しかも全てディジタル信号のみを扱うデ
ィジタル集積回路プロセスだけで実現できるため、回路
が簡単になり、且つプロセスが簡単になり、周波数逓倍
回路として大幅なコスト低減がはかれるという効果があ
る。
素子を有するアナログプロセス、それに付随するディジ
タル・アナログ変換回路、アナログ・ディジタル変換回
路、およびフィルター回路を必要としていたのに対し、
本発明の周波数逓倍回路は簡単な論理素子と遅延素子の
みで構成され、しかも全てディジタル信号のみを扱うデ
ィジタル集積回路プロセスだけで実現できるため、回路
が簡単になり、且つプロセスが簡単になり、周波数逓倍
回路として大幅なコスト低減がはかれるという効果があ
る。
第１図は本発明の詳細な説明するための周波数逓倍回路
のプロ・シフ図、第２図は本発明の一実施例を説明する
ための周波数逓倍回路図、第３図は第２図に示す周波数
逓倍回路の動作を説明するためのタイミング波形図であ
る。 １・・・単位遅延素子アレイ、ＩＡ〜ＩＧ・・・単位遅
延素子、２・・・セレクタ、３・・・エクスクルーシブ
・オア（ＥＸ−ＯＲ）回路、４・・・クロック入力端子
、５・・・逓倍出力端子、６Ａ〜６Ｇ・・・Ｄタイプフ
リップフロップ、７Ａ〜７Ｆ、９Ａ〜９Ｃ・・・二人カ
アンド回路、８Ａ〜８Ｃ・・・二人カオア回路、１０・
・・三入力オア回路、１１Ａ〜１１Ｇ）遅延アレイ出力
端子。
のプロ・シフ図、第２図は本発明の一実施例を説明する
ための周波数逓倍回路図、第３図は第２図に示す周波数
逓倍回路の動作を説明するためのタイミング波形図であ
る。 １・・・単位遅延素子アレイ、ＩＡ〜ＩＧ・・・単位遅
延素子、２・・・セレクタ、３・・・エクスクルーシブ
・オア（ＥＸ−ＯＲ）回路、４・・・クロック入力端子
、５・・・逓倍出力端子、６Ａ〜６Ｇ・・・Ｄタイプフ
リップフロップ、７Ａ〜７Ｆ、９Ａ〜９Ｃ・・・二人カ
アンド回路、８Ａ〜８Ｃ・・・二人カオア回路、１０・
・・三入力オア回路、１１Ａ〜１１Ｇ）遅延アレイ出力
端子。
Claims (1)
- ディジタルクロック入力信号を単位時間ずつ遅らせるた
めの複数個の単位遅延素子からなる単位遅延素子アレイ
と、その遅延された出力の中から前記ディジタルクロッ
ク入力信号に対し位相角が約４／πだけ遅れた遅延出力
を選択するセレクタと、前記ディジタルクロック入力信
号と前記セレクタにより選択された遅延出力信号との間
で排他的論理和をとるエクスクルーシブ・オア回路とを
有することを特徴とする周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312833A JPH01152815A (ja) | 1987-12-09 | 1987-12-09 | 周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312833A JPH01152815A (ja) | 1987-12-09 | 1987-12-09 | 周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01152815A true JPH01152815A (ja) | 1989-06-15 |
Family
ID=18033974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312833A Pending JPH01152815A (ja) | 1987-12-09 | 1987-12-09 | 周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01152815A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
| US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
| US6094076A (en) * | 1997-06-13 | 2000-07-25 | Nec Corporation | Method and apparatus for controlling clock signals |
| KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
| JP2009273057A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Ltd | 信号逓倍器、信号生成器、光送信器および光通信装置 |
-
1987
- 1987-12-09 JP JP62312833A patent/JPH01152815A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
| US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
| US6094076A (en) * | 1997-06-13 | 2000-07-25 | Nec Corporation | Method and apparatus for controlling clock signals |
| KR100405019B1 (ko) * | 2000-05-26 | 2003-11-07 | 엔이씨 일렉트로닉스 코포레이션 | 타이밍차 분할 회로와 신호 제어 방법 및 장치 |
| JP2009273057A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Ltd | 信号逓倍器、信号生成器、光送信器および光通信装置 |
| US8466719B2 (en) | 2008-05-09 | 2013-06-18 | Fujitsu Limited | Frequency doubler, signal generator, optical transmitter, and optical communication apparatus |
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