JP2009273057A - 信号逓倍器、信号生成器、光送信器および光通信装置 - Google Patents

Abstract

【課題】回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御すること。
【解決手段】入力部１１には、連続して電圧が変化するクロック信号が入力される。供給部１２は、一定の参照電圧を供給する。セレクタ１３は、入力部１１から入力されたクロック信号の電圧が、供給部１２によって供給される参照電圧を跨ぐごとに電圧を交互に切り替えたクロック信号を出力する。演算回路１４は、入力部１１から入力されたクロック信号と、セレクタ１３から出力されたクロック信号と、の排他的論理和を出力する。
【選択図】図１

Description

この発明は、信号を逓倍する信号逓倍器、信号生成器、光送信器および光通信装置に関する。

光通信システムは超高速化が進み、既に４０Ｇｂ／ｓのシステムが実用化されている。その一方で、電子回路のプロセスの高速化は一段落の感が強く、回路の工夫によってシステムの高速化の実現を図っている。その回路の工夫の代表的な例が、送受信器の中枢部品であるＳＥＲＩＡＬＩＺＥＲ／ＤＥＳＥＲＩＡＬＩＺＥＲ（シリアライザ／デシリアライザ）である。

消費電力に優れるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では所望の伝送速度を実現することが難しく、化合物半導体を用いたＭＵＸ（Ｍｕｌｔｉｐｌｅｘｅｒ）と組み合わせることでさらなる高速動作の実現も模索されている。また、シリアライザにハーフレート構成を採用することも、高速化を図る際の重要な技術である。

シリアライザなどで用いられる高速クロックを生成するために、原発振を逓倍する回路として信号逓倍器（周波数ダブラ）が使用される（たとえば、下記特許文献１，２参照。）。信号逓倍器の構成としては、たとえば、分岐した各クロック信号の一方のクロック信号を遅延回路によってＴ／４（Ｔはクロック信号の周期。以下同様。）だけ遅延させて、各クロック信号の排他的論理和を演算する構成が用いられている。

特開２００３−１９８３３９号公報 特開２０００−１８３７００号公報

しかしながら、上述した従来技術では、排他的論理和を演算する演算回路へ入力される各クロック信号の遅延量がＴ／４（１００Ｇｂ／ｓなら２．５ｐｓ）からずれた場合に、演算回路から出力されるクロック信号のデューティ比がずれるという問題がある。たとえば、光通信システムにおいては、誤り訂正処理（ＦＥＣ：Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）の有無などによりマルチレートが望まれる。

マルチレートにおいては、Ｔ／４が固定の値とならないため、分岐した各クロック信号の一方を遅延させる遅延回路における遅延量が固定の場合は、マルチレートに対応できない。また、遅延回路における遅延量が固定の場合は、回路の製造ばらつきや経時変動による各クロック信号の遅延量の変化にも対応できない。

排他的論理和を演算する演算回路へ入力される各クロック信号の遅延量が最適点（たとえばＴ／４）からずれると、演算回路から出力されるクロック信号のデューティ比がずれる。このため、信号逓倍器を用いたシリアライザなどにおいては、出力されるシリアル信号のデューティずれが発生し、信号の品質が劣化するという問題がある。

開示の信号逓倍器、信号生成器、光送信器および光通信装置は、上述した問題点を解消するものであり、回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御することを目的とする。

上述した課題を解決し、目的を達成するため、この信号逓倍器は、連続して電圧が変化するクロック信号が入力される入力部と、前記入力部から入力されたクロック信号に同期して電圧を交互に切り替えたクロック信号を出力するセレクタと、前記入力部から入力されたクロック信号と、前記セレクタから出力されたクロック信号と、の排他的論理和を出力する演算回路と、を備えることを要件とする。

上記構成によれば、排他的論理和を出力する演算回路へ入力される各クロック信号の遅延差を、セレクタによるリタイミングによって精度よく制御することができる。

開示の信号逓倍器、信号生成器、光送信器および光通信装置によれば、回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御することができるという効果を奏する。

以下に添付図面を参照して、この信号逓倍器、信号生成器、光送信器および光通信装置の好適な実施の形態を詳細に説明する。

（実施の形態１）
図１は、実施の形態１にかかる信号逓倍器の構成を示す回路図である。図１に示すように、実施の形態１にかかる信号逓倍器１０は、入力部１１と、供給部１２と、セレクタ１３と、演算回路１４と、出力部１５と、を備えている。信号逓倍器１０は、入力部１１から入力されたクロック信号の２倍の周波数のクロック信号を出力する逓倍器である。

入力部１１（ＩＮＰＵＴ）には、連続して電圧が変化するクロック信号が入力される。入力部１１へ入力されたクロック信号は、演算回路１４およびセレクタ１３へ出力される。供給部１２は、一定の参照電圧をセレクタ１３のＲｅｆに供給する。供給部１２からセレクタ１３に供給される参照電圧は、入力部１１からセレクタ１３のＳＥＬへ出力されるクロック信号の最小電圧より高く、最大電圧より低い電圧である。

セレクタ１３は、入力端子として、ＩｎｐｕｔＡと、ＩｎｐｕｔＢと、ＳＥＬと、Ｒｅｆと、を備えている。セレクタ１３のＳＥＬには、入力部１１から出力されたクロック信号が入力される。また、セレクタ１３のＩｎｐｕｔＡおよびＩｎｐｕｔＢには、入力部１１から出力されて分岐された各クロック信号が入力される。

セレクタ１３のＲｅｆには、供給部１２からの参照電圧が供給される。セレクタ１３は、各電圧を交互に切り替えたクロック信号を出力する。セレクタ１３は、ＳＥＬへ入力されたクロック信号の電圧が、Ｒｅｆに供給される参照電圧を跨ぐごとに電圧を交互に切り替える。また、セレクタ１３は、交互に切り替える２つの電圧として、ＩｎｐｕｔＡおよびＩｎｐｕｔＢへ入力されている各クロック信号の各電圧を用いる。

たとえば、ＳＥＬへ入力されたクロック信号の電圧が参照電圧をマイナスからプラス方向に跨ぐと、セレクタ１３は、そのときにＩｎｐｕｔＡへ入力されているクロック信号を出力し、そのときの電圧をラッチする。その後、ＳＥＬへ入力されたクロック信号の電圧が参照電圧をプラスからマイナス方向に跨ぐと、セレクタ１３は、そのときにＩｎｐｕｔＢへ入力されているクロック信号を出力し、そのときの電圧をラッチする。

セレクタ１３から出力されたクロック信号は、演算回路１４へ出力される。演算回路１４（ＥＸＯＲ）は、入力部１１から出力されたクロック信号と、セレクタ１３から出力されたクロック信号と、の排他的論理和を出力部１５へ出力する。出力部１５（ＯＵＴＰＵＴ）は、演算回路１４から出力された信号を外部へ出力する。

図２は、図１に示した信号逓倍器の各部の信号の波形を示す図（その１）である。図２において、横軸（時間）は、波形２１〜２６に共通の時間軸を示している。図２においては、信号逓倍器１０の各部の各信号を矩形波として図示している。波形２１（ＩＮＰＵＴ）は、入力部１１へ入力されるクロック信号を示している。

波形２２（セレクタＩｎｐｕｔＡ）は、セレクタ１３のＩｎｐｕｔＡへ入力されるクロック信号を示している。波形２３（セレクタＩｎｐｕｔＢ）は、セレクタ１３のＩｎｐｕｔＢへ入力されるクロック信号を示している。波形２２および波形２３に示すように、セレクタ１３のＩｎｐｕｔＡへ入力されるクロック信号と、セレクタ１３のＩｎｐｕｔＢへ入力されるクロック信号と、は互いに同期しているものとする。

波形２４（セレクタＳＥＬ入力）は、セレクタ１３のＳＥＬへ入力されるクロック信号を示している。波形２５（セレクタ出力）は、セレクタ１３から演算回路１４へ出力されるクロック信号を示している。ここでは、セレクタ１３から出力されるクロック信号の位相が、最適点よりも期間Ｔ１だけ遅延している場合を示している。

波形２６（ＥＸＯＲ出力）は、演算回路１４から出力部１５へ出力される信号を示している。波形２６に示すように、演算回路１４は、入力部１１へ入力されて入力部１１から出力されたクロック信号（波形２１）と、セレクタ１３から出力されたクロック信号（波形２５）と、の排他的論理和を出力する。ここでは、セレクタ１３から出力されるクロック信号（波形２５）の位相が最適点よりも遅延しているため、演算回路１４から出力されるクロック信号（波形２６）のデューティ比が５０％よりも大きくなっている。

図３は、図１に示した信号逓倍器の各部の信号の波形を示す図（その２）である。図３において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。波形２１〜２４については図２と同様である。図３においては、セレクタ１３から出力されるクロック信号の位相が、最適点となっている場合を示している。この場合は、演算回路１４から出力されるクロック信号（波形２６）のデューティ比が５０％になる。

図４は、図１に示したセレクタの具体的な構成例を示す回路図である。ここで、図１に示した信号逓倍器１０の各回路は差動回路であるとする。図４に示すように、セレクタ１３は、一般的な差動回路におけるセレクタ（たとえば、ＩＳＳＣＣ２００４ １３．４参照）である。入力端子Ｄ１，Ｄ１バーは、図１に示したセレクタ１３のＩｎｐｕｔＡである。入力端子Ｄ２，Ｄ２バーは、図１に示したセレクタ１３のＩｎｐｕｔＢである。

入力端子ＣＬＫは、図１に示したセレクタ１３のＳＥＬである。入力端子ＣＬＫバーは、図１に示したセレクタ１３のＲｅｆである。このように、クロック信号の差動入力端子である入力端子ＣＬＫおよび入力端子ＣＬＫバーのうちの入力端子ＣＬＫをクロック信号の入力端子として用い、入力端子ＣＬＫバーを参照電圧の入力端子として用いる。入力端子ＯＵＴ，ＯＵＴバーは、演算回路１４に接続された出力端子である。

図５は、図１に示したセレクタの動作を示す図である。図５において、横軸は時間を示している。縦軸は電圧を示している。クロック信号５１は、セレクタ１３のＳＥＬへ入力されるクロック信号（図２および図３の波形２４）を示している。参照電圧５２は、セレクタ１３のＲｅｆに供給される参照電圧である。

時期ｔ１は、クロック信号５１が参照電圧５２のマイナス側からプラス側へ跨ぐ時期を示している。参照電圧５３は、参照電圧５２より高く、クロック信号５１の最大電圧より低い参照電圧である。供給部１２からＲｅｆへ参照電圧５３を供給する場合は、クロック信号５１が参照電圧５３を跨ぐ時期が、時期ｔ１より後の時期ｔｄになる。

参照電圧５４は、参照電圧５２より低く、クロック信号５１の最小電圧より高い参照電圧である。供給部１２からＲｅｆへ参照電圧５４を供給する場合は、クロック信号５１が参照電圧５４を跨ぐ時期が、時期ｔ１より前の時期ｔｆになる。このように、供給部１２からセレクタ１３のＲｅｆに供給する参照電圧を変化させることで、ＳＥＬへ入力されるクロック信号が参照電圧を跨ぐタイミングを調節することができる。

ＳＥＬへ入力されるクロック信号が参照電圧を跨ぐタイミングを調節することで、セレクタ１３から演算回路１４へ出力されるクロック信号の遅延量を調節することができる。したがって、供給部１２からセレクタ１３のＲｅｆに供給する参照電圧を変化させることで、入力部１１から演算回路１４へ入力されるクロック信号に対する、セレクタ１３から演算回路１４へ入力されるクロック信号の遅延量を調節することができる。

このように、実施の形態１にかかる信号逓倍器１０によれば、演算回路１４へ入力される各クロック信号の遅延差を、セレクタ１３のリタイミングによって変化させることができる。これにより、セレクタ１３に供給する参照電圧を変化させることで、演算回路１４へ入力される各クロック信号の遅延差を精度よく最適点（たとえばＴ／４）に制御することができる。このため、回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御することができる。

なお、ここでは、セレクタ１３のリタイミングのための識別位相調整を、セレクタ１３のＲｅｆへ供給する参照電圧によって行う構成について説明したが、識別位相調整を行うための構成はこれに限られない。たとえば、セレクタ１３のＳＥＬへ入力されるクロック信号の遅延量を制御することによっても識別位相調整を行うことができる。

（実施の形態２）
図６は、実施の形態２にかかる信号逓倍器の構成を示す回路図である。図６において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図６に示すように、実施の形態２にかかる信号逓倍器１０は、図１に示した信号逓倍器１０の構成に加えてデューティ比検出部６１および制御回路６２を備えている。

デューティ比検出部６１は、演算回路１４から出力されたクロック信号のデューティ比を検出し、検出したデューティ比を示す情報を制御回路６２へ出力する。制御回路６２は、デューティ比検出部６１から出力された情報が示すデューティ比が５０％になるように、供給部１２からセレクタ１３に供給する参照電圧を制御する。

図７は、図６に示したデューティ比検出部の具体例を示す回路図である。図７において、図６に示した構成と同様の構成については同一の符号を付して説明を省略する。図７に示すように、デューティ比検出部６１は、差動増幅器７１と、第１積分器７２と、第２積分器７３と、比較回路７４と、を備えている。

差動増幅器７１は、演算回路１４から出力されたクロック信号を差動増幅する。差動増幅器７１は、差動増幅した各クロック信号のうちの正転のクロック信号を、正転出力として第１積分器７２へ出力する。また、差動増幅器７１は、差動増幅した各クロック信号のうちの反転のクロック信号を、反転出力として第２積分器７３へ出力する。

第１積分器７２は、差動増幅器７１の正転出力を平均化して比較回路７４へ出力する。第２積分器７３は、差動増幅器７１の反転出力を平均化して比較回路７４へ出力する。比較回路７４は、第１積分器７２の出力と、第２積分器７３の出力と、の差分を、クロック信号のデューティ比を示す情報として制御回路６２へ出力する。

ここでは、演算回路１４から出力されるクロック信号のデューティ比を５０％に制御するため、制御回路６２は、比較回路７４から出力された差分が最小になるように、供給部１２からセレクタ１３に供給する参照電圧を制御する。

図８は、図７に示した信号逓倍器の動作の一例を示すフローチャートである。図８に示すように、まず、第１積分器７２の出力電位が、第２積分器７３の出力電位よりも高いか否かを判断する（ステップＳ８１）。第１積分器７２の出力電位が第２積分器７３の出力電位よりも高い場合（ステップＳ８１：Ｙｅｓ）は、供給部１２からセレクタ１３に供給する参照電圧を増加させ（ステップＳ８２）、ステップＳ８１へ戻る。

第１積分器７２の出力電位が第２積分器７３の出力電位よりも高くない場合（ステップＳ８１：Ｎｏ）は、第１積分器７２の出力電位が、第２積分器７３の出力電位よりも低いか否かを判断する（ステップＳ８３）。第１積分器７２の出力電位が、第２積分器７３の出力電位よりも低い場合（ステップＳ８３：Ｙｅｓ）は、供給部１２からセレクタ１３に供給する参照電圧を減少させ（ステップＳ８４）、ステップＳ８１へ戻る。

ステップＳ８３において、第１積分器７２の出力電位が第２積分器７３の出力電位よりも低くない場合（ステップＳ８３：Ｎｏ）は、ステップＳ８１へ戻って処理を続行する。以上のステップにより、第１積分器７２の出力電位と、第２積分器７３の出力電位と、が互いに等しくなるように制御することができる。これにより、演算回路１４から出力されたクロック信号のデューティ比を５０％に制御することができる。

図９は、図７に示した差動増幅器の出力を示す図（その１）である。図９においては、演算回路１４から出力されたクロック信号のデューティ比が５０％からずれている場合を示している。図９において、正転出力９１は、差動増幅器７１から第１積分器７２への出力を示している。振幅９１ａは、正転出力９１の振幅を示している。

反転出力９２は、差動増幅器７１から第２積分器７３への出力を示している。振幅９２ａは、反転出力９２の振幅を示している。正転出力９１に示すように、ここでは、演算回路１４から出力されたクロック信号のデューティ比が５０％より大きくなっている。なお、演算回路１４から出力されたクロック信号に含まれるノイズは、正転出力９１および反転出力９２において反転した状態で含まれるため、比較回路７４によって相殺される。

図１０は、図９に示した状態で各積分器から出力される信号を示す図である。図１０において、振幅９１ａおよび振幅９２ａは、図９に示した振幅９１ａおよび振幅９２ａに対応している。出力電位１０１は、第１積分器７２からの出力の電位である。出力電位１０２は、第２積分器７３からの出力の電位である。

差動増幅器７１から第１積分器７２への出力のデューティ比は５０％より大きい（図９参照）ため、出力電位１０１は振幅９１ａの中心よりも高い電位（たとえば７５％）になる。また、差動増幅器７１から第２積分器７３への出力のデューティ比は５０％より小さいため、出力電位１０２は振幅９２ａの中心よりも低い電位（たとえば２５％）になる。

この状態においては、出力電位１０１が出力電位１０２よりも高いため、供給部１２からセレクタ１３に供給する参照電圧を増加させる（図８のステップＳ８１：Ｙｅｓ）。これにより、出力電位１０１が低下し、出力電位１０２が増加する。すなわち、演算回路１４から出力されるクロック信号のデューティ比が５０％に近づく。

具体的には、この状態においては、出力電位１０１が出力電位１０２よりも高いため、比較回路７４から制御回路６２への出力がプラスの電位になる。これに対して、制御回路６２は、比較回路７４からの出力の電位の大きさに応じた分だけ、供給部１２からセレクタ１３に供給する参照電圧を増加させる。

図１１は、図７に示した差動増幅器の出力信号を示す図（その２）である。図１１において、図９に示した部分と同様の部分については同一の符号を付して説明を省略する。ここでは、演算回路１４から出力されたクロック信号のデューティ比が５０％になっている場合を示している。正転出力９１および反転出力９２に示すように、差動増幅器７１から第１積分器７２および第２積分器７３への各出力のデューティ比が５０％になっている。

図１２は、図１１に示した状態で各積分器から出力される信号を示す図である。図１２において、図１０に示した部分と同様の部分については同一の符号を付して説明を省略する。差動増幅器７１から第１積分器７２への出力のデューティ比は５０％になっている（図９参照）ため、出力電位１０１および出力電位１０２は、それぞれ振幅９１ａおよび振幅９２ａの中心の電位（５０％）になる。

この状態においては、出力電位１０１と出力電位１０２が等しいため、比較回路７４から制御回路６２への出力がプラスマイナス０の電位になる。これに対して、制御回路６２は、供給部１２からセレクタ１３に供給する参照電圧を維持する。これにより、演算回路１４から出力されるクロック信号のデューティ比が５０％に維持される。

図１３は、図７に示した信号逓倍器の変形例１を示す図である。図１３において、図７に示した構成と同様の構成については同一の符号を付して説明を省略する。図１３に示すように、信号逓倍器１０は、図７に示した構成に加えて、遅延回路１３１と、遅延回路１３２と、を備えていてもよい。遅延回路１３１は、入力部１１から出力されるクロック信号を遅延させてセレクタ１３のＩｎｐｕｔＡへ出力する。

遅延回路１３２は、入力部１１からセレクタ１３のＩｎｐｕｔＢへ出力されるクロック信号を遅延させてセレクタ１３へ出力する。上述した信号逓倍器１０においては、セレクタ１３のＩｎｐｕｔＡへ入力されるクロック信号と、セレクタ１３のＩｎｐｕｔＢへ入力されるクロック信号と、が同期している場合について説明した。

これに対して、回路の製造ばらつきや経時変動によって各クロック信号が同期しない場合には、遅延回路１３１および遅延回路１３２における各遅延量を調節することによって、セレクタ１３のＩｎｐｕｔＡへ入力されるクロック信号と、セレクタ１３のＩｎｐｕｔＢへ入力されるクロック信号と、を同期させてもよい。

図１４は、図７に示した信号逓倍器の変形例２を示す図である。図１４において、図１３に示した構成と同様の構成については同一の符号を付して説明を省略する。図１４に示すように、信号逓倍器１０は、図１３に示した構成に加えて遅延回路１４１を備えていてもよい。遅延回路１４１は、入力部１１から出力されるクロック信号を遅延させてセレクタ１３のＳＥＬへ出力する。

たとえば、遅延回路１４１における遅延量によって、セレクタ１３のＳＥＬへ入力されるクロック信号が、入力部１１から演算回路１４へ出力されるクロック信号に対してＴ／４だけ遅延するようにする。これにより、回路の製造誤差や経時変動がない場合に、セレクタ１３によるクロック信号の遅延量をＴ／４にすることができる。

さらに、回路の製造誤差や経時変動によるクロック信号の遅延量のずれを、供給部１２からセレクタ１３のＲｅｆに供給する参照電圧を変化させることで補償する。これにより、セレクタ１３のＲｅｆに供給する参照電圧の変化幅が小さくても、演算回路１４から出力されるクロック信号のデューティ比を５０％に制御することができる。

図１５は、図７に示した信号逓倍器の変形例３を示す図である。図１５において、図１４に示した構成と同様の構成については同一の符号を付して説明を省略する。図１５に示すように、信号逓倍器１０は、図１４に示した構成において遅延回路１３１および遅延回路１３２を省いた構成にしてもよい。この場合も、遅延回路１４１における遅延量によって、セレクタ１３のＳＥＬへ入力されるクロック信号が、入力部１１から演算回路１４へ出力されるクロック信号に対してＴ／４だけ遅延するようにするとよい。

また、遅延回路１４１を、入力部１１とセレクタ１３の間ではなく、入力部１１と演算回路１４の間に設けてもよい。遅延回路１４１は、入力部１１とセレクタ１３の間と、入力部１１と演算回路１４の間と、の少なくとも一方に設けられていればよい。遅延回路１４１は、入力部１１から演算回路１４へ出力されるクロック信号と、入力部１１からセレクタ１３のＳＥＬへ出力されるクロック信号と、の各クロック信号の遅延差を、クロック信号の周期の四分の一（Ｔ／４）に調節する調節手段である。

図１６は、図７に示した信号逓倍器の変形例４を示す図である。図１６において、図１４に示した構成と同様の構成については同一の符号を付して説明を省略する。図１６に示すように、信号逓倍器１０は、図１４に示した構成において遅延回路１３１を省いた構成にしてもよい。この場合は、遅延回路１３１における遅延量を調節することによって、セレクタ１３のＩｎｐｕｔＡへ入力されるクロック信号と、セレクタ１３のＩｎｐｕｔＢへ入力されるクロック信号と、を同期させる。

このように、実施の形態２にかかる信号逓倍器１０によれば、実施の形態１にかかる信号逓倍器１０の効果を奏するとともに、演算回路１４から出力されたクロック信号のデューティ比を検出し、検出したデューティ比に基づいて、供給部１２がセレクタ１３のＲｅｆに供給する参照電圧を制御することができる。これにより、演算回路１４から出力されるクロック信号のデューティ比を自動的に制御することができる。

また、クロック信号のデューティ比を検出する際に、クロック信号を差動増幅し、正転出力および反転出力を比較することで、クロック信号に含まれるノイズを相殺してデューティ比を検出することができる。このため、クロック信号のデューティ比を高精度に検出し、クロック信号のデューティ比を高精度に制御することができる。

（実施の形態３）
図１７は、実施の形態３にかかる信号逓倍器を示す回路図である。図１７において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図１７に示すように、実施の形態３にかかる信号逓倍器１０においては、セレクタ１３のＩｎｐｕｔＡには負電位側（ＬＯＷ側）の電圧（負電位）が常に印加される。また、ＩｎｐｕｔＢには正電位側（ＨＩＧＨ側）の電圧（正電位）が常に印加される。セレクタ１３は、正電位側および負電位側の各電圧に応じた各電圧を交互に切り替えて出力する。

図１８は、図１７に示した信号逓倍器の各部の信号の波形を示す図である。図１８において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図１８において、波形１８１（セレクタＩｎｐｕｔＡ）は、セレクタ１３のＩｎｐｕｔＡへ印加される負電位側の電圧（ＬＯＷ）を示している。波形１８２（セレクタＩｎｐｕｔＢ）は、セレクタ１３のＩｎｐｕｔＢへ印加される正電位側の電圧（ＨＩＧＨ）を示している。

セレクタ１３のＩｎｐｕｔＡに負電位側の電圧が常に印加され、ＩｎｐｕｔＢに正電位側の電圧が常に印加される場合においても、セレクタ１３から演算回路１４へ出力されるクロック信号（波形２５）および演算回路１４から出力部１５へ出力される信号（波形２６）は、図３に示した信号と同じになる。このため、信号逓倍器１０は、入力部１１から入力されたクロック信号の２倍の周波数のクロック信号を、出力部１５から出力することができる。

図１９は、図１７に示した信号逓倍器の変形例を示す回路図である。図１９において、図１７に示した構成と同様の構成については同一の符号を付して説明を省略する。図１９に示すように、実施の形態３にかかる信号逓倍器１０においては、セレクタ１３のＩｎｐｕｔＡには正電位側の電圧が常に印加され、ＩｎｐｕｔＢには負電位側の電圧が常に印加されてもよい。

この場合は、セレクタ１３から演算回路１４へ出力されるクロック信号は、図１８の波形２５に示したクロック信号の反転信号になる。すなわち、セレクタ１３から演算回路１４へ出力されるクロック信号は、図１８の波形２５に示したクロック信号と遅延量がＴ／２だけ異なる。この場合も、信号逓倍器１０は、入力部１１から入力されたクロック信号の２倍の周波数のクロック信号を、出力部１５から出力することができる。

このように、実施の形態３にかかる信号逓倍器１０によれば、実施の形態１にかかる信号逓倍器１０と同様に、セレクタ１３に供給する参照電圧を変化させることで、各クロック信号の遅延差を精度よく最適点（たとえばＴ／４）に制御することができる。このため、回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御することができる。

また、実施の形態３にかかる信号逓倍器１０において、図６に示したデューティ比検出部６１および制御回路６２を設けてもよい。この場合は、実施の形態２にかかる信号逓倍器１０と同様に、演算回路１４から出力されるクロック信号のデューティ比を自動的に制御することができる。また、クロック信号のデューティ比を高精度に検出し、クロック信号のデューティ比を高精度に制御することができる。

（実施の形態４）
図２０は、実施の形態４にかかる信号逓倍器の構成を示す回路図である。図２０において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図２０に示すように、実施の形態４にかかる信号逓倍器１０は、図１に示した構成に加えてスイッチ２０１（ＳＷ）を備えている。スイッチ２０１には、正電位側の電圧と、負電位側の電圧と、が常に入力されている。スイッチ２０１は、入力された正電位側および負電位側の各電圧をそれぞれセレクタ１３のＩｎｐｕｔＡおよびＩｎｐｕｔＢへ出力する。

また、スイッチ２０１は、セレクタ１３に印加される正電位側および負電位側の各電圧を相互に入れ替える。具体的には、スイッチ２０１は、負電位側の電圧をセレクタ１３のＩｎｐｕｔＡへ入力して正電位側の電圧をセレクタ１３のＩｎｐｕｔＢへ入力する経路と、正電位側の電圧をセレクタ１３のＩｎｐｕｔＡへ入力して負電位側の電圧をセレクタ１３のＩｎｐｕｔＢへ入力する経路と、を相互に切り替える。

図２１は、図２０に示した信号逓倍器の各部の信号の波形を示す図である。図２０において、図１８に示した部分と同様の部分については同一の符号を付して説明を省略する。時期ｔ２は、スイッチ２０１を、負電位側の電圧をセレクタ１３のＩｎｐｕｔＡへ入力して正電位側の電圧をセレクタ１３のＩｎｐｕｔＢへ入力する経路から、正電位側の電圧をセレクタ１３のＩｎｐｕｔＡへ入力して負電位側の電圧をセレクタ１３のＩｎｐｕｔＢへ入力する経路に切り替えた時期を示している。

時期ｔ２より前の期間においては、実施の形態４にかかる信号逓倍器１０は、図１７に示した信号逓倍器１０と同等の動作をする。また、時期ｔ２より後の期間においては、実施の形態４にかかる信号逓倍器１０は、図１９に示した信号逓倍器１０と同等の動作をする。したがって、スイッチ２０１の経路の切替によって、セレクタ１３から演算回路１４へ出力されるクロック信号の反転／非反転を切り替えることができる。

演算回路１４へ出力されるクロック信号の反転／非反転が切り替わると、入力部１１から演算回路１４へ入力されるクロック信号に対する、セレクタ１３から演算回路１４へ入力されるクロック信号の遅延量がＴ／２だけ変化する。このため、入力部１１から演算回路１４へ入力されるクロック信号に対する、セレクタ１３から演算回路１４へ入力されるクロック信号の遅延量を、セレクタ１３のＲｅｆに供給する参照電圧によって制御するとともに、スイッチ２０１の切替によっても制御することができる。

このように、実施の形態４にかかる信号逓倍器１０によれば、実施の形態１にかかる信号逓倍器１０の効果を奏するとともに、スイッチ２０１の経路の切替によって、演算回路１４へ出力されるクロック信号の反転／非反転を切り替えることができる。このため、入力部１１から演算回路１４へ入力されるクロック信号に対する、セレクタ１３から演算回路１４へ入力されるクロック信号の遅延量の可変量を大幅に増加させることができる。

（実施の形態５）
図２２は、実施の形態５にかかる信号生成器の構成を示すブロック図である。実施の形態５にかかる信号生成器２２０は、入力されたパラレル信号からシリアル信号を生成して出力するシリアル信号生成器である。信号生成器２２０は、シリアライザ２２１と、信号逓倍器１０と、ハーフレートＭＵＸ２２２と、を備えている。

シリアライザ２２１には、パラレル信号が入力される。ここでは、Ｎ／ｎＧｂ／ｓ×ｎｃｈのパラレル信号がシリアライザ２２１に入力されるとする。シリアライザ２２１は、入力パラレル信号を、Ｎ／２Ｇｂ／ｓ×２ｃｈの信号に変換する。

シリアライザ２２１は、Ｎ／２Ｇｂ／ｓ×２ｃｈの信号のうちの一方の信号（Ｎ／２Ｇｂ／ｓ）をハーフレートＭＵＸ２２２のＩｎｐｕｔＣへ出力し、Ｎ／２Ｇｂ／ｓ×２ｃｈの信号のうちの他方の信号（Ｎ／２Ｇｂ／ｓ）をハーフレートＭＵＸ２２２のＩｎｐｕｔＤへ出力する。また、シリアライザ２２１は、Ｎ／４ＧＨｚのクロック信号を信号逓倍器１０へ出力する。

信号逓倍器１０は、上述した各信号逓倍器１０のいずれかである。信号逓倍器１０は、シリアライザ２２１から出力されたＮ／４ＧＨｚのクロック信号に基づいて、周波数が２倍のＮ／２ＧＨｚのクロック信号をハーフレートＭＵＸ２２２へ出力する。ハーフレートＭＵＸ２２２は、シリアライザ２２１から出力された複数系統の信号を、信号逓倍器１０から出力されたクロック信号のタイミングに応じて時間多重する多重化手段である。

具体的には、ハーフレートＭＵＸ２２２は、信号逓倍器１０から出力されるクロック信号の立ち上がりから立ち下がりまでの間は、ＩｎｐｕｔＣへ入力された信号を出力する。また、ハーフレートＭＵＸ２２２は、信号逓倍器１０から出力されるクロック信号の立ち下がりから立ち上がりまでの間は、ＩｎｐｕｔＤへ入力された信号を出力する。

これにより、ハーフレートＭＵＸ２２２のＩｎｐｕｔＣへ入力された信号と、ＩｎｐｕｔＤへ入力された信号と、が時分割されてハーフレートＭＵＸ２２２から外部へ出力される。ハーフレートＭＵＸ２２２から出力される信号は、ＮＧｂ／ｓの信号になる。

図２３は、図２２に示した信号生成器の各部の信号を示す図（その１）である。図２３において、横軸（時間）は、信号２３１〜２３４に共通の時間軸を示している。信号２３１（ＩｎｐｕｔＣ）は、ハーフレートＭＵＸ２２２のＩｎｐｕｔＣへ入力される信号（Ａ１〜Ａ８）を示している。信号２３２（ＩｎｐｕｔＤ）は、ハーフレートＭＵＸ２２２のＩｎｐｕｔＤへ入力される信号（Ｂ１〜Ｂ８）を示している。

信号２３３（ハーフレートＭＵＸ ＳＥＬ）は、ハーフレートＭＵＸ２２２のＳＥＬへ入力されるクロック信号を示している。ここでは、信号逓倍器１０からハーフレートＭＵＸ２２２のＳＥＬへ入力されるクロック信号のデューティ比が５０％よりも小さく（約２５％）なっている場合を示している。信号２３４（ハーフレートＭＵＸ出力）は、ハーフレートＭＵＸ２２２から外部へ出力される信号を示している。

信号２３４に示すように、ハーフレートＭＵＸ２２２は、クロック信号（信号２３２）の立ち上がりから立ち下がりまでの間はＩｎｐｕｔＣへ入力された信号（Ａ１〜Ａ８）を出力する。また、ハーフレートＭＵＸ２２２は、クロック信号（信号２３２）の立ち下がりから立ち上がりまでの間はＩｎｐｕｔＤへ入力された信号（Ｂ１〜Ｂ８）を出力する。

ここでは、信号逓倍器１０からハーフレートＭＵＸ２２２のＳＥＬへ入力されるクロック信号のデューティ比が５０％よりも小さいため、ＩｎｐｕｔＣへ入力された信号（Ａ１〜Ａ８）を出力する期間が短くなり、ＩｎｐｕｔＤへ入力された信号（Ｂ１〜Ｂ８）を出力する期間が長くなる。このため、受信側で各信号を識別することが困難になる。

図２４は、図２２に示した信号生成器の各部の信号を示す図（その２）である。図２４において、図２３に示した部分と同様の部分については同一の符号を付して説明を省略する。上述した各信号逓倍器１０によれば、信号逓倍器１０からハーフレートＭＵＸ２２２のＳＥＬへ入力されるクロック信号のデューティ比を５０％に制御することができる。

この場合は、信号逓倍器１０からハーフレートＭＵＸ２２２のＳＥＬへ入力されるクロック信号のデューティ比が５０％であるため、ＩｎｐｕｔＣへ入力された信号（Ａ１〜Ａ８）を出力する期間と、ＩｎｐｕｔＤへ入力された信号（Ｂ１〜Ｂ８）を出力する期間と、が等しくなる。このため、受信側で各信号を識別することが容易になる。

図２５は、図２２に示した信号生成器を備えるトランスポンダを示すブロック図である。図２５に示すトランスポンダ２５０は、パラレルの電気信号をシリアルの光信号に変換して送信する送信器としての機能と、シリアルの光信号を受信してパラレルの電気信号に変換する光受信器としての機能と、を有する。

トランスポンダ２５０は、信号生成器２２０と、ドライバアンプ２５１と、光源２５２と、変調器２５３と、光電変換器２５４と、デシリアライザ２５５と、を備えている。信号生成器２２０は、図２２に示した信号生成器２２０である。信号生成器２２０には、外部からパラレルの電気信号が入力される。信号生成器２２０は、入力されたパラレルの電気信号から生成したシリアルの電気信号をドライバアンプ２５１へ出力する。

ドライバアンプ２５１は、信号生成器２２０から出力されたシリアル信号に基づく変調信号を変調器２５３へ出力する。光源２５２は、連続光を変調器２５３へ出力する。変調器２５３は、光源２５２から出力された連続光を、ドライバアンプ２５１から出力された変調信号に基づいて変調する。変調器２５３は、変調した光信号を外部へ送信する。

光電変換器２５４は、外部から送信されたシリアルの光信号を受信する。光電変換器２５４は、受信した光信号を光電変換してデシリアライザ２５５へ出力する。デシリアライザ２５５は、光電変換器２５４から出力されたシリアルの電気信号をパラレルの電気信号に変換する。デシリアライザ２５５は、変換したパラレルの電気信号を外部へ出力する。

トランスポンダ２５０によれば、信号生成器２２０を用いてパラレルの電気信号をシリアルの光信号に変換することで、高精度にシリアライズした信号をドライバアンプ２５１へ出力することができる。これにより、連続光を高精度に変調することができるため、送信する光信号の品質を向上させることができる。

図２６は、図２５に示したトランスポンダを備える光通信装置を示すブロック図である。図２６に示す光通信装置２６０は、光信号を送受信する通信装置である。光通信装置２６０は、たとえば、光通信システムにおける光中継装置である。光通信装置２６０は、フレーマ２６１と、トランスポンダ２６２と、トランスポンダ２６３と、を備えている。

フレーマ２６１は、トランスポンダ２６２から出力されたパラレルの電気信号のフレーム処理を行い、処理したパラレルの電気信号をトランスポンダ２６３へ出力する。また、フレーマ２６１は、トランスポンダ２６３から出力されたパラレルの電気信号のフレーム処理を行い、処理したパラレルの電気信号をトランスポンダ２６２へ出力する。

トランスポンダ２６２とトランスポンダ２６３のそれぞれは、図２５に示したトランスポンダ２５０と同様の構成を備えている。トランスポンダ２６２は、フレーマ２６１から出力されたパラレルの電気信号をシリアルの光信号に変換して外部へ送信するとともに、外部から受信したシリアルの光信号を電気信号に変換してフレーマ２６１へ出力する。

トランスポンダ２６３は、フレーマ２６１から出力されたパラレルの電気信号をシリアルの光信号に変換して外部へ送信するとともに、外部から受信したシリアルの光信号を電気信号に変換してフレーマ２６１へ出力する。上述のように、信号生成器２２０を備えるトランスポンダ２６２とトランスポンダ２６３によれば、送信する光信号の品質を向上させることができる。このため、光通信装置２６０によれば高品質な通信が可能になる。

このように、実施の形態５にかかる信号生成器２２０によれば、信号逓倍器１０によってデューティ比を精度よく制御したクロック信号を用いてパラレルの電気信号をシリアルの電気信号に変換することができる。このため、高精度にシリアライズした信号を生成することができる。また、信号生成器２２０を備えるトランスポンダ２５０や光通信装置２６０によれば、送信する光信号の品質を向上させることができる。

図２７は、図１に示したセレクタの他の構成例を示す回路図である。図２７において、図４に示した構成と同様の構成については同一の符号を付して説明を省略する。入力端子ＣＬＫ１バーおよびＣＬＫ２バーは、図１に示したセレクタ１３のＲｅｆである。このように、入力端子Ｄ１，Ｄ１バーと、入力端子Ｄ２，Ｄ２バーのそれぞれに参照電圧の入力部を設けることで、入力端子Ｄ１，Ｄ１バーと、入力端子Ｄ２，Ｄ２バーのそれぞれに別の参照電圧を設定することもできる。

以上説明したように、開示の信号逓倍器、信号生成器、光送信器および光通信装置によれば、回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御することができる。

なお、上述した各実施の形態においては、信号逓倍器１０が出力するクロック信号のデューティ比を５０％に制御する場合について説明したが、信号逓倍器１０は、デューティ比を５０％に制御する用途に限定されない。信号逓倍器１０は、セレクタ１３に供給する参照電圧を変化させることで、クロック信号のデューティ比を任意に制御することができる。たとえば、クロック信号のデューティ比を３０％に制御してもよいし、７０％に制御してもよい。上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）連続して電圧が変化するクロック信号が入力される入力部と、
前記入力部から入力されたクロック信号に同期して電圧を交互に切り替えたクロック信号を出力するセレクタと、
前記入力部から入力されたクロック信号と、前記セレクタから出力されたクロック信号と、の排他的論理和を出力する演算回路と、
を備えることを特徴とする信号逓倍器。

（付記２）一定の参照電圧を供給する供給部を備え、
前記セレクタは、前記入力部から入力されたクロック信号の電圧が、前記供給部によって供給される参照電圧を跨ぐごとに電圧を交互に切り替えたクロック信号を出力することを特徴とする付記１に記載の信号逓倍器。

（付記３）前記セレクタには、前記入力部から入力されたクロック信号を分岐した各クロック信号が入力され、前記セレクタは、前記各クロック信号を交互に切り替えたクロック信号を出力することを特徴とする付記１または２に記載の信号逓倍器。

（付記４）前記各クロック信号の少なくとも一方を遅延させ、前記各クロック信号を同期させる遅延手段を備えることを特徴とする付記３に記載の信号逓倍器。

（付記５）前記入力部から前記演算回路へ出力されるクロック信号と、前記入力部から前記セレクタへ出力されるクロック信号と、の各クロック信号の少なくとも一方を遅延させ、前記各クロック信号の遅延差を、前記クロック信号の周期の四分の一に調節する遅延手段を備えることを特徴とする付記１に記載の信号逓倍器。

（付記６）前記演算回路から出力されたクロック信号のデューティ比を検出する検出手段と、
前記検出手段によって検出されたデューティ比に基づいて、前記供給部が前記セレクタに供給する参照電圧を制御する制御手段と、
を備えることを特徴とする付記２に記載の信号逓倍器。

（付記７）前記検出手段は、
前記演算回路から出力されたクロック信号を差動増幅する差動増幅器と、
前記差動増幅器の正転出力を平均化する第１積分器と、
前記差動増幅器の反転出力を平均化する第２積分器と、
前記第１積分器によって平均化された正転出力と、前記第２積分器によって平均化された反転出力と、の差分を、前記デューティ比を示す情報として出力する比較回路と、
を備えることを特徴とする付記６に記載の信号逓倍器。

（付記８）前記制御手段は、前記比較回路から出力された差分が最小になるように前記参照電圧を制御することを特徴とする付記７に記載の信号逓倍器。

（付記９）前記セレクタには、正電位側および負電位側の各電圧が印加されており、前記セレクタは、前記各電圧に応じた各電圧を交互に切り替えたクロック信号を出力することを特徴とする付記１に記載の信号逓倍器。

（付記１０）前記セレクタに印加される前記正電位側の電圧および前記負電位側の電圧を相互に入れ替えるスイッチを備えることを特徴とする付記９に記載の信号逓倍器。

（付記１１）前記供給部は、前記セレクタへ入力されるクロック信号の最小電圧よりも高く、前記クロック信号の最大電圧よりも低い電圧の前記参照電圧を供給することを特徴とする付記２に記載の信号逓倍器。

（付記１２）付記１〜１１のいずれか一つに記載の信号逓倍器と、
複数系統の信号を、前記演算回路から出力されたクロック信号のタイミングに応じて時間多重する多重化手段と、
を備えることを特徴とする信号生成器。

（付記１３）付記１２に記載の信号生成器と、
前記多重化手段によって時間多重された信号に基づいて光を変調する変調器と、
を備えることを特徴とする光送信器。

（付記１４）付記１３に記載の光送信器と、
光信号を受信する光受信器と、
を備えることを特徴とする光通信装置。

実施の形態１にかかる信号逓倍器の構成を示す回路図である。 図１に示した信号逓倍器の各部の信号の波形を示す図（その１）である。 図１に示した信号逓倍器の各部の信号の波形を示す図（その２）である。 図１に示したセレクタの具体的な構成例を示す回路図である。 図１に示したセレクタの動作を示す図である。 実施の形態２にかかる信号逓倍器の構成を示す回路図である。 図６に示したデューティ比検出部の具体例を示す回路図である。 図７に示した信号逓倍器の動作の一例を示すフローチャートである。 図７に示した差動増幅器の出力を示す図（その１）である。 図９に示した状態で各積分器から出力される信号を示す図である。 図７に示した差動増幅器の出力信号を示す図（その２）である。 図１１に示した状態で各積分器から出力される信号を示す図である。 図７に示した信号逓倍器の変形例１を示す図である。 図７に示した信号逓倍器の変形例２を示す図である。 図７に示した信号逓倍器の変形例３を示す図である。 図７に示した信号逓倍器の変形例４を示す図である。 実施の形態３にかかる信号逓倍器を示す回路図である。 図１７に示した信号逓倍器の各部の信号の波形を示す図である。 図１７に示した信号逓倍器の変形例を示す回路図である。 実施の形態４にかかる信号逓倍器の構成を示す回路図である。 図２０に示した信号逓倍器の各部の信号の波形を示す図である。 実施の形態５にかかる信号生成器の構成を示すブロック図である。 図２２に示した信号生成器の各部の信号を示す図（その１）である。 図２２に示した信号生成器の各部の信号を示す図（その２）である。 図２２に示した信号生成器を備えるトランスポンダを示すブロック図である。 図２５に示したトランスポンダを備える光通信装置を示すブロック図である。 図１に示したセレクタの他の構成例を示す回路図である。

符号の説明

１０ 信号逓倍器
１１ 入力部
１２ 供給部
１４ 演算回路
１５ 出力部
５１ クロック信号
５２〜５４ 参照電圧
６１ デューティ比検出部
７１ 差動増幅器
９１ 正転出力
９１ａ，９２ａ 振幅
９２ 反転出力
１０１，１０２ 出力電位
２０１ スイッチ
２２０ 信号生成器
２５０，２６２，２６３ トランスポンダ
２６０ 光通信装置

Claims (14)

1. 連続して電圧が変化するクロック信号が入力される入力部と、
   前記入力部から入力されたクロック信号に同期して電圧を交互に切り替えたクロック信号を出力するセレクタと、
   前記入力部から入力されたクロック信号と、前記セレクタから出力されたクロック信号と、の排他的論理和を出力する演算回路と、
   を備えることを特徴とする信号逓倍器。
2. 一定の参照電圧を供給する供給部を備え、
   前記セレクタは、前記入力部から入力されたクロック信号の電圧が、前記供給部によって供給される参照電圧を跨ぐごとに電圧を交互に切り替えたクロック信号を出力することを特徴とする請求項１に記載の信号逓倍器。
3. 前記セレクタには、前記入力部から入力されたクロック信号を分岐した各クロック信号が入力され、前記セレクタは、前記各クロック信号を交互に切り替えたクロック信号を出力することを特徴とする請求項１または２に記載の信号逓倍器。
4. 前記各クロック信号の少なくとも一方を遅延させ、前記各クロック信号を同期させる遅延手段を備えることを特徴とする請求項３に記載の信号逓倍器。
5. 前記入力部から前記演算回路へ出力されるクロック信号と、前記入力部から前記セレクタへ出力されるクロック信号と、の各クロック信号の少なくとも一方を遅延させ、前記各クロック信号の遅延差を、前記クロック信号の周期の四分の一に調節する遅延手段を備えることを特徴とする請求項１に記載の信号逓倍器。
6. 前記演算回路から出力されたクロック信号のデューティ比を検出する検出手段と、
   前記検出手段によって検出されたデューティ比に基づいて、前記供給部が前記セレクタに供給する参照電圧を制御する制御手段と、
   を備えることを特徴とする請求項２に記載の信号逓倍器。
7. 前記検出手段は、
   前記演算回路から出力されたクロック信号を差動増幅する差動増幅器と、
   前記差動増幅器の正転出力を平均化する第１積分器と、
   前記差動増幅器の反転出力を平均化する第２積分器と、
   前記第１積分器によって平均化された正転出力と、前記第２積分器によって平均化された反転出力と、の差分を、前記デューティ比を示す情報として出力する比較回路と、
   を備えることを特徴とする請求項６に記載の信号逓倍器。
8. 前記制御手段は、前記比較回路から出力された差分が最小になるように前記参照電圧を制御することを特徴とする請求項７に記載の信号逓倍器。
9. 前記セレクタには、正電位側および負電位側の各電圧が印加されており、前記セレクタは、前記各電圧に応じた各電圧を交互に切り替えたクロック信号を出力することを特徴とする請求項１に記載の信号逓倍器。
10. 前記セレクタに印加される前記正電位側の電圧および前記負電位側の電圧を相互に入れ替えるスイッチを備えることを特徴とする請求項９に記載の信号逓倍器。
11. 前記供給部は、前記セレクタへ入力されるクロック信号の最小電圧よりも高く、前記クロック信号の最大電圧よりも低い電圧の前記参照電圧を供給することを特徴とする請求項２に記載の信号逓倍器。
12. 請求項１〜１１のいずれか一つに記載の信号逓倍器と、
    複数系統の信号を、前記演算回路から出力されたクロック信号のタイミングに応じて時間多重する多重化手段と、
    を備えることを特徴とする信号生成器。
13. 請求項１２に記載の信号生成器と、
    前記多重化手段によって時間多重された信号に基づいて光を変調する変調器と、
    を備えることを特徴とする光送信器。
14. 請求項１３に記載の光送信器と、
    光信号を受信する光受信器と、
    を備えることを特徴とする光通信装置。

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