JP2005229411A - 信号セレクタ回路 - Google Patents

Abstract

【課題】クロック信号により選択されたデータ信号入力部の差動対のデータ信号を良好な波形で出力することが可能なこと。
【解決手段】バイアス電流源５０に接続されたデータ信号入力部５１に、クロック信号入力部５２が接続されている。データ信号入力部５１の差動対１０を構成するトランジスタＭ１，Ｍ２にデータ信号Ｄ１，−Ｄ１が入力され、差動対１１を構成するトランジスタＭ３，Ｍ４にデータ信号Ｄ２，−Ｄ２が入力される。クロック信号入力部５２は、差動対１０に接続された差動対１２，１３と、差動対１１に接続された差動対１４，１５を有し、差動対１２〜１５を構成するトランジスタＭ５〜Ｍ１２のうち、トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２にクロック信号ＣＬＫが入力され、トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１にクロック信号−ＣＬＫが入力される。
【選択図】 図１

Description

本発明は、複数の差動回路を有し、入力された複数のデータ信号から所定のデータ信号を選択して出力する信号セレクタ回路に関し、特に、光通信システム等のデータ伝送システムに使用される送信機に用いられる信号セレクタ回路に関する。

幹線系光通信システムでは、動画像伝送や大容量のデータ伝送等の社会の高度情報化に対応すべく、より大容量の伝送システムへの要求が高まっている。光通信システムは、送信機と受信機とが光ファイバにより接続されて構成される。送信機及び受信機は、それぞれ集積回路（ＩＣ）から構成され、送信機では、ＩＣに入力された複数の低速データ信号が多重化されて高速のデータ信号として出力され、受信機でこの出力データ信号が取得される。現在では、大容量の伝送システムとして、１０Ｇｂ／ｓの光伝送システムが実用化されており、また、さらにこれを越える伝送速度のシステムが研究・開発されている。

伝送容量の大容量化を実現する方法としては、時分割多重、波長多重、空間多重等の幾つかの方法がある。低速のデータ信号を時間領域で多重化する時分割多重方式は、低コストでの大容量化が実現可能であるが、その反面、送受信機を構成するＩＣにおいて、伝送速度に応じた超高速での動作が要求される。また、送信機側のＩＣ内のデータ多重化回路に用いられる信号セレクタ回路では、この信号セレクタ回路の出力信号が伝送する光信号に変換されることから、該回路から出力される信号の波形が劣化していると良好な光信号が得られない。したがって、信号セレクタ回路では、高速性と同時に、良好な波形の出力が要求される。

図１０は、従来の信号セレクタ回路の構成を示す回路図である。この信号セレクタ回路は、例えば光通信システムの送信機側のＩＣを構成する。図１０に示すように、信号セレクタ回路は、バイアス電流源１１０に接続されたクロック信号入力部１１１に、さらにデータ信号入力部１１２が接続されて構成される。このように、信号セレクタ回路は、回路構成上、バイアス電流源１１０に接続されたクロック信号入力部１１１の上段に、データ信号入力部１１２が上積みされた構成（すなわち縦積み構成）を有する。

クロック信号入力部１１１及びデータ信号入力部１１２では、集積回路での素子の絶対精度ばらつきの影響を抑圧するために、通常、差動対回路が用いられている。具体的には、クロック信号入力部１１１が、トランジスタＭ１０１及びトランジスタＭ１０２からなる１組の差動対１２１を有する。また、データ信号入力部１１２が、２組の差動対、すなわち、トランジスタＭ１０３及びトランジスタＭ１０４からなる差動対１２２と、トランジスタＭ１０５及びトランジスタＭ１０６からなる差動対１２３とを有する（例えば、特許文献１参照。）。

かかる構成の信号セレクタ回路では、データ信号入力部１１２の２組の差動対１２２，１２３を構成する各トランジスタＭ１０３〜Ｍ１０６のゲートに、それぞれデータ信号が入力される。データ信号入力部１１２では、クロック信号入力部１１１のトランジスタＭ１０１のドレインにソースが共通接続されたトランジスタＭ１０３，Ｍ１０４からなる差動対１２２において、トランジスタＭ１０３のゲートにデータ信号Ｄ１が入力され、トランジスタＭ１０４のゲートにデータ信号−Ｄ１（以下反転信号はマイナス（−）で表記する）が入力される。また、クロック信号入力部１１１のトランジスタＭ１０２のドレインにソースが共通接続されたトランジスタＭ１０５，Ｍ１０６からなる差動対１２３において、トランジスタＭ１０５のゲートにデータ信号Ｄ２が入力され、トランジスタＭ１０６のゲートにデータ信号−Ｄ２が入力される。

信号セレクタ回路においてデータ信号入力部１１２からデータ信号Ｄ１，−Ｄ１及びデータ信号Ｄ２，−Ｄ２のいずれを出力するかは、クロック信号入力部１１１の差動対１２１の動作によって制御される。具体的には、クロック信号入力部１１１の差動対１２１において、データ信号入力部１１２の２組の差動対１２２，１２３へのバイアス電流供給を切り替えるスイッチング素子たるトランジスタＭ１０１及びトランジスタＭ１０２のＯＮ／ＯＦＦを切り替えることにより、負荷抵抗から出力されるデータ信号電流の切り替えが行われる。差動対１２１の各トランジスタＭ１０１，Ｍ１０２は、ソースがバイアス電流源１１０のドレインに共通接続されている。また、トランジスタＭ１０１のドレインは、データ信号入力部１１２のトランジスタＭ１０３，Ｍ１０４のソースに共通接続され、トランジスタＭ１０２のドレインは、データ信号入力部１１２のトランジスタＭ１０５，Ｍ１０６のソースに共通接続されている。

また、トランジスタＭ１０１，Ｍ１０２の各ゲートには、クロック信号ＣＬＫ，−ＣＬＫがそれぞれ入力される。クロック信号ＣＬＫがトランジスタＭ１０１のゲートに入力された状態（この状態では、クロック信号ＣＬＫの出力がＨｉｇｈでありクロック信号−ＣＬＫの出力がＬｏｗである状態）では、トランジスタＭ１０１がＯＮ状態及びトランジスタＭ１０２がＯＦＦ状態となり、一方、クロック信号ＣＬＫから半ビットずれてクロック信号−ＣＬＫがトランジスタＭ１０２のゲートに入力された状態（この状態では、クロック信号−ＣＬＫの出力がＨｉｇｈでありクロック信号ＣＬＫの出力がＬｏｗである状態）では、トランジスタＭ１０１がＯＦＦ状態及びトランジスタＭ１０２がＯＮ状態となる。そして、このようにトランジスタＭ１０１，Ｍ１０２のＯＮ／ＯＦＦがクロック信号ＣＬＫ，−ＣＬＫにより切り替えられることにより、データ信号入力部１１２へのバイアス電流の供給経路が切り替えられる。

ここでは、図１１に示すように、クロック信号ＣＬＫの出力がＨｉｇｈとなるクロック信号の１／２周期の間（図１１（ｃ）の期間Ａに相当）は、ＯＮ状態であるトランジスタＭ１０１を介して差動対１２２の各トランジスタＭ１０３，Ｍ１０４のソースにバイアス電流が供給され、その結果、データ信号Ｄ１，−Ｄ１の信号電流が負荷抵抗に流れ込み出力される（図１１（ａ）の期間Ａに相当）。一方、クロック信号−ＣＬＫの出力がＨｉｇｈとなる残りの１／２周期の間（図１１（ｃ）の期間Ｂに相当）は、ＯＮ状態のトランジスタＭ１０２を介して差動対１２３の各トランジスタＭ１０５，Ｍ１０６のソースにバイアス電流が供給され、その結果、データ信号Ｄ２，−Ｄ２の信号電流が負荷抵抗に流れ込み出力される（図１１（ａ）の期間Ｂに相当）。

特開平１０−２５６８９０号公報

ところで、近年では、送受信機を構成するＩＣに低消費電力及び低コスト化の観点から、Ｓｉプロセスにより作製された金属−酸化物−半導体トランジスタ（以下、Ｓｉ−ＭＯＳトランジスタと記載する）を備えた回路の使用が盛んである。例えば、信号セレクタ回路においてＳｉ−ＭＯＳトランジスタを使用すると、化合物半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）や高電子移動度トランジスタ（ＨＥＭＴ）等のトランジスタを用いた場合よりも、消費電力コストの低減化が図られるとともに、ＩＣの集積度の向上が図られる。

しかしながら、Ｓｉ−ＭＯＳトランジスタは、化合物半導体から構成されるトランジスタに比べて寄生容量が大きく、それゆえ、Ｓｉ−ＭＯＳトランジスタを用いた信号セレクタ回路では、以下のように、Ｓｉ−ＭＯＳトランジスタの寄生容量に起因する出力データ信号の波形劣化が生じる。

まず、図１０に示す構成を有する従来の信号セレクタ回路では、前述のように、例えば、クロック信号ＣＬＫが差動対１２１の一方のトランジスタＭ１０１のゲートに入力されて該トランジスタＭ１０１がＯＮ状態となると、バイアス電流がデータ信号入力部１１２の差動対１２２を構成するトランジスタＭ１０３，Ｍ１０４に供給された状態（すなわち差動対１２２が選択された状態）となり、差動対１２２の各トランジスタＭ１０３，Ｍ１０４のドレインからデータ信号Ｄ１，−Ｄ１の信号電流が出力される。このとき、クロック信号入力部１１１の差動対１２１の他方のトランジスタＭ１０２はＯＦＦ状態であり、よって、バイアス電流がデータ信号入力部１１２の差動対１２３のトランジスタＭ１０５，Ｍ１０６のソースに供給されないので差動対１２３は非選択の状態となる。それゆえ、差動対１２３の各トランジスタＭ１０５，Ｍ１０６のドレインからデータ信号Ｄ２，−Ｄ２の信号電流は出力されない。以上のことから、理論上は、図１１（ｄ）の期間Ａに示すような出力波形が得られる。

しかしながら、信号セレクタ回路のトランジスタＭ１０１〜Ｍ１０６がＳｉ−ＭＯＳトランジスタから構成されると、Ｓｉ−ＭＯＳトランジスタは寄生容量が大きいことから、非選択側の差動対１２３のトランジスタＭ１０５，Ｍ１０６のゲートで出力に関与しないデータ信号Ｄ２，−Ｄ２が変化すると、このデータ信号Ｄ２，−Ｄ２の変化に伴って非選択側の差動対１２３を構成するトランジスタＭ１０５，Ｍ１０６に付随する寄生容量ＣｇｄおよびＣｓｂ、Ｃｄｂに充放電電流ｉｃ１が流れる（図１１（ｅ）の期間Ａに相当）。そして、トランジスタＭ１０５を経た充放電電流ｉｃ１は、選択されたデータ信号Ｄ１の信号電流の出力経路に入り、データ信号Ｄ１の信号電流に重畳される。また、トランジスタＭ１０６を経た充放電電流ｉｃ１は、選択されたデータ信号−Ｄ１の信号電流の出力経路に入りデータ信号−Ｄ１の信号電流に重畳される。

このように非選択側である差動対１２３の充放電電流ｉｃ１が選択側の出力信号Ｄ１，−Ｄ１の信号電流に重畳された結果、実際に得られる出力波形は、図１１（ｇ）の期間Ａに示すように充放電電流ｉｃ１の影響を受けて波形の振幅がつぶれる。図１２は、従来の信号セレクタ回路におけるデータ信号の信号電流の出力波形をシミュレーションした結果を示す図である。この図１２に示すように、アイ開口１が小さくなり波形劣化が生じる。

一方、図示を省略しているが、クロック信号−ＣＬＫがクロック信号入力部１１１の差動対１２１の他方のトランジスタＭ１０２のゲートに入力されて該トランジスタＭ１０２がＯＮ状態となるとともにトランジスタＭ１０１がＯＦＦ状態となると、バイアス電流がデータ信号入力部１１２の差動対１２３を構成するトランジスタＭ１０５，Ｍ１０６に供給されて差動対１２３が選択された状態となる。それにより、差動対１２３の各トランジスタＭ１０５，Ｍ１０６のドレインからデータ信号Ｄ２，−Ｄ２の信号電流が出力される。このとき、差動対１２１の他方のトランジスタＭ１０１はＯＦＦ状態であり、よって、バイアス電流がデータ信号入力部１１２の差動対１２２を構成するトランジスタＭ１０３，Ｍ１０４に供給されないので差動対１２２は非選択の状態となる。したがって、差動対１２２の各トランジスタＭ１０３，Ｍ１０４のドレインからデータ信号Ｄ１，−Ｄ１の信号電流は出力されない。以上のことから、理論上は、図１１（ｄ）の期間Ｂに示すような出力波形が得られる。

しかしながら、上記の差動対１２２選択の場合と同様、このような差動対１２３選択の場合においても、Ｓｉ−ＭＯＳトランジスタは寄生容量が大きいことから、非選択側の差動対１２２のトランジスタＭ１０３，Ｍ１０４のゲートで出力に関与しないデータ信号Ｄ１，−Ｄ１が変化すると、このデータ信号Ｄ１，−Ｄ１の変化に伴って非選択側の差動対１２２を構成するトランジスタＭ１０３，Ｍ１０４に付随する寄生容量に充放電電流ｉｃ１が流れる（図１１（ｆ）の期間Ｂに相当）。そして、トランジスタＭ１０３を経た充放電電流ｉｃ１は、選択されたデータ信号Ｄ２の信号電流の出力経路に入り、データ信号Ｄ２の信号電流に重畳される。また、トランジスタＭ１０４を経た充放電電流ｉｃ１は、選択されたデータ信号−Ｄ２の信号電流の出力経路に入り、データ信号−Ｄ２の信号電流に重畳される。このように非選択側の充放電電流ｉｃ１が選択側の出力信号Ｄ２，−Ｄ２の信号電流に重畳された結果、実際の出力波形は、図１１（ｇ）の期間Ｂに示すように充放電電流ｉｃ１の影響を受けて波形の振幅がつぶれ、図１２に示すようにアイ開口１が小さくなり波形劣化が生じる。

通常の信号セレクタ回路の構成では、クロック信号入力部１１１の差動対１２１の切り替えによるデータ信号入力部１１２での出力データ信号の切り替えが、アイ開口１の中央付近で行われるため、このように充放電電流ｉｃ１によって出力波形が劣化すると、アイマージンの劣化が著しくなる。その結果、信号セレクタ回路から出力されて伝送された出力信号を変換して取得される光信号の波形が劣化し、光信号の識別精度を低下させる。このことから、この場合には、出力波形を整形するために、フリップフロップ等を配設する必要がある。しかしながら、フリップフロップ等を配設すると、高速特性の低下を招く。

本発明は、複数の差動対回路を有するデータ信号入力部とクロック信号入力部とを有し、クロック信号により選択されたデータ信号入力部の差動対のデータ信号を良好な波形で出力することが可能な信号セレクタ回路を提供することを目的とする。

上記課題を解決するため、本発明にかかる信号セレクタ回路は、第１及び第２の入力データ信号を入力クロック信号の１／２周期毎に選択して出力する信号セレクタ回路において、前記第１の入力データ信号に応答して動作する第１のデータ信号差動対と、前記第２の入力データ信号に応答して動作する第２のデータ信号差動対とから構成されるデータ信号入力部と、前記第１のデータ信号差動対と、前記第２のデータ信号差動対に接続された電流源と、前記第１のデータ信号差動対の一方に接続された第１のクロック信号差動対と、前記第１のデータ信号差動対の他方に接続された第２のクロック信号差動対と、前記第２のデータ信号差動対の一方に接続された第３のクロック信号差動対と、前記第２のデータ信号差動対の他方に接続された第４のクロック信号差動対と、から構成されたクロック信号入力部とを備え、前記クロック信号入力部は、前記第１及び前記第２のクロック信号差動対が、前記入力クロック信号の１／２周期である第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて出力端子から出力するとき、前記第３及び前記第４のクロック信号差動対により、前記第２の入力データ信号が前記出力データ信号取り出し経路から分離され、前記第３及び前記第４のクロック信号差動対が、前記入力クロック信号の残りの１／２周期である第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力するとき、前記第１及び前記第２のクロック信号差動対により、前記第１の入力データ信号が前記出力データ信号取り出し経路から分離されることを特徴とする。

本発明にかかる信号セレクタ回路によれば、クロック信号入力部の入力クロック信号により第１から第４のクロック信号差動対の動作が制御され、それにより、データ信号入力部で電圧−電流変換されて得られた第１及び第２の入力データ信号の出力経路の選択及び切り替えが行われる。このようなクロック信号入力部による入力データ信号の出力経路の選択及び切り替えにより、データ信号入力部に入力された２つの入力データ信号のうちの所望のデータ信号を出力することができる。かかる構成では、入力クロック信号で選択されなかった側（すなわち非選択のデータ信号が入力された側）のクロック信号差動対（以下、非選択側と呼ぶ）のトランジスタは動作しないので、このクロック信号入力部の非選択差動対により、該非選択差動対上流のデータ信号入力部と該非選択差動対下流の出力データ信号の出力経路とが分離され、非選択側の入力データ信号が、選択側の入力データ信号に影響を与えず、選択された入力データ信号を良好な波形で出力できる。特に、非選択データ信号入力側のクロック信号入力部の非選択差動対の寄生容量に付随して流れる充放電電流を非選択の入力データ信号とともに出力データ信号取り出し経路外に取り出すことができ、充放電電流の選択側入力データ信号への影響を防止して、良好な出力波形が実現可能となる。

本発明にかかる信号セレクタ回路においては、非選択側の入力データ信号が、選択側の入力データ信号に影響を及ぼすことがなく、選択された入力データ信号を良好な波形で出力することができるため、フリップフロップ等の波形整形手段を設けずとも高速特性の向上を図ることができるという効果を奏する。

以下に、本発明の実施の形態を図面を参照して説明する。ここでは、マルチプレクサのような高速動作が必要な回路の構成要素としてＩＣに組み込まれる信号セレクタ回路を例示し、この信号セレクタ回路を構成する差動対が、Ｓｉ−ＭＯＳトランジスタから構成される場合について説明する。

（実施の形態１）
図１及び図２は、本発明の実施の形態１にかかる信号セレクタ回路の構成を示す回路図である。図１はデータ信号Ｄ１，−Ｄ１の信号電流が出力される場合の動作を示しており、図２はデータ信号Ｄ２，−Ｄ２の信号電流が出力される場合の動作を示している。

図１及び図２に示すように、信号セレクタ回路は、バイアス電流源５０に接続されたデータ信号入力部５１に、さらに、クロック信号入力部５２が接続されており、回路構成上、データ信号入力部５１の上段にクロック信号入力部５２が積層された縦積み構造を有する。

信号セレクタ回路のデータ信号入力部５１は、データ信号Ｄ１，−Ｄ１が入力される差動対１０と、データ信号Ｄ２，−Ｄ２が入力される差動対１１とを備える。差動対１０は、トランジスタＭ１及びトランジスタＭ２を有する。トランジスタＭ１及びトランジスタＭ２のソースは、バイアス電流源５０として機能するトランジスタＭ１３，Ｍ１４に接続されている。トランジスタＭ１のゲートにデータ信号Ｄ１が入力され、トランジスタＭ２のゲートにデータ信号−Ｄ１が入力される。また、トランジスタＭ１のドレインは、配線を介してクロック信号入力部５２の差動対１２を構成するトランジスタＭ５，Ｍ６のソースに共通接続されている。また、トランジスタＭ２のドレインは、配線を介してクロック信号入力部５２の差動対１３を構成するトランジスタＭ７，Ｍ８のソースに共通接続されている。

差動対１１は、トランジスタＭ３及びトランジスタＭ４を有する。トランジスタＭ３及びトランジスタＭ４のソースは、バイアス電流源として機能するトランジスタＭ１５，Ｍ１６に接続されている。トランジスタＭ３のゲートにデータ信号Ｄ２が入力され、トランジスタＭ４のゲートにデータ信号−Ｄ２が入力される。また、トランジスタＭ３のドレインは、配線を介してクロック信号入力部５２の差動対１４を構成するトランジスタＭ９，Ｍ１０のソースに共通接続されている。また、トランジスタＭ４のドレインは、配線を介してクロック信号入力部５２の差動対１５を構成するトランジスタＭ１１，Ｍ１２のソースに共通接続されている。

信号セレクタ回路のクロック信号入力部５２は、データ信号入力部５１を構成する４つのトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４にそれぞれ対応して配設された４組の差動対１２，１３，１４，１５を有する。

差動対１２は、トランジスタＭ５及びトランジスタＭ６を有する。トランジスタＭ５及びトランジスタＭ６のソースは、前述のようにデータ信号入力部５１のトランジスタＭ１のドレインに配線を介して共通接続されている。トランジスタＭ５のゲートに、データ信号Ｄ１，−Ｄ１を選択するクロック信号ＣＬＫが入力され、また、トランジスタＭ６のゲートに、データ信号Ｄ２，−Ｄ２を選択するクロック信号−ＣＬＫが入力される。また、トランジスタＭ５のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ１の他端に配線を介して接続されるとともに、データ信号の信号電圧を出力可能なように分岐点Ｐで配線により分岐して出力端子−ＯＵＴに接続されている。トランジスタＭ６のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ２の他端に配線を介して接続されている。

差動対１３は、トランジスタＭ７及びトランジスタＭ８を有する。トランジスタＭ７及びトランジスタＭ８のソースは、前述のようにデータ信号入力部５１のトランジスタＭ２のドレインに配線を介して共通接続されている。トランジスタＭ７のゲートに、データ信号Ｄ１，−Ｄ１を選択するクロック信号ＣＬＫが入力され、また、トランジスタＭ８のゲートに、データ信号Ｄ２，−Ｄ２を選択するクロック信号−ＣＬＫが入力される。また、トランジスタＭ７のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ３の他端に配線を介して接続されるとともに、データ信号−Ｄ１の信号電圧を出力可能なように分岐点Ｑで配線により分岐して出力端子ＯＵＴに接続されている。トランジスタＭ８のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ４の他端に配線を介して接続されている。

差動対１４は、トランジスタＭ９及びトランジスタＭ１０を有する。トランジスタＭ９及びトランジスタＭ１０のソースは、前述のようにデータ信号入力部５１のトランジスタＭ３のドレインに配線を介して共通接続されている。トランジスタＭ９のゲートに、データ信号Ｄ２，−Ｄ２を選択するクロック信号−ＣＬＫが入力され、また、トランジスタＭ１０のゲートに、データ信号Ｄ１，−Ｄ１を選択するクロック信号ＣＬＫが入力される。また、トランジスタＭ９のドレインは、データ信号Ｄ２の信号電圧を出力可能なように、配線を介して差動対１２のトランジスタＭ５のドレインと分岐点Ｐとの間の配線に接続されている。それにより、データ信号Ｄ２の信号電圧が、データ信号Ｄ１の信号電圧と同じ出力経路を通じて出力可能となる。トランジスタＭ１０のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ５の他端に配線を介して接続されている。

差動対１５は、トランジスタＭ１１及びトランジスタＭ１２を有する。トランジスタＭ１１及びトランジスタＭ１２のソースは、前述のようにデータ信号入力部５１のトランジスタＭ４のドレインに配線を介して共通接続されている。トランジスタＭ１１のゲートに、データ信号Ｄ２，−Ｄ２を選択するクロック信号−ＣＬＫが入力され、また、トランジスタＭ１２のゲートに、データ信号Ｄ１，−Ｄ１を選択するクロック信号ＣＬＫが入力される。また、トランジスタＭ１１のドレインは、データ信号−Ｄ２の信号電圧を出力可能なように、配線を介して差動対１３のトランジスタＭ７のドレインと分岐点Ｑとの間の配線に接続される。それにより、データ信号−Ｄ２の信号電圧が、データ信号−Ｄ１の信号電圧と同じ出力経路を通じて出力可能となる。トランジスタＭ１２のドレインは、一端が電源端子Ｖｄｄに接続された抵抗Ｒ６の他端に配線を介して接続されている。

次に、信号セレクタ回路の動作について説明する。本実施の形態の信号セレクタ回路では、データ信号入力部５１の差動対１０において、常時、トランジスタＭ１のゲートにデータ信号Ｄ１が入力されるとともに該トランジスタＭ１のソースにバイアス電流が入力され、また、トランジスタＭ２のゲートにデータ信号−Ｄ１が入力されるとともに該トランジスタＭ２のソースにバイアス電流が入力される。それにより、トランジスタＭ１のドレインから、電圧−電流変換されたデータ信号Ｄ１の信号電流が、クロック信号入力部５２の差動対１２のトランジスタＭ５，Ｍ６のソースに入力されるとともに、トランジスタＭ２のドレインから、電圧−電流変換されたデータ信号−Ｄ１の信号電流が、クロック信号入力部５２の差動対１３のトランジスタＭ７，Ｍ８のソースに入力される。

また、差動対１１においても、差動対１０と同様、常時、トランジスタＭ３のゲートにデータ信号Ｄ２が入力されるとともに該トランジスタＭ３のソースにバイアス電流が入力され、また、トランジスタＭ４のゲートにデータ信号−Ｄ２が入力されるとともに該トランジスタＭ４のソースにバイアス電流が入力される。それにより、トランジスタＭ３のドレインから、電圧−電流変換されたデータ信号Ｄ２の信号電流が、クロック信号入力部５２の差動対１４のトランジスタＭ９，Ｍ１０のソースに入力されるとともに、トランジスタＭ４のドレインから、電圧−電流変換されたデータ信号−Ｄ２の信号電流が、クロック信号入力部５２の差動対１５のトランジスタＭ１１，Ｍ１２のソースに入力される。

上記のようにデータ信号入力部５１からデータ信号Ｄ１，−Ｄ１の信号電流とデータ信号Ｄ２，−Ｄ２の信号電流とが常時同時にクロック信号入力部５２に入力される信号セレクタ回路では、データ信号Ｄ１，−Ｄ１の信号電流及びデータ信号Ｄ２，−Ｄ２の信号電流のいずれを出力するかが、クロック信号入力部５２の４組の差動対１２，１３，１４，１５の動作によって制御される。以下、データ信号Ｄ１，−Ｄ１の信号電流が出力される場合と、データ信号Ｄ２，−Ｄ２の信号電流が出力される場合とを、この順で説明する。

図３は、信号セレクタ回路の動作を説明するためのタイミングチャートである。図１に示すように、データ信号Ｄ１，−Ｄ１の信号電流が出力される場合（すなわち図３（ａ）の期間Ａに相当）には、データ信号Ｄ１，−Ｄ１を選択するクロック信号ＣＬＫが、クロック信号入力部５２の差動対１２のトランジスタＭ５、差動対１３のトランジスタＭ７、差動対１４のトランジスタＭ１０、及び、差動対１５のトランジスタＭ１２の各ゲートに入力される。この状態では、クロック信号ＣＬＫの出力がＨｉｇｈでありクロック信号−ＣＬＫの出力がＬｏｗである（図３（ｂ）参照）。

このようにクロック信号ＣＬＫが各トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２のゲートに入力されると、各トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２がＯＮ状態となり、一方、各トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１はＯＦＦ状態となる。それにより、ＯＮ状態であるトランジスタＭ５を介してデータ信号Ｄ１の信号電流が出力されるとともにＯＮ状態であるトランジスタＭ７を介してデータ信号−Ｄ１の信号電流が出力される。このとき、ＯＮ状態であるトランジスタＭ１０を介してデータ信号Ｄ２の信号電流が流れるが、この信号電流は、配線を通じて、接地された電源端子Ｖｄｄに流れるので、このデータ信号Ｄ２の信号電流が出力信号電流であるデータ信号Ｄ１，−Ｄ１の信号電流に影響を及ぼすことはない。また、ＯＮ状態であるトランジスタＭ１２を介してデータ信号−Ｄ２の信号電流が流れるが、この信号電流は、配線を通じて、接地された電源端子Ｖｄｄに流れるので、このデータ信号−Ｄ２の信号電流が出力信号電流であるデータ信号Ｄ１，−Ｄ１の信号電流に影響を及ぼすことはない。

この場合、ＯＦＦ状態であるトランジスタＭ６では、差動対１０のトランジスタＭ１からソースに入力されたデータ信号Ｄ１の信号電流の流れが止められる。また、ＯＦＦ状態であるトランジスタＭ８では、差動対１０のトランジスタＭ２からソースに入力されたデータ信号−Ｄ１の信号電流の流れが止められる。ＯＦＦ状態であるトランジスタＭ９では、差動対１１のトランジスタＭ３からソースに入力されたデータ信号Ｄ２の信号電流の流れが止められる。ＯＦＦ状態であるトランジスタＭ１１では、差動対１１のトランジスタＭ４からソースに入力されたデータ信号−Ｄ２の信号電流の流れが止められる。

ところで、背景技術において前述したように、Ｓｉ−ＭＯＳトランジスタは、化合物半導体から構成されるトランジスタに比べて寄生容量が大きく、よって、選択されたデータ信号Ｄ１，−Ｄ１の出力に関与しない側（以下、これを非選択側と呼ぶ）の差動対１１のトランジスタＭ３，Ｍ４のゲートで出力に関与しないデータ信号Ｄ２，−Ｄ２が変化すると、この変化に伴って非選択側の差動対１１のトランジスタＭ３，Ｍ４に付随する寄生容量に充放電電流ｉｃ１０，ｉｃ２０が流れる。

トランジスタＭ９が配線を介してデータ信号Ｄ１の信号電流出力経路に接続されていることから、トランジスタＭ９を経た充放電電流ｉｃ１０がデータ信号Ｄ１の信号電流出力経路に入ると、前述のようにデータ信号Ｄ１の信号電流の出力波形の劣化を引き起こす。しかしながら、本実施の形態では、充放電電流ｉｃ１０が、上記のようにトランジスタＭ１０を介して電源端子Ｖｄｄに向かって流れるデータ信号Ｄ２の信号電流と合流し、一緒に電源端子Ｖｄｄに流れていく。このため、充放電電流ｉｃ１０がデータ信号Ｄ１の信号電流に重畳されることはない。

また、トランジスタＭ１１が配線を介してデータ信号−Ｄ１の信号電流出力経路に接続されていることから、トランジスタＭ１１を経た充放電電流ｉｃ２０がデータ信号−Ｄ１の信号電流出力経路に入ると、前述のようにデータ信号−Ｄ１の信号電流の出力波形の劣化を引き起こす。しかしながら、本実施の形態では、充放電電流ｉｃ２０が、上記のようにトランジスタＭ１２を介して電源端子Ｖｄｄに向かって流れるデータ信号−Ｄ２の信号電流と合流し、一緒に電源端子Ｖｄｄに流れていく。このため、充放電電流ｉｃ２０がデータ信号−Ｄ１の信号電流に重畳されることはない。

このように、本実施の形態においては、非選択側の差動対１１のトランジスタＭ３，Ｍ４の寄生容量に起因して生じる充放電電流ｉｃ１０，ｉｃ２０を、非選択側のデータ信号Ｄ２，−Ｄ２の信号電流とともに信号電流出力経路外に取り出すことにより、選択側のデータ信号Ｄ１，−Ｄ１の信号電流から分離することが可能となる。したがって、図３（ｃ）の期間Ａに示すように、データ信号Ｄ１，−Ｄ１の信号電流の出力波形が良好となる。図４は、データ信号Ｄ１，−Ｄ１の信号電流の出力波形をシミュレーションした結果を示す図である。横軸に時間及び縦軸に電圧レベルをとっている。図４に示すように、本実施の形態では、データ信号Ｄ１，−Ｄ１の信号電流の出力に際して、出力波形の振幅がつぶれることなく大きなアイ開口１を実現することができる。

一方、図２に示すように、データ信号Ｄ２，−Ｄ２の信号電流が出力される場合（すなわち図３（ａ）の期間Ｂに相当）には、クロック信号−ＣＬＫが、クロック信号入力部５２の差動対１２のトランジスタＭ６、差動対１３のトランジスタＭ８、差動対１４のトランジスタＭ９、及び、差動対１５のトランジスタＭ１１の各ゲートに入力される。クロック信号−ＣＬＫは、上記クロック信号ＣＬＫと１／２周期ずれて入力される。この状態では、クロック信号−ＣＬＫの出力がＨｉｇｈでありクロック信号ＣＬＫの出力がＬｏｗである（図３（ｂ）参照）。

このようにクロック信号−ＣＬＫが各トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１のゲートに入力されると、各トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１がＯＮ状態となり、一方、各トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２はＯＦＦ状態となる。それにより、ＯＮ状態であるトランジスタＭ９を介してデータ信号Ｄ２の信号電流が出力されるとともにＯＮ状態であるトランジスタＭ１１を介してデータ信号−Ｄ２の信号電流が出力される。このとき、ＯＮ状態であるトランジスタＭ６を介してデータ信号Ｄ１の信号電流が流れるが、この信号電流は、配線を通じて、接地された電源端子Ｖｄｄに流れるので、このデータ信号Ｄ１の信号電流が出力信号電流であるデータ信号Ｄ２，−Ｄ２の信号電流に影響を及ぼすことはない。また、ＯＮ状態であるトランジスタＭ８を介してデータ信号−Ｄ１の信号電流が流れるが、この信号電流は、配線を通じて、接地された電源端子Ｖｄｄに流れるので、このデータ信号−Ｄ２の信号電流が出力信号電流であるデータ信号Ｄ２，−Ｄ２の信号電流に影響を及ぼすことはない。

この場合、ＯＦＦ状態であるトランジスタＭ５では、差動対１０のトランジスタＭ１からソースに入力されたデータ信号Ｄ１の信号電流の流れが止められる。また、ＯＦＦ状態であるトランジスタＭ７では、差動対１０のトランジスタＭ２からソースに入力されたデータ信号−Ｄ１の信号電流の流れが止められる。ＯＦＦ状態であるトランジスタＭ１０では、差動対１１のトランジスタＭ３からソースに入力されたデータ信号Ｄ２の信号電流の流れが止められる。ＯＦＦ状態であるトランジスタＭ１２では、差動対１１のトランジスタＭ４からソースに入力されたデータ信号−Ｄ２の信号電流の流れが止められる。

ところで、この場合には、非選択側の差動対１０のトランジスタＭ１，Ｍ２のゲートで出力に関与しないデータ信号Ｄ１，−Ｄ１が変化すると、この変化に伴って非選択側の差動対１０のトランジスタＭ１，Ｍ２に付随する寄生容量に充放電電流ｉｃ３０，ｉｃ４０が流れる。

トランジスタＭ５はデータ信号Ｄ２の信号電流出力経路に接続されていることから、トランジスタＭ５を経た充放電電流ｉｃ３０がデータ信号Ｄ２の信号電流出力経路に入ると、前述のようにデータ信号Ｄ２の信号電流の出力波形の劣化を引き起こす。しかしながら、本実施の形態では、充放電電流ｉｃ３０が、上記のようにトランジスタＭ６を介して電源端子Ｖｄｄに向かって流れるデータ信号Ｄ１の信号電流と合流し、一緒に電源端子Ｖｄｄに流れていく。このため、充放電電流ｉｃ３０がデータ信号Ｄ２の信号電流に重畳されることはない。

また、トランジスタＭ７はデータ信号−Ｄ２の信号電流出力経路に接続されていることから、トランジスタＭ７を経た充放電電流ｉｃ４０がデータ信号−Ｄ２の信号電流出力経路に入ると、前述のようにデータ信号−Ｄ２の信号電流の出力波形の劣化を引き起こす。しかしながら、本実施の形態では、充放電電流ｉｃ４０が、上記のようにトランジスタＭ８を介して電源端子Ｖｄｄに向かって流れるデータ信号−Ｄ１の信号電流と合流し、一緒に電源端子Ｖｄｄに流れていく。このため、充放電電流ｉｃ４０がデータ信号−Ｄ１の信号電流に重畳されることはない。

このように、本実施の形態においては、非選択側の差動対１０のトランジスタＭ１，Ｍ２の寄生容量に起因して生じる充放電電流ｉｃ３０，ｉｃ４０を、非選択側のデータ信号Ｄ１，−Ｄ１の信号電流とともに信号電流出力経路外に取り出すことにより、選択側のデータ信号Ｄ２，−Ｄ２の信号電流から分離することが可能となる。したがって、図３（ｃ）の期間Ｂに示すように、データ信号Ｄ２，−Ｄ２の信号電流の出力波形が良好となる。

そして、図４に示すように、本実施の形態では、データ信号Ｄ２，−Ｄ２の信号電流の出力に際して、出力波形の振幅がつぶれることなく大きなアイ開口１を実現することができる。

以上のように、本実施の形態の信号セレクタ回路では、２：１で所望の出力データ信号を選択しそのデータ信号を良好な出力波形で出力することができる。それゆえ、この信号セレクタ回路を利用したマルチプレクサ等の論理回路では、出力信号波形を整形するためのフリップフロップ等が不要となる。その結果、より高速動作を実現することが可能となる。また、このような高速動作が可能な信号セレクタ回路は、差動対がＳｉ−ＭＯＳトランジスタから構成されるため、コストの低減化及び集積度の向上が図られる。

なお、本実施の形態の信号セレクタ回路では、差動対を構成するトランジスタの数が従来の信号セレクタ回路に比べて増加するが、これは回路の製造や集積度の上で問題にはならない。また、バイアス電流が２倍になるが、高速特性の向上効果がより有効に奏されるので、消費電力量は問題にはならない。特に、ここでは、消費電力の少ないＳｉ−ＭＯＳトランジスタを用いているので、全体から見た消費電力量の増加は問題にはならない。

以下の実施の形態２〜６にかかる信号セレクタ回路は、基本構成が実施の形態１と同様であるが、高速特性のさらなる向上を図るための構成要素がさらに付加されたものである。

（実施の形態２）
図５は、本発明の実施の形態２にかかる信号セレクタ回路の構成を示す回路図である。図５に示すように、本実施の形態の信号セレクタ回路は、実施の形態１と同様の構成を有するが、以下の点が、実施の形態１とは異なっている。

すなわち、本実施の形態の信号セレクタ回路では、クロック信号入力部５２の４組の差動対１２，１３，１４，１５の各トランジスタＭ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２と各抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６との間に、ゲートが電源端子Ｖｄｄを介して接地されたトランジスタＭ１６，Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０，Ｍ２１がそれぞれ配設されてゲート接地回路６０が形成されている。

ゲート接地回路６０では、トランジスタＭ１６のソースが差動対１２のトランジスタＭ５のドレインに配線を介して接続されており、また、トランジスタＭ１６のドレインが配線を介して抵抗Ｒ１の一端に接続されている。トランジスタＭ１７のソースは差動対１２のトランジスタＭ６のドレインに配線を介して接続されており、また、トランジスタＭ１６のドレインは配線を介して抵抗Ｒ２の一端に接続されている。トランジスタＭ１８のソースは差動対１３のトランジスタＭ７のドレインに配線を介して接続されており、また、トランジスタＭ１８のドレインは配線を介して抵抗Ｒ３の一端に接続されている。トランジスタＭ１９のソースは差動対１３のトランジスタＭ８のドレインに配線を介して接続されており、また、トランジスタＭ１９のドレインは配線を介して抵抗Ｒ４の一端に接続されている。トランジスタＭ２０のソースは差動対１４のトランジスタＭ１０のドレインに配線を介して接続されており、また、トランジスタＭ２０のドレインは配線を介して抵抗Ｒ５の一端に接続されている。トランジスタＭ２１のソースは差動対１５のトランジスタＭ１２のドレインに配線を介して接続されており、また、トランジスタＭ２１のドレインは配線を介して抵抗Ｒ６の一端に接続されている。

このように、本実施の形態では、ゲート接地回路６０を設け、各抵抗Ｒ１〜Ｒ６に１つのトランジスタが配設された構成とする。具体的には、抵抗Ｒ１にトランジスタＭ１６が配設され、抵抗Ｒ２にトランジスタＭ１７が配設され、抵抗Ｒ３にトランジスタＭ１８が配設され、抵抗Ｒ４にトランジスタＭ１９が配設され、抵抗Ｒ５にトランジスタＭ２０が配設され、抵抗Ｒ６にトランジスタＭ２１が配設された構成とする。かかる構成によれば、ゲート接地回路６０を各トランジスタＭ１６〜Ｍ２１の低い入力インピーダンスと高い出力インピーダンスとにより、トランジスタＭ５〜Ｍ１２のドレインから見込んだ容量による高速特性の劣化を抑制することが可能となる。このため、高速特性の向上が図られる。

なお、本実施の形態では、抵抗Ｒ１〜Ｒ６に対して一対一でトランジスタが配設されたゲート接地回路について説明したが、所定の抵抗にトランジスタが配設されたゲート接地回路の構成であってもよい。

（実施の形態３）
図６は、本発明の実施の形態３にかかる信号セレクタ回路の構成を示す回路図である。図６に示すように、本実施の形態の信号セレクタ回路は、抵抗Ｒ１の一端と電源端子Ｖｄｄとの間に、インダクタＬ１が直列に配設される。また、抵抗Ｒ３の一端と電源端子Ｖｄｄとの間に、インダクタＬ２が直列に配設されている。かかる構成によれば、抵抗Ｒ１，Ｒ３にそれぞれ直列に挿入されたインダクタＬ１，Ｌ２により、並列共振によるピーキングを施すことができる。その結果、トランジスタＭ５〜Ｍ１２のドレインから見込んだ容量による高速特性の劣化を抑制することが可能となり、よって、高速特性の向上が図られる。

なお、本実施の形態では、抵抗Ｒ１及び抵抗Ｒ３についてインダクタＬ１，Ｌ２が挿入される場合について説明したが、インダクタが挿入される抵抗は、これに限定されるものではない。また、挿入するインダクタの数もこれに限定されるものではない。また、挿入するインダクタのインダクタンスは、抵抗の抵抗値と寄生容量とによって適宜設定される。

（実施の形態４）
図７は、本発明の実施の形態４にかかる信号セレクタ回路の構成を示す回路図である。図７に示すように、本実施の形態の信号セレクタ回路は、各トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２のゲートへのクロック信号ＣＬＫの入力経路途中に、インダクタＬ３が直列に配設されるとともに、各トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１のゲートへのクロック信号−ＣＬＫの入力経路途中に、インダクタＬ４が直列に配設されている。ここでは、トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２の中でクロック信号ＣＬＫの入力経路の最上流に位置するトランジスタＭ５の上流側にインダクタＬ３が挿入され、トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１の中でクロック信号−ＣＬＫの入力経路の最上流に位置するトランジスタＭ６の上流側にインダクタＬ４が挿入されている。

ここでは図示を省略しているが、信号セレクタ回路の前段には、クロック信号ＣＬＫ，−ＣＬＫを発生させるクロック信号出力回路が配置されている。このクロック信号出力回路の出力に、複数のトランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２またはＭ６，Ｍ８，Ｍ９，Ｍ１１が接続されるので、負荷となる寄生容量が大きい。そして、このようにクロック信号出力回路の出力に接続される寄生容量が大きいと、高速特性の劣化が生じる。そこで、本実施の形態では、上記のようにクロック信号ＣＬＫ，−ＣＬＫの入力経路にそれぞれ直列にインダクタＬ３，Ｌ４を挿入する。インダクタＬ３及びインダクタＬ４は、負荷となる寄生容量に応じて適宜設定される。かかる構成によれば、インダクタＬ３，Ｌ４により、直列共振によるピーキングを施すことができる。その結果、トランジスタＭ５〜Ｍ１２のゲートから見込んだ容量による高速特性の劣化を抑制することが可能となり、よって、高速特性の向上が図られる。

（実施の形態５）
図８は、本発明の実施の形態５にかかる信号セレクタ回路の構成を示す回路図である。図８に示すように、本実施の形態の信号セレクタ回路は、各トランジスタＭ５，Ｍ７，Ｍ１０，Ｍ１２のゲートへのクロック信号ＣＬＫの入力経路途中に、インダクタＬ５，Ｌ７，Ｌ１０，Ｌ１２がそれぞれ直列に配設されるとともに、各トランジスタＭ６，Ｍ８，Ｍ９，Ｍ１１のゲートへのクロック信号−ＣＬＫの入力経路途中に、インダクタＬ６，Ｌ８，Ｌ９，Ｌ１１がそれぞれ直列に配設されている。インダクタＬ５〜Ｌ１２のインダクタンスは、クロック信号出力回路（図示せず）の負荷となる寄生容量に応じて適宜設定される。

本実施の形態では、実施の形態４の場合と同様、クロック信号ＣＬＫ，−ＣＬＫの入力経路にそれぞれ直列に挿入されたインダクタＬ５〜Ｌ１２により、直列共振によるピーキングを施すことができる。その結果、トランジスタＭ５〜Ｍ１２のゲートから見込んだ容量による高速特性の劣化を抑制することが可能となり、よって、高速特性の向上が図られる。

（実施の形態６）
図９は、本発明の実施の形態６にかかる信号セレクタ回路の構成を示す回路図である。図９に示すように、本実施の形態の信号セレクタ回路は、トランジスタＭ１のゲートへのデータ信号Ｄ１の入力経路途中に、インダクタＬ１３が直列に配設され、トランジスタＭ２のゲートへのデータ信号−Ｄ１の入力経路途中に、インダクタＬ１４が直列に配設され、トランジスタＭ３のゲートへのデータ信号Ｄ２の入力経路途中に、インダクタＬ１５が直列に配設され、トランジスタＭ４のゲートへのデータ信号−Ｄ２の入力経路途中に、インダクタＬ１６が直列に配設されている。

ここでは図示を省略しているが、信号セレクタ回路の前段には、データ信号Ｄ１，−Ｄ１とデータ信号Ｄ２，−Ｄ２とを発生させるデータ信号出力回路が配置されている。このデータ信号出力回路の出力に、トランジスタＭ１，Ｍ２またはＭ３，Ｍ４が接続されるので、トランジスタＭ１〜Ｍ４の寄生容量が接続される。そして、このデータ信号出力回路に接続される寄生容量が大きいと、データ信号出力回路の高速特性に劣化が生じる。

そこで、本実施の形態では、上記のようにデータ信号Ｄ１，−Ｄ１及びデータ信号Ｄ２，−Ｄ２の入力経路にそれぞれ直列にインダクタＬ１３〜Ｌ１６を挿入する。インダクタＬ１３〜Ｌ１６のインダクタンスは、データ信号出力回路（図示せず）の負荷となる寄生容量に応じて適宜設定される。かかる構成によれば、インダクタＬ１３〜Ｌ１６により、直列共振によるピーキングを施すことができる。その結果、データ信号入力部５１の差動対１０，１１を構成するトランジスタＭ１〜Ｍ４のゲートから見込んだ容量による高速特性の劣化を抑制することが可能となり、よって、高速特性の向上が図られる。

本発明にかかる信号セレクタ回路の構成及び用途は、上記の実施の形態に限定されるものではない。例えば、実施の形態２〜６の各特徴構成を組み合わせた構成であってもよい。

また、上記の実施の形態１〜６においては、差動対を構成するトランジスタがＳｉ−ＭＯＳトランジスタである場合について説明したが、ＨＢＴ、ＨＥＭＴ等の他の電子デバイスにより差動対が構成されてもよい。例えば、ＨＢＴにより差動対が構成される場合には、上記説明におけるＳｉ−ＭＯＳトランジスタのゲートがＨＢＴのベースに相当し、Ｓｉ−ＭＯＳトランジスタのソースがＨＢＴのエミッタに相当し、Ｓｉ−ＭＯＳトランジスタのドレインがＨＢＴのコレクタに相当する。なお、上記のようにＳｉ−ＭＯＳトランジスタを用いると、Ｓｉ−ＭＯＳトランジスタは寄生容量が大きいことから、本発明の効果がより有効に奏される。

（付記１）第１及び第２の入力データ信号を入力クロック信号の１／２周期毎に選択して出力する信号セレクタ回路において、
前記第１の入力データ信号に応答して動作する第１のデータ信号差動対と、前記第２の入力データ信号に応答して動作する第２のデータ信号差動対とから構成されるデータ信号入力部と、
前記第１のデータ信号差動対と、前記第２のデータ信号差動対に接続された電流源と、
前記第１のデータ信号差動対の一方に接続された第１のクロック信号差動対と、前記第１のデータ信号差動対の他方に接続された第２のクロック信号差動対と、前記第２のデータ信号差動対の一方に接続された第３のクロック信号差動対と、前記第２のデータ信号差動対の他方に接続された第４のクロック信号差動対と、から構成されたクロック信号入力部とを備え、
前記クロック信号入力部は、
前記第１及び前記第２のクロック信号差動対が、前記入力クロック信号の１／２周期である第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて出力端子から出力するとき、前記第３及び前記第４のクロック信号差動対により、前記第２の入力データ信号が前記出力データ信号取り出し経路から分離され、
前記第３及び前記第４のクロック信号差動対が、前記入力クロック信号の残りの１／２周期である第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力するとき、前記第１及び前記第２のクロック信号差動対により、前記第１の入力データ信号が前記出力データ信号取り出し経路から分離されることを特徴とする信号セレクタ回路。

（付記２）第１及び第２の入力データ信号を入力クロック信号の１／２周期毎に選択して出力する信号セレクタ回路において、
ゲートに入力される前記第１の入力データ信号に応答して動作する１組のトランジスタを含む第１のデータ信号差動対と、ゲートに入力される前記第２の入力データ信号に応答して動作する１組のトランジスタを含む第２のデータ信号差動対とから構成されるデータ信号入力部と、
前記第１のデータ信号差動対の前記１組のトランジスタの各ソースに接続されるとともに前記第２のデータ信号差動対の前記１組のトランジスタの各ソースに接続された電流源と、
前記第１のデータ信号差動対の一方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第１のクロック信号差動対と、前記第１のデータ信号差動対の他方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第２のクロック信号差動対と、前記第２のデータ信号差動対の一方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第３のクロック信号差動対と、前記第２のデータ信号差動対の他方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第４のクロック信号差動対と、から構成されたクロック信号入力部とを備え、
前記クロック信号入力部は、
前記第１及び前記第２のクロック信号差動対が、前記トランジスタのゲートに入力される前記入力クロック信号の１／２周期である第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて出力端子から出力し、
前記第３及び前記第４のクロック信号差動対が、前記トランジスタのゲートに入力される前記入力クロック信号の残りの１／２周期である第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、
前記第１クロック期間において前記第３及び前記第４のクロック信号差動対が前記出力データ信号取り出し経路から分離され、
前記第２クロック期間において前記第１及び前記第２のクロック信号差動対が前記出力データ信号取り出し経路から分離されることを特徴とする信号セレクタ回路。

（付記３）前記クロック信号入力部では、
前記第１のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて出力端子から放出し、
前記第２のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出し、
前記第３のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出し、
前記第４のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、
前記１組のトランジスタの他方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出することを特徴とする付記２に記載の信号セレクタ回路。

（付記４）前記信号セレクタ回路内の寄生容量を低減する寄生容量低減手段をさらに配設したことを特徴とする付記１〜３のいずれか一つに記載の信号セレクタ回路。

（付記５）前記寄生容量低減手段は、ゲートが接地されたトランジスタを備えたゲート接地回路を前記クロック信号入力部と前記出力端子との間に挿入して構成したことを特徴とする付記４に記載の信号セレクタ回路。

（付記６）前記寄生容量低減手段は、前記クロック信号入力部及び前記データ信号入力部の所定個所にインダクタを挿入して構成したことを特徴とする付記４に記載の信号セレクタ回路。

（付記７）前記クロック信号入力部の前記第１〜第４のクロック信号差動対と、前記出力端子との間に抵抗が挿入され、
前記寄生容量低減手段は、前記抵抗の少なくとも１つに直列に前記インダクタを挿入して構成したことを特徴とする付記６に記載の信号セレクタ回路。

（付記８）前記寄生容量低減手段は、前記クロック信号入力部の前記第１〜第４のクロック信号差動対のいずれか１つに直列に前記インダクタを挿入して構成したことを特徴とする付記６に記載の信号セレクタ回路。

（付記９）前記寄生容量低減手段は、前記データ信号入力部の前記第１及び第２のデータ信号差動対を構成する前記トランジスタのゲートのいずれか１つに直列に前記インダクタを挿入して構成したことを特徴とする付記６に記載の信号セレクタ回路。

（付記１０）前記第１及び第２のデータ信号差動対と、前記第１〜第４のクロック信号差動対は、Ｓｉ−ＭＯＳトランジスタを用いて構成したことを特徴とする付記１〜９のいずれか一つに記載の信号セレクタ回路。

本発明にかかる信号セレクタ回路は、論理回路内に含まれる信号セレクタ回路として有用であり、特に、多重化された通信システムで用いられる高速論理回路の信号セレクタ回路として有用である。例えば、光通信システム等のデータ伝送システムに使用される送信機用データ信号セレクタ回路として有用である。特に、Ｓｉ−ＭＯＳトランジスタを本発明に適用すると、低コストでかつ良好な光信号を送出可能な光伝送システムを実現できる。

本発明の実施の形態１にかかる信号セレクタ回路の構成を示す回路図である。 本発明の実施の形態１にかかる信号セレクタ回路の構成を示す回路図である。 信号セレクタ回路の動作を説明するためのタイミングチャートである。 信号セレクタ回路におけるデータ信号の信号電流の出力波形をシミュレーションした結果を示す図である。 本発明の実施の形態２にかかる信号セレクタ回路の構成を示す回路図である。 本発明の実施の形態３にかかる信号セレクタ回路の構成を示す回路図である。 本発明の実施の形態４にかかる信号セレクタ回路の構成を示す回路図である。 本発明の実施の形態５にかかる信号セレクタ回路の構成を示す回路図である。 本発明の実施の形態６にかかる信号セレクタ回路の構成を示す回路図である。 従来の信号セレクタ回路を示す回路図である。 従来の信号セレクタ回路の動作を説明するためのタイミングチャートである。 従来の信号セレクタ回路におけるデータ信号の信号電流の出力波形をシミュレーションした結果を示す図である。

符号の説明

１ アイ開口
１０〜１５ 差動対
５０ バイアス電流源
５１ データ信号入力部
５２ クロック信号入力部
６０ ゲート接地回路
Ｍ１〜Ｍ２１ トランジスタ
ＣＬＫ，−ＣＬＫ クロック信号
Ｄ１，−Ｄ１，Ｄ２，−Ｄ２ データ信号
Ｒ１〜Ｒ６ 抵抗
Ｌ１〜Ｌ１６ インダクタ

Claims (5)

1. 第１及び第２の入力データ信号を入力クロック信号の１／２周期毎に選択して出力する信号セレクタ回路において、
   前記第１の入力データ信号に応答して動作する第１のデータ信号差動対と、前記第２の入力データ信号に応答して動作する第２のデータ信号差動対とから構成されるデータ信号入力部と、
   前記第１のデータ信号差動対と、前記第２のデータ信号差動対に接続された電流源と、
   前記第１のデータ信号差動対の一方に接続された第１のクロック信号差動対と、前記第１のデータ信号差動対の他方に接続された第２のクロック信号差動対と、前記第２のデータ信号差動対の一方に接続された第３のクロック信号差動対と、前記第２のデータ信号差動対の他方に接続された第４のクロック信号差動対と、から構成されたクロック信号入力部とを備え、
   前記クロック信号入力部は、
   前記第１及び前記第２のクロック信号差動対が、前記入力クロック信号の１／２周期である第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて出力端子から出力するとき、前記第３及び前記第４のクロック信号差動対により、前記第２の入力データ信号が前記出力データ信号取り出し経路から分離され、
   前記第３及び前記第４のクロック信号差動対が、前記入力クロック信号の残りの１／２周期である第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力するとき、前記第１及び前記第２のクロック信号差動対により、前記第１の入力データ信号が前記出力データ信号取り出し経路から分離されることを特徴とする信号セレクタ回路。
2. 第１及び第２の入力データ信号を入力クロック信号の１／２周期毎に選択して出力する信号セレクタ回路において、
   ゲートに入力される前記第１の入力データ信号に応答して動作する１組のトランジスタを含む第１のデータ信号差動対と、ゲートに入力される前記第２の入力データ信号に応答して動作する１組のトランジスタを含む第２のデータ信号差動対とから構成されるデータ信号入力部と、
   前記第１のデータ信号差動対の前記１組のトランジスタの各ソースに接続されるとともに前記第２のデータ信号差動対の前記１組のトランジスタの各ソースに接続された電流源と、
   前記第１のデータ信号差動対の一方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第１のクロック信号差動対と、前記第１のデータ信号差動対の他方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第２のクロック信号差動対と、前記第２のデータ信号差動対の一方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第３のクロック信号差動対と、前記第２のデータ信号差動対の他方のトランジスタのドレインにソースが接続された１組のトランジスタからなる第４のクロック信号差動対と、から構成されたクロック信号入力部とを備え、
   前記クロック信号入力部は、
   前記第１及び前記第２のクロック信号差動対が、前記トランジスタのゲートに入力される前記入力クロック信号の１／２周期である第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて出力端子から出力し、
   前記第３及び前記第４のクロック信号差動対が、前記トランジスタのゲートに入力される前記入力クロック信号の残りの１／２周期である第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、
   前記第１クロック期間において前記第３及び前記第４のクロック信号差動対が前記出力データ信号取り出し経路から分離され、
   前記第２クロック期間において前記第１及び前記第２のクロック信号差動対が前記出力データ信号取り出し経路から分離されることを特徴とする信号セレクタ回路。
3. 前記クロック信号入力部は、
   前記第１のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第１の入力データ信号を出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて出力端子から放出し、
   前記第２のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第１の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出し、
   前記第３のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、前記１組のトランジスタの他方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出し、
   前記第４のクロック信号差動対の前記１組のトランジスタの一方が前記入力クロック信号の前記第２クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路を通じて前記出力端子から出力し、
   前記１組のトランジスタの他方が前記入力クロック信号の前記第１クロック期間に応答して動作し、前記第２の入力データ信号を前記出力データ信号取り出し経路以外の経路を通じて前記出力端子から放出することを特徴とする請求項２に記載の信号セレクタ回路。
4. 前記信号セレクタ回路内の寄生容量を低減する寄生容量低減手段をさらに配設したことを特徴とする請求項１〜３のいずれか一つに記載の信号セレクタ回路。
5. 前記寄生容量低減手段は、ゲートが接地されたトランジスタを備えたゲート接地回路を前記クロック信号入力部と前記出力端子との間に挿入して構成したことを特徴とする請求項４に記載の信号セレクタ回路。
   
   

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