JP5570445B2 - 送信回路 - Google Patents

Description

本発明は、送信回路の技術に関し、特に、送信回路から伝送路を介して受信回路にデータを送信するデータ伝送システムにおいて、このデータ伝送システムに設けられる送信回路に適用して有効な技術に関する。

例えば、送信回路から伝送路を介して受信回路にデータを送信するデータ伝送システムにおいて、このデータ伝送システムに設けられる送信回路に関する技術としては、特許文献１〜４に記載される技術などが挙げられる。

特許文献１には、レベルシフト機構を使用する電流モード論理ドライバにおいて、コモンモード電圧を調整するＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）ドライバに関する技術が記載されている。特許文献２には、電流ドライバ回路において、電流ドライバに補正のための電流を流す技術が記載されている。特許文献３には、データ通信システムの出力バッファにおいて、遅延回路を用いて波形等化を行う技術が記載されている。特許文献４には、伝送路損失の補償手段を有する送信装置において、方形波加算を用いて波形等化を行う技術が記載されている。

特開２００４−３５０２７２号公報 特開２００４−２５３８５９号公報 特表２００５−５０４４４６号公報 特開２００２−２６９９９号公報

ところで、上述したような送信回路の技術においては、ブロードバンドの普及によって情報処理装置の高速化要求が高まっている。高速伝送技術では、データ伝送の際に、伝送路によって受信側でデータ波形の減衰が起こり、伝送レートが高速化するに従って顕著に減衰量が増加する。そのため、送信側では、同一ビットが連続するデータ波形に対して予め振幅を減らし、ビット遷移時にデータ波形を強調させたエンファシス波形を出力する。

そこで、エンファシス波形を生成するため、前記特許文献１〜４などを含む従来の送信回路は、波形出力最終段にＣＭＬ方式を用いて構成している。但し、このＣＭＬ方式では、電源電圧が低い場合、電流源のＭＯＳトランジスタが線形領域で動作し、レベルを決定する出力電流が不足するため、Ｌｏｗ側のレベルが所望のレベルよりも上昇し、Ｈｉｇｈ側とＬｏｗ側のエンファシス量にアンバランスが生じることがある。

そこで、不足電流量を補償するため、規定のエンファシス量に応じた補正回路を付加することで出力レベルを補償しているが、シグナルコンディショナのように設定エンファシス量が規格値以上の広範囲を要する場合、エンファシス量に応じて補正回路数が決まる従来の方式では回路規模が増大することが懸念される。

そこで、本発明は、上記の対策として考案した送信回路方式であり、従来の送信回路に対して、補正回路の不要、要素回路占有面積の低減の２点において有利であり、出力レベルのＨｉｇｈ側とＬｏｗ側でエンファシス量のアンバランスを解消することができる送信回路を提供することを目的とするものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、送信回路において、この送信回路の出力部に、従来のＣＭＬ方式で信号が入力されるＭＯＳトランジスタのドレイン側に、一段、バイアス電圧を印加するＭＯＳトランジスタを縦積みして、カスコード接続を構成することを特徴とする。このとき、出力部のＣＭＬの電源電圧は、信号入力電圧に対して高く設定することが望ましい。この構成により、出力レベルに因らず一定の出力電流が得られ、Ｈｉｇｈ側とＬｏｗ側のエンファシス量のアンバランスが解消されるようになる。

具体的に、送信回路は、送信データ信号に対して波形等化を行い、この波形等化された送信データ信号を伝送路に出力する波形等化・負荷駆動回路を有する。前記波形等化・負荷駆動回路は、１つのカレントスイッチ回路と１つまたは複数の電流加算回路とを有する差動回路で構成される。前記カレントスイッチ回路は、送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタと、第１トランジスタと接地電圧との間に接続され、第１駆動電流が印加される第１電流源と、第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、第１駆動電流を流す第２トランジスタと、第２トランジスタと電源電圧との間に接続され、第１駆動電流が印加される負荷部とを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第２駆動電流を流す第３トランジスタと、第３トランジスタと接地電圧との間に接続され、第２駆動電流が印加される第２電流源と、第３トランジスタにカスコード接続されて負荷部に接続され、第２バイアス電圧の電圧値により制御され、第２駆動電流を流す第４トランジスタとを有する。前記負荷部は、第１駆動電流に第２駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。

また、別の送信回路において、波形等化機能と負荷駆動機能とを分離することを特徴とする。この構成により、一体型回路よりも負荷容量を低減し、それぞれの回路を高帯域化できるようになる。

具体的に、別の送信回路は、送信データ信号に対して波形等化を行う波形等化回路と、波形等化回路に分離して接続され、波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有する。前記負荷駆動回路は、第１カレントスイッチ回路を有する差動回路で構成される。前記第１カレントスイッチ回路は、波形等化回路の出力の送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタと、第１トランジスタと接地電圧との間に接続され、第１駆動電流が印加される第１電流源と、第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、第１駆動電流を流す第２トランジスタと、第２トランジスタと電源電圧との間に接続され、第１駆動電流が印加される第１負荷部とを有することを特徴とする。

さらに望ましくは、前記波形等化回路は、１つの第２カレントスイッチ回路と１つまたは複数の電流加算回路とを有する差動回路で構成される。前記第２カレントスイッチ回路は、送信データ信号の電圧値により制御され、第２駆動電流を流す第３トランジスタと、第３トランジスタと接地電圧との間に接続され、第２駆動電流が印加される第２電流源と、第３トランジスタにカスコード接続され、第２バイアス電圧の電圧値により制御され、第２駆動電流を流す第４トランジスタと、第４トランジスタと電源電圧との間に接続され、第２駆動電流が印加される第２負荷部とを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第３駆動電流を流す第５トランジスタと、第５トランジスタと接地電圧との間に接続され、第３駆動電流が印加される第３電流源と、第５トランジスタにカスコード接続されて第２負荷部に接続され、第３バイアス電圧の電圧値により制御され、第３駆動電流を流す第６トランジスタとを有する。前記第２負荷部は、第２駆動電流に第３駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

すなわち、送信回路において、補正回路の不要、要素回路占有面積の低減を可能にして、３値以上のレベル出力の際、レベル補正無しで出力レベルのＨｉｇｈ側とＬｏｗ側でエンファシス量のアンバランスを解消することができる。この結果、従来の送信回路に対して、送信回路の占有面積が低減できるので、チップサイズの小型化が可能となる。

本発明の実施の形態１における送信回路の構成の一例を示す図である。 本発明の実施の形態１における送信回路において、ドライバ回路の回路構成の一例を示す図である。 本発明の実施の形態１における送信回路において、ドライバ回路の単体の動作の一例を説明するための図である。 本発明の実施の形態１における送信回路において、ドライバ回路の単体の、電流源用のＭＯＳトランジスタのドレイン−ソース間電圧変動範囲の一例を説明するための図である。 本発明の実施の形態１における送信回路において、ドライバ回路の単体の出力レベルの一例を説明するための図である。 本発明の実施の形態２における送信回路の構成の一例を示す図である。 本発明の実施の形態２における送信回路において、ドライバ回路および負荷ドライバ回路の回路構成の一例を示す図である。 本発明の実施の形態２における送信回路において、負荷ドライバ回路を分離したことによるゲイン特性の一例を説明するための図である。

以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

［本発明の実施の形態の概要］
＜本発明の実施の形態の第１の送信回路＞
本発明の実施の形態の第１の送信回路は、送信データ信号に対して波形等化を行い、この波形等化された送信データ信号を伝送路に出力する波形等化・負荷駆動回路を有する。前記波形等化・負荷駆動回路は、１つのカレントスイッチ回路（ドライバ回路１７（ＭＡＩＮ ｄｒｖ．））と１つまたは複数（実施の形態では２つの例を図示）の電流加算回路（ドライバ回路１６（ＰＲＥ ｄｒｖ．），１８（ＰＯＳＴ ｄｒｖ．））とを有する差動回路で構成される。

前記カレントスイッチ回路は、送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタ（差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ）と、第１トランジスタと接地電圧との間に接続され、第１駆動電流が印加される第１電流源（電流源用のＭＯＳトランジスタＭ２）と、第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、第１駆動電流を流す第２トランジスタ（バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎ）と、第２トランジスタと電源電圧との間に接続され、第１駆動電流が印加される負荷部（負荷抵抗Ｒ１ｐ，Ｒ１ｎ）とを有する。

前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第２駆動電流を流す第３トランジスタ（差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ）と、第３トランジスタと接地電圧との間に接続され、第２駆動電流が印加される第２電流源（電流源用のＭＯＳトランジスタＭ２）と、第３トランジスタにカスコード接続されて負荷部に接続され、第２バイアス電圧の電圧値により制御され、第２駆動電流を流す第４トランジスタ（バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎ）とを有する。

前記負荷部は、第１駆動電流に第２駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。

以上の特徴を有する本発明の実施の形態の第１の送信回路は、後述する実施の形態１に対応する。

＜本発明の実施の形態の第２の送信回路＞
また、本発明の実施の形態の第２の送信回路は、送信データ信号に対して波形等化を行う波形等化回路と、波形等化回路に分離して接続され、波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有する。

前記負荷駆動回路は、第１カレントスイッチ回路（負荷ドライバ回路２１）を有する差動回路で構成される。

前記第１カレントスイッチ回路は、波形等化回路の出力の送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタ（差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎ）と、第１トランジスタと接地電圧との間に接続され、第１駆動電流が印加される第１電流源（電流源用のＭＯＳトランジスタＭ１２）と、第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、第１駆動電流を流す第２トランジスタ（バイアス電圧印加用のＭＯＳトランジスタＭ１３ｐ，Ｍ１３ｎ）と、第２トランジスタと電源電圧との間に接続され、第１駆動電流が印加される第１負荷部（負荷抵抗Ｒ１ｐ，Ｒ１ｎ）とを有することを特徴とする。

前記波形等化回路は、１つの第２カレントスイッチ回路（ドライバ回路１７（ＭＡＩＮ ｄｒｖ．））と１つまたは複数（実施の形態では２つの例を図示）の電流加算回路（ドライバ回路１６（ＰＲＥ ｄｒｖ．），１８（ＰＯＳＴ ｄｒｖ．））とを有する差動回路で構成される。

前記第２カレントスイッチ回路は、送信データ信号の電圧値により制御され、第２駆動電流を流す第３トランジスタ（差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ）と、第３トランジスタと接地電圧との間に接続され、第２駆動電流が印加される第２電流源（電流源用のＭＯＳトランジスタＭ２）と、第３トランジスタにカスコード接続され、第２バイアス電圧の電圧値により制御され、第２駆動電流を流す第４トランジスタ（バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎ）と、第４トランジスタと電源電圧との間に接続され、第２駆動電流が印加される第２負荷部（負荷抵抗Ｒ２ｐ，Ｒ２ｎ）とを有する。

前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第３駆動電流を流す第５トランジスタ（差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ）と、第５トランジスタと接地電圧との間に接続され、第３駆動電流が印加される第３電流源（電流源用のＭＯＳトランジスタＭ２）と、第５トランジスタにカスコード接続されて第２負荷部に接続され、第３バイアス電圧の電圧値により制御され、第３駆動電流を流す第６トランジスタ（バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎ）とを有する。

前記第２負荷部は、第２駆動電流に第３駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。

以上の特徴を有する本発明の実施の形態の第２の送信回路は、後述する実施の形態２に対応する。

以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。

なお、以下の説明においては、各信号の信号名と端子名とに同一の符号を付す場合がある。また、差動信号の反転信号には、先頭に‘／’を付して正転信号と区別する。

［実施の形態１］
本発明の実施の形態１を、図１〜図５を用いて以下に説明する。本実施の形態１の送信回路は、波形等化機能と負荷駆動機能とが分離されていないタイプの例である。

＜送信回路の構成と動作＞
まず、図１に基づいて、本実施の形態１の送信回路の構成について説明する。図１は、この送信回路の構成の一例を示す図である。

本実施の形態１の送信回路１は、２個のフリップフロップ回路１１，１２と、内部バッファとしての３個のバッファ回路１３，１４，１５と、出力部としての３個のドライバ回路１６（ＰＲＥ ｄｒｖ．），１７（ＭＡＩＮ ｄｒｖ．），１８（ＰＯＳＴ ｄｒｖ．）と、負荷抵抗Ｒ１ｐ，Ｒ１ｎなどから構成され、差動の送信データ信号が入力端子（ＩＮ，／ＩＮ）に入力され、この差動の送信データ信号が波形等化され、さらに信号増幅されて、差動の送信データ信号として出力端子（ＯＵＴ，／ＯＵＴ）から出力される構成となっている。

フリップフロップ回路１１，１２としては、送信データ信号が入力される入力端子（ＩＮ，／ＩＮ）に接続され、この送信データ信号をラッチする１個目のフリップフロップ回路１１と、この１個目のフリップフロップ回路１１の出力に接続され、このフリップフロップ回路１１の出力信号をラッチする２個目のフリップフロップ回路１２を有する。

バッファ回路１３〜１５としては、入力端子（ＩＮ，／ＩＮ）に接続され、送信データ信号（Ｃ−１，／Ｃ−１）が入力され、この送信データ信号をバッファリングする１個目（ＰＲＥ）のバッファ回路１３と、１個目のフリップフロップ回路１１の出力に接続され、送信データ信号（Ｃ０，／Ｃ０）が入力され、この送信データ信号をバッファリングする２個目（ＭＡＩＮ）のバッファ回路１４と、２個目のフリップフロップ回路１２の出力に接続され、送信データ信号（Ｃ＋１，／Ｃ＋１）が入力され、この送信データ信号をバッファリングする３個目（ＰＯＳＴ）のバッファ回路１５を有する。

ドライバ回路１６〜１８としては、１個目のバッファ回路１３の出力に接続され、バッファリングされた送信データ信号（Ｃ−１，／Ｃ−１）を波形等化・信号増幅する１個目（ＰＲＥ）のドライバ回路１６と、２個目のバッファ回路１４の出力に接続され、バッファリングされた送信データ信号（Ｃ０，／Ｃ０）を波形等化・信号増幅する２個目（ＭＡＩＮ）のドライバ回路１７と、３個目のバッファ回路１５の出力に接続され、バッファリングされた送信データ信号（Ｃ＋１，／Ｃ＋１）を波形等化・信号増幅する３個目（ＰＯＳＴ）のドライバ回路１８を有する。

これらの１個目〜３個目のドライバ回路１６〜１８の出力は共通に接続され、出力端子（ＯＵＴ，／ＯＵＴ）に接続されている。また、出力端子（ＯＵＴ，／ＯＵＴ）には、伝送路とのインピーダンスマッチングのため、電源電圧ＶＤＤとの間に負荷抵抗Ｒ１ｐ，Ｒ１ｎが接続されている。この負荷抵抗Ｒ１ｐ，Ｒ１ｎは、例えば５０Ωの抵抗である。

本実施の形態１においては、２個のフリップフロップ回路１１，１２を直列に接続しており、２回のクロック信号により、送信データ信号が１個目のフリップフロップ回路１１を介して２個目のフリップフロップ回路１２の出力に到達する、シフト回路を構成している。１個目のフリップフロップ回路１１の出力信号は、現時点での送信データ信号の入力信号を保持しており、この出力信号が２個目のバッファ回路１４の入力信号（ＭＡＩＮ信号）となる。２個目のフリップフロップ回路１２の出力信号は、現時点での送信データ信号の入力信号に対して、クロック信号の周期で１ビット後の信号を保持しており、この出力信号が３個目のバッファ回路１５の入力信号（ＰＯＳＴ信号）となる。１個目のバッファ回路１３は、現時点での送信データ信号の入力信号に対して、クロック信号の周期で１ビット前の信号が入力信号（ＰＲＥ信号）となる。

また、本実施の形態１において、３個のドライバ回路１６〜１８は、詳細は図２を用いて後述するが、ＣＭＬ回路を有して加算回路を構成している。３個のドライバ回路１６〜１８は、差動の送信データ信号のそれぞれの出力点を３個のＣＭＬ回路間で短絡させ、共通の負荷抵抗Ｒ１ｐ，Ｒ１ｎに接続することで、３個のＣＭＬ回路の出力を加算する機能を有している。例えば、ドライバ回路１７（ＭＡＩＮ ｄｒｖ．）がカレントスイッチ回路として動作し、ドライバ回路１６（ＰＲＥ ｄｒｖ．）とドライバ回路１８（ＰＯＳＴ ｄｒｖ．）が電流加算回路として動作する。また、３個の各ドライバ回路１６〜１８は、対応する各バッファ回路１３〜１５に接続され、各バッファ回路１３〜１５からの入力信号を増幅する構成となっている。

次に、前述した図１に示す送信回路１の動作を説明する。

１個目のフリップフロップ回路１１の出力信号を基準とすると、２個目のフリップフロップ回路１２の出力信号は、基準信号に対して、信号レートで１ビット後の信号となる。１ビット前の信号（ＰＲＥ信号）を入力とする１個目のドライバ回路１６、基準信号（ＭＡＩＮ信号）を入力とする２個目のドライバ回路１７、１ビット後の信号（ＰＯＳＴ信号）を入力とする３個目のドライバ回路１８による波形等化機能は、１ビット前、および１ビット後の信号の符号を用いて、基準信号の信号振幅に対して振幅補正をかける動作を行う。

例えば、１ビット前の信号の符号がＨｉｇｈレベルであった場合、この出力を受ける１個目のドライバ回路１６の電流を設定しておけば、基準信号の信号振幅をその設定分だけ減少させることができる。また、１ビット後の信号の符号がＨｉｇｈレベルであった場合、２個目のフリップフロップ回路１２の出力を受ける３個目のドライバ回路１８の電流を設定しておけば、基準信号の信号振幅をその設定分だけ増加させることができる。すなわち、送信回路１の波形等化機能は、２つの振幅補正回路を有しており、一方の振幅補正回路は、１個目のバッファ回路１３と１個目のドライバ回路１６とを有し、他方の振幅補正回路は、２個目のフリップフロップ回路１２と３個目のバッファ回路１５と３個目のドライバ回路１８とを有している。

＜ドライバ回路の回路構成と動作＞
次に、図２に基づいて、前述したドライバ回路１６〜１８の回路構成について説明する。図２は、このドライバ回路１６〜１８の回路構成の一例を示す図である。

本実施の形態１の各ドライバ回路１６〜１８は、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎと、この差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のＭＯＳトランジスタＭ２と、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側にソース側が接続されたバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎなどから構成されている。これらのドライバ回路１６〜１８のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎのドレイン側には、電源電圧ＶＤＤとの間に負荷抵抗Ｒ１ｐ，Ｒ１ｎが接続され、さらに接地電圧との間に負荷容量Ｃ１ｐ，Ｃ１ｎが接続されている。

各ドライバ回路１６〜１８は、ドライバ回路１６の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ−１，／Ｃ−１）の電圧値により制御され、ドライバ回路１７の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ０，／Ｃ０）の電圧値により制御され、ドライバ回路１８の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ＋１，／Ｃ＋１）の電圧値により制御される。また、各ドライバ回路１６〜１８の電流源用のＭＯＳトランジスタＭ２は後述する電圧値（ＶＢＩＡＳ）により制御され、各ドライバ回路１６〜１８のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎは後述する電圧値（ＶＣＡＳ）により制御される。

すなわち、この各ドライバ回路１６〜１８は、ＣＭＬ回路の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側に、一段、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを縦積みしてカスコード接続を構成している、いわゆるカスコード接続ＣＭＬ回路である。このとき、各ドライバ回路１６〜１８の電源電圧ＶＤＤは、信号入力電圧に対して高く設定する。この構成により、出力レベルに因らず一定の出力電流が得られ、Ｈｉｇｈ側とＬｏｗ側のエンファシス量のアンバランスが解消される。

次に、図３〜図５に基づいて、前述したドライバ回路１６〜１８の動作について説明する。図３は、このドライバ回路１６〜１８の単体の動作の一例を説明するための図である。図４は、このドライバ回路１６〜１８の単体の、電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓ変動範囲の一例を説明するための図である。図５は、このドライバ回路１６〜１８の単体の出力レベルの一例を説明するための図である。

本実施の形態１の各ドライバ回路１６〜１８は、前述したように、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ、電流源用のＭＯＳトランジスタＭ２、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎなどから構成され、例えば、図３において、差動信号入力用の一方のＭＯＳトランジスタＭ１ｐのゲートに‘Ｈｉｇｈ（Ｈ）’レベルの信号が入力されると、その出力（ＯＵＴ）として‘Ｌｏｗ（Ｌ）’レベルの信号が出力される。この時、他方のＭＯＳトランジスタＭ１ｎのゲートには‘Ｌ’レベルの信号が入力されるので、その出力（／ＯＵＴ）は‘Ｈ’レベルの信号となる。

特に、本実施の形態１においては、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側に、一段、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを縦積みしてカスコード接続を構成している。そして、例えば、電源電圧ＶＤＤは、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎへの信号入力電圧に対して高い電圧値の１．８Ｖに設定され、各ＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ，Ｍ２，Ｍ３ｐ，Ｍ３ｎを飽和領域で動作させるために、以下のような設定となっている。

まず、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎのゲート電圧（ＶＣＡＳ）は、飽和領域で動作させるため、出力‘Ｌ’レベル（ＶＯＬ）にＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（ＶＯＬ＋Ｖｔｈ）以下となる。このバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎは、オン抵抗による電圧降下を防ぐため、チャネル幅（Ｗ）サイズを大きく設定する。この設定により、飽和特性を保障する条件（ＶＣＡＳ＜ＶＯＬ＋Ｖｔｈ）を満足できる。

また、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎには、１Ｖ振幅の信号（ＶＩＮ）を入力する。この差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン電圧（ＶＳＬ）は、１ＶからＶｔｈ分下がった電圧（１−Ｖｔｈ）より大きくなるように設定する。また、デバイスサイズ（チャネル幅（Ｗ）／ゲート長（Ｌｇ））は、スイッチングスピードを保障するため、できる限り小さく設定する必要があり、電圧降下による電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧（Ｖｄｓ）低下の影響が出ない範囲で最小とする。これらの設定により、飽和特性を保障する条件（ＶＩＮ＜ＶＳＬ＋Ｖｔｈ）を満足できる。

また、電流源用のＭＯＳトランジスタＭ２は、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎ及び差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎの影響による電圧降下で飽和領域のマージンが少ない。しかし、電流源用のＭＯＳトランジスタＭ２も上記同様、飽和領域での動作を保障するため、ＶｄｓにＶｔｈを加えた値以下に設定しなければならない。そこで、低い電流調整バイアス（ＶＢＩＡＳ）でドレイン電流（Ｉｄ）を得るため、チャネル幅（Ｗ）サイズを大きく設定し、飽和電流特性を改善するためにゲート長（Ｌｇ）サイズを大きく設定する。これらの設定により、飽和特性を保障する条件（ＶＢＩＡＳ＜Ｖｄｓ＋Ｖｔｈ）を満足できる。

上記の条件を満たすことで、図４に一例を示すように、電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓの変動量が抑えられ、出力電流Ｉｄが安定する。すなわち、図４に示すドライバ回路１７（ＭＡＩＮ ｄｒｖ．）とドライバ回路１８（ＰＯＳＴ ｄｒｖ．）との電流源用のＭＯＳトランジスタＭ２のＶｄｓとＩｄとの関係において、ドライバ回路１７の電流源用のＭＯＳトランジスタＭ２のＶｄｓとドライバ回路１８の電流源用のＭＯＳトランジスタＭ２のＶｄｓとの差が小さくなり、その結果、ドライバ回路１７の電流源用のＭＯＳトランジスタＭ２のＩｄとドライバ回路１８の電流源用のＭＯＳトランジスタＭ２のＩｄとの変動量（ΔＩｄ）が小さくなる。

なお、図示しないが、ドライバ回路１７（ＭＡＩＮ ｄｒｖ．）の電流源用のＭＯＳトランジスタＭ２とドライバ回路１６（ＰＲＥ ｄｒｖ．）の電流源用のＭＯＳトランジスタＭ２との間も同様であり、ドライバ回路１７の電流源用のＭＯＳトランジスタＭ２のＩｄとドライバ回路１６の電流源用のＭＯＳトランジスタＭ２のＩｄとの変動量（ΔＩｄ）が小さくなる。

上記のように、電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧Ｖｄｓの変動量が抑えられ、出力電流Ｉｄが安定するので、図５に一例を示すように、ドライバ回路１６〜１８の出力レベルにおいて、Ｈｉｇｈ（Ｈ）側とＬｏｗ（Ｌ）側とのエンファシス量のアンバランスが解消する。すなわち、図５に示すドライバ回路１７（ＭＡＩＮ ｄｒｖ．）のユニット数と出力レベルとの関係において、信号波形の中心電圧が１．３Ｖ程度、Ｈレベルが１．５５Ｖ程度、Ｌレベルが１．０５Ｖ程度の場合に、例えば、ユニット数が最も少ない方では、Ｈレベルに対する中間の出力レベルはＨ側が−１０．４６ｄＢ、Ｌ側が−１０．３６ｄＢとなり、Ｈ側とＬ側とのエンファシス量はほぼ等しくなる。また、ユニット数を増加させていくと、Ｈ側が−６．２０ｄＢでＬ側が−６．１２ｄＢ、Ｈ側が−３．７６ｄＢでＬ側が−３．７０ｄＢ、Ｈ側が−１．８５ｄＢでＬ側が−１．８２ｄＢとなり、同様に、Ｈ側とＬ側とのエンファシス量はほぼ等しくなる。

なお、図示しないが、ドライバ回路１６（ＰＲＥ ｄｒｖ．）、ドライバ回路１８（ＰＯＳＴ ｄｒｖ．）においても同様であり、Ｈ側とＬ側とのエンファシス量はほぼ等しくなる。

以上のように、エンファシス設定毎に３値以上の異なるレベル出力に対して、Ｈ側とＬ側とのエンファシス量のアンバランスを解消できる。

＜実施の形態１の効果＞
以上説明した本実施の形態１の送信回路１によれば、以下のような効果を得ることができる。

（１）差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側に、一段、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを縦積みしてカスコード接続を構成し、各ＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ，Ｍ２，Ｍ３ｐ，Ｍ３ｎを飽和領域で動作させることで、出力レベル変動時の電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧の変動量を最小限に抑制することができ、一定電流を得ることが可能となる。

（２）さらに、電源電圧を信号入力電圧よりも高くなるように設定することで、各ＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ，Ｍ２，Ｍ３ｐ，Ｍ３ｎの飽和領域での動作が保障され、出力レベルの変動に伴った電流源用のＭＯＳトランジスタＭ２のドレイン−ソース間電圧の変動量をさらに低減することができるので、さらに電流を安定させることができる。この結果、Ｌｏｗレベル出力時の電流不足を解消して、Ｈｉｇｈ側とＬｏｗ側でエンファシス量を等しくすることができる。

（３）さらに、送信回路１において、補正回路の不要、要素回路占有面積の低減を可能にして、３値以上のレベル出力の際、レベル補正無しで出力レベルのＨｉｇｈ側とＬｏｗ側でエンファシス量のアンバランスを解消することができる。この結果、従来の送信回路に対して、送信回路の占有面積が低減できるので、チップサイズの小型化が可能となる。

＜実施の形態１の変形例＞
（１）本実施の形態１においては、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎを飽和領域で動作させる場合を例に説明したが、例えば、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが線形領域で動作している場合においても、カスコード接続のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎを飽和領域で動作させることで、同様の効果を得ることができる。

（２）本実施の形態１においては、伝送路とのインピーダンスマッチングの負荷部として、負荷抵抗Ｒ１ｐ，Ｒ１ｎを接続した場合を例に説明したが、抵抗とインダクタを直列に接続した負荷部とすることも可能である。

［実施の形態２］
本発明の実施の形態２を、図６〜図８を用いて以下に説明する。本実施の形態２の送信回路は、前記実施の形態１と比較して、波形等化機能と負荷駆動機能とが分離されているタイプの例である点が異なる。本実施の形態２においては、前記実施の形態１と異なる点を主に説明し、同様の部分の説明は省略する。

＜送信回路の構成と動作＞
まず、図６に基づいて、本実施の形態２の送信回路の構成および動作について説明する。図６は、この送信回路の構成の一例を示す図である。

本実施の形態２の送信回路２は、２個のフリップフロップ回路１１，１２と、３個のバッファ回路１３，１４，１５と、３個のドライバ回路１６（ＰＲＥ ｄｒｖ．），１７（ＭＡＩＮ ｄｒｖ．），１８（ＰＯＳＴ ｄｒｖ．）と、負荷抵抗Ｒ１ｐ，Ｒ１ｎと、負荷ドライバ回路２１などから構成されている。

そして、フリップフロップ回路１１，１２とバッファ回路１３〜１５とドライバ回路１６〜１８は波形等化機能として動作し、また、負荷ドライバ回路２１は１以上のゲインを有して負荷駆動機能として動作するようになっている。例えば、波形等化機能として動作するドライバ回路１６〜１８は、ドライバ回路１７（ＭＡＩＮ ｄｒｖ．）がカレントスイッチ回路として動作し、ドライバ回路１６（ＰＲＥ ｄｒｖ．）とドライバ回路１８（ＰＯＳＴ ｄｒｖ．）が電流加算回路として動作する。また、負荷駆動機能として動作する負荷ドライバ回路２１がカレントスイッチ回路として動作する。

＜ドライバ回路の構成と動作＞
次に、図７に基づいて、前述したドライバ回路１６〜１８の構成および動作について説明する。図７は、このドライバ回路１６〜１８の構成の一例を示す図である。

本実施の形態２の各ドライバ回路１６〜１８は、前記実施の形態１と同様に、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎと、この差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のＭＯＳトランジスタＭ２と、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側にソース側が接続されたバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎなどから構成されている。これらのドライバ回路１６〜１８のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎのドレイン側には、電源電圧ＶＤＤとの間に負荷抵抗Ｒ２ｐ，Ｒ２ｎが接続され、また、接地電圧との間に負荷容量Ｃ１ｐ，Ｃ１ｎが接続されている。

各ドライバ回路１６〜１８は、ドライバ回路１６の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ−１，／Ｃ−１）の電圧値により制御され、ドライバ回路１７の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ０，／Ｃ０）の電圧値により制御され、ドライバ回路１８の差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎが送信データ信号（Ｃ＋１，／Ｃ＋１）の電圧値により制御される。また、各ドライバ回路１６〜１８の電流源用のＭＯＳトランジスタＭ２は電圧値（ＶＢＩＡＳ）により制御され、各ドライバ回路１６〜１８のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎは電圧値（ＶＣＡＳ）により制御される。

そして、各ドライバ回路１６〜１８は、前記実施の形態１と同様の動作を行うようになっている。すなわち、この３個のドライバ回路１６〜１８の出力は、共通の負荷抵抗Ｒ２ｐ，Ｒ２ｎに接続することで加算され、負荷駆動機能として分離して接続された負荷ドライバ回路２１に出力される。

本実施の形態２の各ドライバ回路１６〜１８は、前記実施の形態１と比べて、負荷抵抗Ｒ２ｐ，Ｒ２ｎとして５０Ωの負荷が必要でなくなるため、各ＭＯＳトランジスタＭ１ｐ，Ｍ１ｎ，Ｍ２，Ｍ３ｐ，Ｍ３ｎに流れる駆動電流を小さくすることができる。その結果、ＭＯＳトランジスタのサイズを小さくすることができる。

＜負荷ドライバ回路の構成と動作＞
次に、前述した図７と図８に基づいて、前述した負荷ドライバ回路２１の構成および動作について説明する。図８は、負荷ドライバ回路２１を分離したことによるゲイン特性の一例を説明するための図である。

本実施の形態２の負荷ドライバ回路２１は、１以上のゲインを持ち、図７に示すように、フリップフロップ回路１１，１２とバッファ回路１３〜１５とドライバ回路１６〜１８を有する波形等化機能から出力される送信データ信号を入力として、この送信データ信号の差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎと、この差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のＭＯＳトランジスタＭ１２と、差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎのドレイン側にソース側が接続されたバイアス電圧印加用のＭＯＳトランジスタＭ１３ｐ，Ｍ１３ｎなどから構成されている。この負荷ドライバ回路２１のバイアス電圧印加用のバイアス電圧印加用のＭＯＳトランジスタＭ１３ｐ，Ｍ１３ｎのドレイン側には、電源電圧ＶＤＤとの間に負荷抵抗Ｒ１ｐ，Ｒ１ｎが接続されている。

この負荷ドライバ回路２１において、差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎが波形等化機能から出力される送信データ信号の電圧値により制御され、電流源用のＭＯＳトランジスタＭ２は電圧値（ＶＢＩＡＳ）により制御され、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎは電圧値（ＶＣＡＳ）により制御される。

そして、負荷ドライバ回路２１は、フリップフロップ回路１１，１２とバッファ回路１３〜１５とドライバ回路１６〜１８を有する波形等化機能から出力される送信データ信号を入力とする以外が、前述したドライバ回路１６〜１８の単体と同様の動作を行うようになっている。

上記のように、負荷ドライバ回路２１による負荷駆動機能が、フリップフロップ回路１１，１２とバッファ回路１３〜１５とドライバ回路１６〜１８を有する波形等化機能から分離して接続されて動作することで、図８に示すような周波数に対するゲインの特性が得られる。すなわち、前記実施の形態１の構成（図２）に比べて、本実施の形態２の構成（図７）によれば、高い周波数範囲まで高いゲイン特性を得ることができる。

＜実施の形態２の効果＞
以上説明した本実施の形態２の送信回路２によれば、前記実施の形態１と同様の効果に加えて、以下のような効果を得ることができる。

（１）フリップフロップ回路１１，１２とバッファ回路１３〜１５とドライバ回路１６〜１８を有する波形等化機能と、負荷ドライバ回路２１を有する負荷駆動機能を分離することで、一体型回路よりも負荷容量を低減し、それぞれの回路を高帯域化することができる。

（２）また、波形等化機能の回路には５０Ωの負荷が必要でなくなるため、さらなる低負荷化と低電力化が可能となる。

（３）また、負荷ドライバ回路２１に１以上のゲインを持たせることにより、波形等化機能の回路と負荷ドライバ回路２１の入力を低振幅化でき、高帯域化が可能となる。

＜実施の形態２の変形例＞
（１）本実施の形態２においては、各ドライバ回路１６〜１８を、いわゆるカスコード接続ＣＭＬ回路で構成する場合を例に説明したが、バイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎがなく、差動信号入力用のＭＯＳトランジスタＭ１ｐ，Ｍ１ｎのドレイン側に直接に負荷抵抗を接続する構成とすることも可能である。

（２）本実施の形態２においては、負荷ドライバ回路２１を、いわゆるカスコード接続ＣＭＬ回路で構成する場合を例に説明したが、バイアス電圧印加用のＭＯＳトランジスタＭ１３ｐ，Ｍ１３ｎがなく、差動信号入力用のＭＯＳトランジスタＭ１１ｐ，Ｍ１１ｎのドレイン側に直接に負荷抵抗を接続する構成とすることも可能である。

（３）本実施の形態２においては、伝送路とのインピーダンスマッチングの負荷部として、負荷抵抗Ｒ１ｐ，Ｒ１ｎを接続した場合を例に説明したが、抵抗とインダクタを直列に接続した負荷部とすることも可能である。

（４）本実施の形態２においては、各ドライバ回路１６〜１８のバイアス電圧印加用のＭＯＳトランジスタＭ３ｐ，Ｍ３ｎのドレイン側に負荷抵抗Ｒ２ｐ，Ｒ２ｎを接続した場合を例に説明したが、直列に接続した抵抗とインダクタを接続することも可能である。

［付記］
前記実施の形態２のように、波形等化機能と負荷駆動機能とを分離し、その上で、負荷駆動機能の負荷駆動回路が１より大きいゲインを有することを主な特徴とする場合は、以下のような構成となる。

（１）送信データ信号に対して波形等化を行う波形等化回路と、
前記波形等化回路に分離して接続され、前記波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有し、
前記波形等化回路と前記負荷駆動回路とは、差動回路で構成され、
前記負荷駆動回路は、１より大きいゲインを有し、
前記送信データ信号は、前記波形等化回路で波形等化され、前記負荷駆動回路で信号増幅されて、前記伝送路に出力されることを特徴とする送信回路。

（２）前記（１）において、
前記負荷駆動回路は、第１カレントスイッチ回路を有する差動回路で構成され、
前記第１カレントスイッチ回路は、
前記波形等化回路の出力の送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第１トランジスタと接地電圧との間に接続され、前記第１駆動電流が印加される第１電流源（電流源用のＭＯＳトランジスタ）と、
前記第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、前記第１駆動電流を流す第２トランジスタ（バイアス電圧印加用のＭＯＳトランジスタ）と、
前記第２トランジスタと電源電圧との間に接続され、前記第１駆動電流が印加される第１負荷部（負荷抵抗）とを有することを特徴とする送信回路。

（３）前記（１）において、
前記負荷駆動回路は、第１カレントスイッチ回路を有する差動回路で構成され、
前記第１カレントスイッチ回路は、
前記波形等化回路の出力の送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第１トランジスタと接地電圧との間に接続され、前記第１駆動電流が印加される第１電流源（電流源用のＭＯＳトランジスタ）と、
前記第１トランジスタと電源電圧との間に接続され、前記第１駆動電流が印加される第１負荷部（負荷抵抗）とを有することを特徴とする送信回路。

（４）前記（１）において、
前記波形等化回路は、１つの第２カレントスイッチ回路と１つまたは複数の電流加算回路とを有する差動回路で構成され、
前記第２カレントスイッチ回路は、
前記送信データ信号の電圧値により制御され、第２駆動電流を流す第３トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第３トランジスタと接地電圧との間に接続され、前記第２駆動電流が印加される第２電流源（電流源用のＭＯＳトランジスタ）と、
前記第３トランジスタにカスコード接続され、第２バイアス電圧の電圧値により制御され、前記第２駆動電流を流す第４トランジスタ（バイアス電圧印加用のＭＯＳトランジスタ）と、
前記第４トランジスタと電源電圧との間に接続され、前記第２駆動電流が印加される第２負荷部（負荷抵抗）とを有し、
前記電流加算回路は、
前記送信データ信号を遅延した信号の電圧値により制御され、第３駆動電流を流す第５トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第５トランジスタと前記接地電圧との間に接続され、前記第３駆動電流が印加される第３電流源（電流源用のＭＯＳトランジスタ）と、
前記第５トランジスタにカスコード接続されて前記第２負荷部に接続され、第３バイアス電圧の電圧値により制御され、前記第３駆動電流を流す第６トランジスタ（バイアス電圧印加用のＭＯＳトランジスタ）とを有し、
前記第２負荷部は、前記第２駆動電流に前記第３駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。

（５）前記（１）において、
前記波形等化回路は、１つの第２カレントスイッチ回路と１つまたは複数の電流加算回路とを有する差動回路で構成され、
前記第２カレントスイッチ回路は、
前記送信データ信号の電圧値により制御され、第２駆動電流を流す第３トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第３トランジスタと接地電圧との間に接続され、前記第２駆動電流が印加される第２電流源（電流源用のＭＯＳトランジスタ）と、
前記第３トランジスタと電源電圧との間に接続され、前記第２駆動電流が印加される第２負荷部（負荷抵抗）とを有し、
前記電流加算回路は、
前記送信データ信号を遅延した信号の電圧値により制御され、第３駆動電流を流す第５トランジスタ（差動信号入力用のＭＯＳトランジスタ）と、
前記第５トランジスタと前記接地電圧との間に接続され、前記第３駆動電流が印加される第３電流源（電流源用のＭＯＳトランジスタ）とを有し、
前記第２負荷部は、前記第２駆動電流に前記第３駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の送信回路は、送信回路から伝送路を介して受信回路にデータを送信するデータ伝送システムにおいて、バックプレーン高速シリアル伝送、ＳｅｒＤｅｓ−ＩＯなどの高速インタフェース技術に利用可能である。

１…送信回路
１１，１２…フリップフロップ回路
１３〜１５…バッファ回路
１６〜１８…ドライバ回路
２…送信回路
２１…負荷ドライバ回路
Ｒ１ｐ，Ｒ１ｎ…負荷抵抗
Ｒ２ｐ，Ｒ２ｎ…負荷抵抗
Ｃ１ｐ，Ｃ１ｎ…負荷容量
Ｍ１ｐ，Ｍ１ｎ…差動信号入力用のＭＯＳトランジスタ
Ｍ２…電流源用のＭＯＳトランジスタ
Ｍ３ｐ，Ｍ３ｎ…バイアス電圧印加用のＭＯＳトランジスタ
Ｍ１１ｐ，Ｍ１１ｎ…差動信号入力用のＭＯＳトランジスタ
Ｍ１２…電流源用のＭＯＳトランジスタ
Ｍ１３ｐ，Ｍ１３ｎ…バイアス電圧印加用のＭＯＳトランジスタ

Claims (8)

1. 送信データ信号に対して波形等化を行う波形等化回路と、
   前記波形等化回路に分離して接続され、前記波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有し、
   前記波形等化回路は、１つの第１カレントスイッチ回路と１つまたは複数の電流加算回路とを有する差動回路で構成され、
   前記第１カレントスイッチ回路は、
   前記送信データ信号の電圧値により制御され、第１駆動電流を流す第１トランジスタと、
   前記第１トランジスタと接地電圧との間に接続され、前記第１駆動電流が印加される第１電流源と、
   前記第１トランジスタにカスコード接続され、第１バイアス電圧の電圧値により制御され、前記第１駆動電流を流す第２トランジスタと、
   前記第２トランジスタと電源電圧との間に接続され、前記第１駆動電流が印加される第１負荷部とを有し、
   前記電流加算回路は、
   前記送信データ信号を遅延した信号の電圧値により制御され、第２駆動電流を流す第３トランジスタと、
   前記第３トランジスタと前記接地電圧との間に接続され、前記第２駆動電流が印加される第２電流源と、
   前記第３トランジスタにカスコード接続されて前記第１負荷部に接続され、第２バイアス電圧の電圧値により制御され、前記第２駆動電流を流す第４トランジスタとを有し、
   前記第１負荷部は、前記第１駆動電流に前記第２駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化し、
   前記負荷駆動回路は、第２カレントスイッチ回路を有する差動回路で構成され、
   前記第２カレントスイッチ回路は、
   前記波形等化回路の出力の送信データ信号の電圧値により制御され、第３駆動電流を流す第５トランジスタと、
   前記第５トランジスタと前記接地電圧との間に接続され、前記第３駆動電流が印加される第３電流源と、
   前記第５トランジスタにカスコード接続され、第３バイアス電圧の電圧値により制御され、前記第３駆動電流を流す第６トランジスタと、
   前記第６トランジスタと前記電源電圧との間に接続され、前記第３駆動電流が印加される第２負荷部とを有し、
   前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ、前記第５トランジスタ、および前記第６トランジスタは、ＭＯＳトランジスタから構成され、
   前記波形等化回路で波形等化された信号が、前記波形等化回路に分離して接続された前記負荷駆動回路で信号増幅されて、前記伝送路に出力されることを特徴とする送信回路。
2. 請求項１に記載の送信回路において、
   前記負荷駆動回路は、１より大きいゲインを有することを特徴とする送信回路。
3. 請求項１に記載の送信回路において、
   前記電源電圧は、前記第５トランジスタを制御する前記波形等化回路の出力の送信データ信号の電圧値に対して高く設定されることを特徴とする送信回路。
4. 請求項１に記載の送信回路において、
   前記電源電圧は、前記第１トランジスタを制御する前記送信データ信号の電圧値、および前記第３トランジスタを制御する前記送信データ信号を遅延した信号の電圧値に対して高く設定されることを特徴とする送信回路。
5. 請求項１に記載の送信回路において、
   前記第３電流源は、ＭＯＳトランジスタから構成され、
   前記第５トランジスタのＭＯＳトランジスタのゲート電圧に‘Ｈ’レベルが入力されて出力電圧が‘Ｌ’レベルとなる動作時には、
   前記第６トランジスタのＭＯＳトランジスタのゲート電圧（ＶＣＡＳ）は、出力の‘Ｌ’レベル（ＶＯＬ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（ＶＯＬ＋Ｖｔｈ）より小さくなるように設定され、
   前記第５トランジスタのＭＯＳトランジスタのゲート電圧（ＶＩＮ）は、ドレイン電圧（ＶＳＬ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（ＶＳＬ＋Ｖｔｈ）より小さくなるように設定され、
   前記第３電流源のＭＯＳトランジスタのゲート電圧（ＶＢＩＡＳ）は、ドレイン電圧（Ｖｄｓ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（Ｖｄｓ＋Ｖｔｈ）より小さくなるように設定されることを特徴とする送信回路。
6. 請求項１に記載の送信回路において、
   前記第１電流源、および前記第２電流源は、ＭＯＳトランジスタから構成され、
   前記第１および第３トランジスタのＭＯＳトランジスタのゲート電圧に‘Ｈ’レベルが入力されて出力電圧が‘Ｌ’レベルとなる動作時には、
   前記第２および第４トランジスタのＭＯＳトランジスタのゲート電圧（ＶＣＡＳ）は、出力の‘Ｌ’レベル（ＶＯＬ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（ＶＯＬ＋Ｖｔｈ）より小さくなるように設定され、
   前記第１および第３トランジスタのＭＯＳトランジスタのゲート電圧（ＶＩＮ）は、ドレイン電圧（ＶＳＬ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（ＶＳＬ＋Ｖｔｈ）より小さくなるように設定され、
   前記第１および第２電流源のＭＯＳトランジスタのゲート電圧（ＶＢＩＡＳ）は、ドレイン電圧（Ｖｄｓ）にこのＭＯＳトランジスタの閾値電圧（Ｖｔｈ）分を加えた値（Ｖｄｓ＋Ｖｔｈ）より小さくなるように設定されることを特徴とする送信回路。
7. 請求項１に記載の送信回路において、
   前記第２負荷部は、抵抗、または抵抗とインダクタによって実現されることを特徴とする送信回路。
8. 請求項１に記載の送信回路において、
   前記第１負荷部は、抵抗、または抵抗とインダクタによって実現されることを特徴とする送信回路。

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