JP5410318B2 - 出力ドライバ回路 - Google Patents

Description

本発明は、出力ドライバ回路に関し、特に、光通信システムを代表とする高速通信向けの出力ドライバ回路に適用して有効な技術に関する。

例えば、特許文献１の図６には、差動出力端子に対して、ドライバ回路およびエンファシス回路が共通に接続された差動駆動回路が示されている。ドライバ回路は、４個のＭＯＳトランジスタからなるブリッジ回路によって構成され、その電源電圧がソースフォロワ回路を介して供給される。エンファシス回路も、４個のＭＯＳトランジスタからなるブリッジ回路によって構成され、その電源電流が、定電流源によって供給される。

特開２００５−２２３８７２号公報

近年、通信速度の高速化に伴い、例えば光通信システムの通信速度は１０Ｇｂｐｓから２５Ｇｂｐｓ、４０Ｇｂｐｓ等へと遷移している。このような高速通信分野では、回路の高速化は当然に必要とされ、それと共に消費電力の低減や伝送波形品質の向上等を実現することが望ましい。そこで、これらに関して検討を行った。

図１５（ａ）、（ｂ）は、本発明の前提として検討した出力ドライバ回路において、その構成の一例を示す回路図である。図１５（ａ）に示す出力ドライバ回路は、所謂ＣＭＬ（Current Mode Logic）の差動増幅回路ＤＡＭＰとなっている。ＤＡＭＰには、インピーダンスＺ０の外部負荷抵抗が備わっており、このＤＡＭＰによってインピーダンス２×Ｚ０の外部負荷抵抗が駆動される。また、図１５（ｂ）に示す出力ドライバ回路は、図１５（ａ）の差動増幅回路ＤＡＭＰに対して、その差動出力ノードを共有する差動対トランジスタからなるプリエンファシス回路（波形等化回路）ＥＭＰが設けられた構成例となっている。

ここで、例えば、ＤＡＭＰにおける差動入力の一方に現サイクル［ｎ］のデータ入力信号ＤＩＮ［ｎ］が入力され、ＥＭＰにおける差動入力の一方に前サイクル［ｎ−１］の反転データ入力信号／ＤＩＮ［ｎ−１］が入力されると、現サイクルにおいて前サイクルからの符号間干渉を勘案したデータ出力信号を生成することが可能となる。図１５（ａ）、（ｂ）のような構成例を用いると、電流モードの動作に伴い高速動作が可能となる。また、インピーダンス整合や波形等化も容易に行えるため、伝送波形品質の向上も図れる。しかしながら、例えば、ＤＡＭＰに４×Ｉ０のテール電流を流した場合、外部負荷抵抗にはその１／４となる電流Ｉ０しか供給されず、消費電力は非常に大きくなる。

図１６（ａ）、（ｂ）は、本発明の前提として検討した出力ドライバ回路において、その他の構成の一例を示す回路図である。図１６（ａ）に示す出力ドライバ回路は、複数（ここでは２個）のスライス回路ＳＬＣ１，ＳＬＣ２を備え、各スライス回路は、ＣＭＯＳインバータ構成からなる２個のドライバ回路ＤＶ１，ＤＶ２を備えている。各スライス回路において、ＤＶ１の出力は、インピーダンス２×Ｚ０を持つ外部負荷抵抗の一端に共通に接続され、ＤＶ２の出力は、当該外部負荷抵抗の他端に共通に接続される。例えば、ＤＶ１に正極データ入力信号ＤＩＮ＿Ｐが入力され、ＤＶ２に負極データ入力信号ＤＩＮ＿Ｎが入力されると、ＤＶ１のＰＭＯＳトランジスタＭＰｚ１１とＤＶ２のＮＭＯＳトランジスタＭＮｚ２２の経路か、あるいはＤＶ２のＰＭＯＳトランジスタＭＰｚ２１とＤＶ１のＮＭＯＳトランジスタＭＮｚ１２の経路で外部負荷抵抗が駆動される。

ここで、外部負荷抵抗を駆動する際には、インピーダンス整合のため、ＰＭＯＳトランジスタ側のインピーダンスとＮＭＯＳトランジスタ側のインピーダンスをそれぞれＺ０に設定する必要がある。スライス回路ＳＬＣ１，ＳＬＣ２は、これを実現するための構成である。すなわち、各スライス回路は、図示はしないが、それぞれ、有効・無効が設定可能となっており、無効に設定された場合、ＤＶ１，ＤＶ２を構成する各ＭＯＳトランジスタはオフに固定される。したがって、スライス回路を何個有効にするかでインピーダンスを調整できるため、例えば製造ばらつき等が生じてもインピーダンスをＺ０に設定でき、伝送波形品質の向上が図れる。更に、このような構成例を用いると、電源電流が全て外部負荷抵抗に供給されるため、消費電力を低減することも可能となる。しかしながら、電圧モード動作であるため高速化が図れない恐れがある。

図１６（ｂ）に示す出力ドライバ回路は、図１６（ａ）におけるドライバ回路ＤＶ１を例として、それに前述したような波形等化機能を追加した構成例となっている。すなわち、現サイクル［ｎ］の正極データ入力信号ＤＩＮ＿Ｐ［ｎ］が入力されるドライバ回路ＤＶｐ１に対して、その出力を共有し、前サイクル［ｎ−１］の負極データ入力信号ＤＩＮ＿Ｎ［ｎ−１］が入力されるドライバ回路ＤＶｐ２が追加された構成例となっている。ＤＶｐ１を構成する各ＭＯＳトランジスタのサイズ（Ｗ）は、ＤＶｐ２を構成する各ＭＯＳトランジスタのサイズ（Ｗ）よりも大きく設定される。

このような構成例では、ＤＶｐ２をプリエンファシス回路として、図１５（ｂ）と同様に波形等化を行うことができるため、伝送波形品質の向上が図れる。ただし、この場合、このプリエンファシス回路（ＤＶｐ２）を含めてインピーダンス整合を行う必要がある。例えば、データパターンに応じてＤＶｐ１のＰＭＯＳトランジスタとＤＶｐ２のＮＭＯＳトランジスタがオンするような場合には、このＰＭＯＳトランジスタのオン抵抗ＲｐとＮＭＯＳトランジスタのオン抵抗Ｒｎとの並列抵抗がインピーダンスＺ０となるように前述したスライス回路の有効・無効を設定する必要がある。したがって、インピーダンス調整は若干複雑化する。また、プリエンファシス回路を加えると、例えば、ＤＶｐ１からＤＶｐ２に向けた貫通電流が生じるため、消費電力も増大する。

以上のように、回路の高速化に加えて、消費電力の低減や伝送波形品質の向上を図ることは容易とは言えない。そこで、前述した特許文献１のような構成を用いることも考えられる。特許文献１の構成では、その図７〜図９に示されるように、各データサイクル毎にエンファシス信号（ＥＭＰ＋）による電流ドライブと、入力信号（ＩＮ＋）による電圧ドライブとを併用して波形等化を行っている。しかしながら、特許文献１の技術では、例えば、前述したような伝送波形品質の向上を十分に実現できるとは限らない。伝送波形品質を向上させる（すなわち所謂アイパターンのアイを拡大させる）ためには、通信システムの条件に応じて最適な波形等化量や信号振幅を設定できるような回路構成とすることが望ましいが、特許文献１の技術では、これらに対応することができない。更に、特許文献１の技術では、回路構成上、場合によっては更なる高速化に十分に対応できない恐れがある。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、通信速度の高速化に加えて、消費電力の低減や、あるいは伝送波形品質の向上が図れる出力ドライバ回路を提供することにある。なお、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による第１の出力ドライバ回路は、差動入力ノードの論理レベルに応じて差動出力ノードを電圧で駆動する電圧信号生成回路ブロックと、差動入力ノードの論理レベルの遷移を受けて、ワンショットパルス信号を生成するパルス信号生成回路と、当該ワンショットパルス信号のパルス幅の期間で差動出力ノードを電流で駆動する第１電流信号生成回路ブロックとを有するものとなっている。電圧信号生成回路ブロックは、正極および負極差動出力ノードに対してそれぞれ第１インピーダンスで電圧駆動を行う。

このような構成を用いると、差動出力ノードの信号を遷移させる際には、第１電流信号生成回路ブロックによる電流駆動が行われるため、高速な信号遷移が可能となる。その後、ワンショットパルス信号のパルス期間を経過した後は、電圧信号生成回路ブロックによって差動出力ノードにおける定常状態の電圧信号レベルが定められる。この信号の遷移期間ならびに定常状態において、電圧信号生成回路ブロックはインピーダンス整合回路として機能する。これによって伝送波形品質の向上が図れる。更に、ワンショットパルス信号のパルス期間を、適用する通信システムに応じて適宜設定することで、適切なプリエンファシスが可能となり、伝送波形品質の向上が図れる。なお、第１電流信号生成回路ブロックは、差動出力ノードと電源ノードの間に電流経路が接続される共に、ワンショットパルス信号によってオンに駆動される１段構成のトランジスタによって実現されることが望ましい。これによって、更なる高速化が図れる。

また、本実施の形態による第２の出力ドライバ回路は、差動入力ノードの論理レベルに応じて差動出力ノードを電圧で駆動する電圧信号生成回路ブロックと、差動入力ノードの論理レベルに応じて差動出力ノードを第１電流値からなる電流で駆動する第２電流信号生成回路ブロックとを有するものとなっている。電圧信号生成回路ブロックは、正極および負極差動出力ノードの一方と第１電圧値を持つ第１電源とを第１インピーダンスを介して接続し、正極および負極差動出力ノードの他方と第２電圧値を持つ第２電源とを第１インピーダンスを介して接続する。第１電流値は、（第１電圧値−第２電圧値）／（２×第１インピーダンス）に設定される。

このような構成を用いると、差動出力ノードの信号を遷移させる際に加えて定常状態に保つ際にも第２電流信号生成回路ブロックによる電流駆動が行われる。第２電流信号生成回路ブロックを信号の遷移時に用いることで高速化が図れる。第２電流信号生成回路ブロックを信号の定常状態の際に用いることで、電圧信号生成回路ブロックによる電圧駆動を用いる場合と比べて定常状態における差動出力ノードの電圧振幅を拡大することが可能となる。これによって、伝送波形品質の向上が図れる。この信号の遷移期間ならびに定常状態において、電圧信号生成回路ブロックはインピーダンス整合回路として機能する。これによって伝送波形品質の向上が図れる。

また、本実施の形態による第３の出力ドライバ回路は、前述した第１の出力ドライバ回路と、第２の出力ドライバ回路を組み合わせたものとなっている。すなわち、差動出力ノードにおける信号の遷移時には、主として第１および第２電流信号生成回路ブロックによる電流駆動が行われ、この際に、第１電流信号生成回路ブロックは、プリエンファシス回路として機能する。これによって、高速化ならびに伝送波形品質の向上が図れる。その後、差動出力ノードの信号が定常状態となった際には、主として第２電流信号生成回路ブロックによる電流駆動が行われる。これによって、差動出力ノードにおける電圧振幅の拡大が可能となり、伝送波形品質の向上が図れる。この信号の遷移期間ならびに定常状態において、電圧信号生成回路ブロックはインピーダンス整合回路として機能する。これによって伝送波形品質の向上が図れる。

なお、前述した第１〜第３の出力ドライバ回路を用いると、特に、第２および第３の出力ドライバ回路において、差動出力ノードにおける定常状態の電圧振幅を、適用する通信システムに応じて広い範囲から定めることができる。このように、電圧振幅を広い範囲から定められる構成を用いることで、消費電力の低減と、伝送波形品質の向上をバランスよく実現することが可能となる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、出力ドライバ回路において、通信速度の高速化に加えて、消費電力の低減や、あるいは伝送波形品質の向上が図れる。

本発明の実施の形態１による出力ドライバ回路において、それを適用した光通信システムの構成例を示すブロック図である。 （ａ）は、本発明の実施の形態１による出力ドライバ回路において、その構成の一例を示す概略図であり、（ｂ）は、（ａ）の電源電圧関係の一例を示す説明図である。 図２の出力ドライバ回路において、その詳細な構成例を示す回路図である。 （ａ）は、図３のパルス信号生成回路における可変遅延回路の詳細な構成例を示す回路図であり、（ｂ）は、（ａ）における反転セレクタ回路の詳細な構成例を示す回路図である。 図３の出力ドライバ回路において、その動作の一例を示す波形図である。 本発明の実施の形態２による出力ドライバ回路において、その構成の一例を示す回路図である。 図６の出力ドライバ回路において、その動作の一例を示す波形図である。 （ａ）は、本発明の実施の形態３による出力ドライバ回路において、その構成の一例を示す回路図であり、（ｂ）は、（ａ）の電源電圧関係の一例を示す説明図である。 図８（ａ）の出力ドライバ回路において、その動作の一例を示す波形図である。 図８（ａ）の出力ドライバ回路において、その詳細な構成例を示す回路図である。 （ａ）、（ｂ）は、図１０の出力ドライバ回路において、基準電圧を生成する回路の構成例を示す回路図である。 （ａ）は、図１０の出力ドライバ回路における電源生成回路の変形例を示す回路図であり、（ｂ）は、その比較例を示す回路図である。 本発明の実施の形態４による出力ドライバ回路において、その構成の一例を示す回路図である。 本発明の実施の形態５による出力ドライバ回路において、その構成の一例を示す概略図である。 （ａ）、（ｂ）は、本発明の前提として検討した出力ドライバ回路において、その構成の一例を示す回路図である。 （ａ）、（ｂ）は、本発明の前提として検討した出力ドライバ回路において、その他の構成の一例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による出力ドライバ回路において、それを適用した光通信システムの構成例を示すブロック図である。図１に示す光通信システムは、光・電気変換ブロックＯＦＥ＿ＢＬＫと、シリアル・パラレル変換ブロック（ＳｅｒＤｅｓ：SERializer/DESerializer）ＳＤ＿ＢＬＫと、上位層論理ブロックＰＵによって構成される。ＯＦＥ＿ＢＬＫは、例えばフォトダイオード等を介して光入力データ信号ＩＮ＿ＯＰを電気信号に変換する光・電気変換回路ＯＥＣと、レーザダイオード等を介して電気信号を光出力データ信号ＯＵＴ＿ＯＰに変換する電気・光変換回路ＥＯＣを備えている。

ＳＤ＿ＢＬＫは、入力系回路として、ＯＥＣからの微小なデータ信号を所定電圧レベルのデータ信号に増幅する入力回路ＩＦ＿Ｉと、その出力となるデータ入力信号ＤＩからデータ出力信号ＤＯおよびクロック信号ＣＬＫｏを再生する信号再生回路ＣＤＲと、ＣＬＫｏを用いてシリアルデータとなるＤＯをパラレルデータ信号ＤＡＴｏに変換するシリアル・パラレル変換回路ＳＰＣを備えている。上位層論理ブロックＰＵは、このＣＬＫｏとＤＡＴｏを受けて所定の情報処理を行う。また、ＳＤ＿ＢＬＫは、出力系回路として、ＰＵからのパラレルデータ信号ＤＡＴｉをＰＵからのクロック信号ＣＬＫｉを用いてシリアルデータ信号に変換するパラレル・シリアル変換回路ＰＳＣと、その出力となるデータ入力信号ＤＩＮを受け、データ出力信号ＤＯＵＴによって電気・光変換回路ＥＯＣを駆動する出力回路ＩＦ＿Ｏを備えている。

このような光通信システムでは、近年、数十Ｇｂｐｓを超える高速通信が行われ、これに伴い伝送波形品質が低下し、所謂アイパターンのアイを拡大することが益々困難となってきている。また、システムの省電力化への要求も高まっている。このような状況において、後述する本実施の形態による出力ドライバ回路を、例えば出力回路ＩＦ＿Ｏ等に適用することが有益となる。

図２（ａ）は、本発明の実施の形態１による出力ドライバ回路において、その構成の一例を示す概略図であり、図２（ｂ）は、図２（ａ）の電源電圧関係の一例を示す説明図である。図２に示す出力ドライバ回路ＴＸ＿ＢＫ１は、電圧信号生成回路ブロックＶＳＧ＿ＢＫと、電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１と、パルス信号生成回路ＰＧＥＮ１，ＰＧＥＮ２と、正極出力ノードＴＸＰおよび負極出力ノードＴＸＮを備えている。

ＶＳＧ＿ＢＫは、抵抗Ｒｐ１，Ｒｐ２，Ｒｎ１，Ｒｎ２と、スイッチ回路ＳＷｐ１，ＳＷｐ２，ＳＷｎ１，ＳＷｎ２を備える。Ｒｐ１，Ｒｐ２，Ｒｎ１，Ｒｎ２は、それぞれインピーダンスＺ０を持ち、Ｒｐ１，Ｒｐ２の一端には、高電位側出力電源電圧ＶＯＨが印加され、Ｒｎ１，Ｒｎ２の一端には、低電位側出力電源電圧ＶＯＬが印加される。Ｒｐ１，Ｒｐ２，Ｒｎ１，Ｒｎ２の他端は、それぞれ、ＳＷｐ１，ＳＷｐ２，ＳＷｎ１，ＳＷｎ２の一端に接続される。ＳＷｐ１，ＳＷｎ２の他端は、ＴＸＰに接続され、ＳＷｐ２，ＳＷｎ１の他端は、ＴＸＮに接続される。ＳＷｐ１，ＳＷｎ１は、正極データ入力信号ＤＩＮ＿Ｐが‘Ｈ’レベル（負極データ入力信号ＤＩＮ＿Ｎが‘Ｌ’レベル）の際にオンに制御され、ＳＷｐ２，ＳＷｎ２は、負極データ入力信号ＤＩＮ＿Ｎが‘Ｈ’レベル（正極データ入力信号ＤＩＮ＿Ｐが‘Ｌ’レベル）の際にオンに制御される。

ＰＧＥＮ１は、ＤＩＮ＿ＰまたはＤＩＮ＿Ｎあるいはその両方を受け、ＤＩＮ＿Ｐが‘Ｌ’レベルから‘Ｈ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベルから‘Ｌ’レベル）に遷移した際に所定のパルス幅を備えたパルス信号を生成する。ＰＧＥＮ２は、ＤＩＮ＿ＰまたはＤＩＮ＿Ｎあるいはその両方を受け、ＰＧＥＮ１と逆にＤＩＮ＿Ｎが‘Ｌ’レベルから‘Ｈ’レベル（ＤＩＮ＿Ｐが‘Ｈ’レベルから‘Ｌ’レベル）に遷移した際に所定のパルス幅を備えたパルス信号を生成する。

ＩＳＧ＿ＢＫｐ１は、一端が電源電圧ＶＤＤに接続された定電流源ＩＳ１と、ＩＳ１の他端に一端が共通に接続されたスイッチ回路ＳＷｐ３，ＳＷｐ４を備える。ＳＷｐ３の他端は、ＴＸＰに接続され、ＳＷｐ４の他端は、ＴＸＮに接続される。同様に、ＩＳＧ＿ＢＫｎ１は、一端が接地電源電圧ＧＮＤに接続された定電流源ＩＳ２と、ＩＳ２の他端に一端が共通に接続されたスイッチ回路ＳＷｎ３，ＳＷｎ４を備える。ＳＷｎ３の他端は、ＴＸＮに接続され、ＳＷｎ４の他端は、ＴＸＰに接続される。ＩＳ１とＩＳ２は、同一の電流値に設定される。ＳＷｐ３，ＳＷｎ３は、ＰＧＥＮ１からのパルス信号が活性状態の間でオンに駆動され、ＳＷｐ４，ＳＷｎ４は、ＰＧＥＮ２からのパルス信号が活性状態の間でオンに駆動される。

ここで、ＴＸＰとＴＸＮの間にはインピーダンス（２×Ｚ０）を持つ外部負荷抵抗Ｒｌｄが接続されている。このＲｌｄを駆動するため、ＤＩＮ＿Ｐが‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ＳＷｐ１を介してＶＯＨとＴＸＰが接続され、ＳＷｎ１を介してＶＯＬとＴＸＮが接続される。反対に、ＤＩＮ＿Ｐが‘Ｈ’レベルから‘Ｌ’レベルに遷移すると、ＳＷｐ２を介してＶＯＨとＴＸＮが接続され、ＳＷｎ２を介してＶＯＬとＴＸＰが接続される。この各状態では、インピーダンス整合が行われている。しかしながら、ＴＸＰ，ＴＸＮには、パット電極やＥＳＤ（Electro Static Discharge）素子等に伴い比較的大きな容量Ｃｐ１，Ｃｐ２が付加されている。したがって、ＴＸＰ，ＴＸＮの立ち上がり・立ち下がり速度が遅く、通信速度の高速化が図れない。

そこで、ＤＩＮ＿Ｐの‘Ｌ’レベルから‘Ｈ’レベルへの遷移を受けて、ＰＧＥＮ１がパルス信号を出力し、そのパルス幅の間でＳＷｐ３とＳＷｎ３をオンに駆動する。そうすると、ＩＳ１からの充電電流がＴＸＰに供給され、ＩＳ２からの放電電流がＴＸＮに供給されるため、Ｃｐ１の充電ならびにＣｐ２の放電を高速に行うことが可能となる。反対に、ＤＩＮ＿Ｐの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて、ＰＧＥＮ２がパルス信号を出力し、そのパルス幅の間でＳＷｐ４とＳＷｎ４をオンに駆動する。そうすると、ＩＳ１からの充電電流がＴＸＮに供給され、ＩＳ２からの放電電流がＴＸＰに供給されるため、Ｃｐ１の放電ならびにＣｐ２の充電を高速に行うことが可能となる。

このように、図２の出力ドライバ回路を用いることで、例えば、次のような効果が得られる。まず、第１に、通信速度の高速化が図れる。すなわち、電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１により、データの遷移時においてＣｐ１，Ｃｐ２を高速に充放電できることから、当該容量の影響を低減でき、ＴＸＰ，ＴＸＮの立ち上がり・立ち下がり速度を向上させることができる。第２に、伝送波形品質の向上が図れる。すなわち、定電流源ＩＳ１，ＩＳ２は、通常、高インピーダンスを持つため、前述した電圧信号生成回路ブロックＶＳＧ＿ＢＫに伴うインピーダンス整合状態に与える影響は小さく、波形反射が生じ難い。更に、ＩＳ１，ＩＳ２の電流値や、ＰＧＥＮ１からのパルス信号のパルス幅を適切に調整することで、通信システムに応じた適切なプリエンファシス（波形等化）を行うことが可能となり、これによっても伝送波形品質が向上する。

第３に、消費電力の低減が図れる。すなわち、例えば、前述した図１６のような構成では、プリエンファシスに伴い消費電力の増大が懸念されるが、図２の構成例では、プリエンファシス量を適切に調整することで、消費電力の増大を抑制することが可能となる。例えば、プリエンファシスの際に、ＰＧＥＮ１，ＰＧＥＮ２からのパルス信号のパルス幅を、データレートの１サイクルより小さい値とすることで、１サイクルの期間全てでプリエンファシスを行うような場合と比べて、過剰なプリエンファシスを回避でき、消費電力を抑制できる。ただし、逆に、通信システムに応じて大きいプリエンファシス量が要求される場合には、勿論、パルス幅を１サイクルよりも大きい値とすることも可能である。

第４に、前述した通信速度の高速化を維持しつつ、消費電力の低減と伝送波形品質の向上をバランスよく実現することが可能となる。すなわち、ＰＧＥＮ１，ＰＧＥＮ２からのパルス信号が非活性状態の際（言い換えれば、ＴＸＰ，ＴＸＮからのデータ出力信号が定常時となった際）には、ＶＳＧ＿ＢＫによって外部負荷抵抗Ｒｌｄが電圧駆動されることになる。この際に、消費電力を低減するためには、この定常時におけるデータ出力信号の振幅を小さくすることが望ましいが、この振幅を小さくし過ぎると、伝送波形品質が低下（すなわちアイパターンのアイが縮小）する。すなわち、消費電力と伝送波形品質の兼ね合いから、適用する通信システムに応じて最適な振幅が存在するため、出力ドライバ回路は、この振幅を広い範囲で選択できるように構成することが望ましい。

こうした中、データ出力信号の振幅を小さくする側は、ＶＯＨを低くし、ＶＯＬを高くすることで容易に実現できるが、振幅を大きくする側は、検討が必要となる。例えば、定電流源ＩＳ１，ＩＳ２を仮にＭＯＳトランジスタの飽和領域動作で実現した場合、そのしきい値をＶｔｈとして、ＩＳ１は、ＶＤＤ−ＶｔｈまでしかＴＸＰ，ＴＸＮの電圧を上げられず、ＩＳ２は、ＶｔｈまでしかＴＸＰ，ＴＸＮの電圧を下げられない。そこで、これよりも大きい振幅は、ＶＳＧ＿ＢＫによる電圧駆動によって生成する。すなわち、図２（ｂ）に示すように、このＶｔｈの損失分をＶＳＧ＿ＢＫにおけるＶＯＨを高くし、ＶＯＬを低くすることで賄う。この場合、ＶＳＧ＿ＢＫの電圧駆動に伴う立ち上がり・立ち下がり速度の低下が懸念されるが、実際には、立ち上がり・立ち下がりの大部分の期間はＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１によって駆動されるため速度の低下はさほど問題とはならない。したがって、図２の構成例を用いることで、適用する通信システムに応じて、データ出力信号の振幅を広い範囲で選択できるようになる。

図３は、図２の出力ドライバ回路において、その詳細な構成例を示す回路図である。図３に示す出力ドライバ回路ＴＸ＿ＢＫ１ａは、電圧信号生成回路ブロックＶＳＧ＿ＢＫと、パルス信号生成回路ＰＧＥＮ１ａ，ＰＧＥＮ２ａと、電流信号生成回路ブロックＩＳＧ＿ＢＫ１，ＩＳＧ＿ＢＫ２と、電源生成回路ＶＧＥＮ＿Ｈ，ＶＧＥＮ＿Ｌと、複数のインバータ回路ＩＶ３〜ＩＶ６を備えている。

ＶＳＧ＿ＢＫは、複数（ここでは３個）のスライス回路ＳＬＣ１〜ＳＬＣ３によって構成される。各スライス回路ＳＬＣ１〜ＳＬＣ３は、ＰＭＯＳトランジスタＭＰｚ１およびＮＭＯＳトランジスタＭＮｚ２からなるＣＭＯＳインバータ回路［１］と、ＰＭＯＳトランジスタＭＰｚ２およびＮＭＯＳトランジスタＭＮｚ１からなるＣＭＯＳインバータ回路［２］を備える。ＣＭＯＳインバータ回路［１］は、負極データ入力信号ＤＩＮ＿ＮがＩＶ３，ＩＶ４を介して入力され、ＣＭＯＳインバータ回路［２］は、正極データ入力信号ＤＩＮ＿ＰがＩＶ５，ＩＶ６を介して入力される。ＭＰｚ１、ＭＰｚ２、ＭＮｚ１、ＭＮｚ２は、それぞれ、図２におけるＲｐ１およびＳＷｐ１、Ｒｐ２およびＳＷｐ２、Ｒｎ１およびＳＷｎ１、Ｒｎ２およびＳＷｎ２に該当する。そして、図１６（ａ）で説明したように、各スライス回路ＳＬＣ１〜ＳＬＣ３の有効・無効を設定することで、ＰＭＯＳトランジスタ側およびＮＭＯＳトランジスタ側のインピーダンスをそれぞれＺ０に設定できる。

ＶＧＥＮ＿Ｈは、アンプ回路ＡＭＰｈと、ＰＭＯＳトランジスタＭＰｈと、容量Ｃｒ１によって構成される電源レギュレータ回路となっており、高電位側出力電源電圧ＶＯＨを生成する。ＡＭＰｈは、負極入力ノードに設定電圧ＶＯＨｒｅｆ（例えば０．７Ｖ等）が入力され、出力ノードがＭＰｈのゲートに接続され、正極入力ノードがＭＰｈのドレインに接続される。ＭＰｈのソースは、電源電圧に接続され、Ｃｒ１は、ＭＰｈのソースとドレイン間に接続される。このような構成を用いると、ＶＯＨｒｅｆで設定された値を持つＶＯＨがＭＰｈのドレインから出力され、それがＶＳＧ＿ＢＫとＩＶ３〜ＩＶ６に供給される。

ＶＧＥＮ＿Ｌは、アンプ回路ＡＭＰｌと、ＮＭＯＳトランジスタＭＮｌと、容量Ｃｒ２によって構成される電源レギュレータ回路となっており、低電位側出力電源電圧ＶＯＬを生成する。ＡＭＰｌは、負極入力ノードに設定電圧ＶＯＬｒｅｆ（例えば０．３Ｖ等）が入力され、出力ノードがＭＮｌのゲートに接続され、正極入力ノードがＭＮｌのドレインに接続される。ＭＮｌのソースは、接地電源電圧に接続され、Ｃｒ２は、ＭＮｌのソースとドレイン間に接続される。このような構成を用いると、ＶＯＬｒｅｆで設定された値を持つＶＯＬがＭＮｌのドレインから出力され、それがＶＳＧ＿ＢＫとＩＶ３〜ＩＶ６に供給される。

ＰＧＥＮ１ａは、可変遅延回路ＶＤＬＹ１と、インバータ回路ＩＶ１と、オア演算回路ＯＲ１とアンド演算回路ＡＤ１によって構成される。ＶＤＬＹ１は、ＤＩＮ＿Ｎ（あるいはＤＩＮ＿Ｐ）を受け、それを所定の時間遅延させる。ＩＶ１は、この遅延された信号を反転出力する。ＯＲ１は、ＤＩＮ＿ＮとＩＶ１の出力信号を受けてオア演算を行う。ＡＤ１は、ＤＩＮ＿ＮとＩＶ１の出力信号を受けてアンド演算を行う。一方、ＰＧＥＮ２ａは、可変遅延回路ＶＤＬＹ２と、インバータ回路ＩＶ２と、オア演算回路ＯＲ２とアンド演算回路ＡＤ２によって構成される。ＶＤＬＹ２は、ＤＩＮ＿Ｐ（あるいはＤＩＮ＿Ｎ）を受け、それを所定の時間遅延させる。ＩＶ２は、この遅延された信号を反転出力する。ＯＲ２は、ＤＩＮ＿ＰとＩＶ２の出力信号を受けてオア演算を行う。ＡＤ２は、ＤＩＮ＿ＰとＩＶ２の出力信号を受けてアンド演算を行う。

ＩＳＧ＿ＢＫ１は、ＰＭＯＳトランジスタＭＰｉ３およびＮＭＯＳトランジスタＭＮｉ４から構成される。ＭＰｉ３は、ソースが電源電圧ＶＤＤに、ドレインがＴＸＰにそれぞれ接続され、ゲートがＯＲ１の出力によって制御される。ＭＮｉ４は、ソースが接地電源電圧ＧＮＤに、ドレインがＴＸＰにそれぞれ接続され、ゲートがＡＤ１の出力によって制御される。ＭＰｉ３は、図２におけるＩＳ１およびＳＷｐ３に該当し、ＭＮｉ４は、図２におけるＩＳ２およびＳＷｎ４に該当する。

ＩＳＧ＿ＢＫ２は、ＰＭＯＳトランジスタＭＰｉ４およびＮＭＯＳトランジスタＭＮｉ３から構成される。ＭＰｉ４は、ソースがＶＤＤに、ドレインがＴＸＮにそれぞれ接続され、ゲートがＯＲ２の出力によって制御される。ＭＮｉ３は、ソースがＧＮＤに、ドレインがＴＸＮにそれぞれ接続され、ゲートがＡＤ２の出力によって制御される。ＭＰｉ４は、図２におけるＩＳ１およびＳＷｐ４に該当し、ＭＮｉ３は、図２におけるＩＳ２およびＳＷｎ３に該当する。

図４（ａ）は、図３のパルス信号生成回路ＰＧＥＮにおける可変遅延回路ＶＤＬＹの詳細な構成例を示す回路図であり、図４（ｂ）は、図４（ａ）における反転セレクタ回路の詳細な構成例を示す回路図である。図４（ａ）に示す可変遅延回路ＶＤＬＹは、遅延用インバータ回路ＩＶ［０］と、２入力の反転セレクタ回路ＩＶＳＥＬ０と、その出力に順に直列接続されたｎ個の遅延用インバータ回路ＩＶ［１］〜ＩＶ［ｎ］と、（ｎ−１）個の２入力の反転セレクタ回路ＩＶＳＥＬ［０］〜ＩＶＳＥＬ［ｎ−２］と、インバータ回路ＩＶ１０によって構成される。ＩＶＳＥＬ０は、入力信号ＩＮか、あるいは反転入力信号（／ＩＮ）をＩＶ［０］で遅延させた信号を遅延量選択信号Ｓｄｓｅｌに基づいて選択して出力する。

ＩＶＳＥＬ［ｎ−２］は、一方の入力がＩＶ［ｎ−２］の出力であり、他方の入力がＩＶ［ｎ］の出力となっている。ＩＶＳＥＬ［ｎ−３］は、一方の入力がＩＶ［ｎ−３］の出力であり、他方の入力がＩＶＳＥＬ［ｎ−２］の出力となっている。ＩＶＳＥＬ［ｎ−４］は、一方の入力がＩＶ［ｎ−４］（図示はしないがＩＶＳＥＬ［ｎ−３］の前段）の出力であり、他方の入力がＩＶＳＥＬ［ｎ−３］の出力となっている。すなわち、ＩＶＳＥＬ［ｎ−３］〜ＩＶＳＥＬ［１］は同様の接続関係となっており、ＩＶＳＥＬ［ｍ］において、一方の入力がＩＶ［ｍ］の出力であり、他方の入力がＩＶＳＥＬ［ｍ＋１］の出力となっている。そして、ＩＶＳＥＬ［０］は、一方の入力がＩＶＳＥＬ０の出力であり、他方の入力がＩＶＳＥＬ［１］の出力となっている。ＩＶＳＥＬ［０］の出力は、ＩＶ１０を介して出力信号ＯＵＴとなる。ＩＶＳＥＬ［０］〜ＩＶＳＥＬ［ｎ−２］のそれぞれの選択経路は、遅延量選択信号Ｓｄｓｅｌによって制御される。

また、反転セレクタ回路ＩＶＳＥＬ０，ＩＶＳＥＬ［ｍ］のそれぞれは、図４（ｂ）に示すように、２入力のそれぞれに一端が接続され、他端が共通接続された２個のＣＭＯＳスイッチ回路ＣＳＷと、この共通接続ノードの信号を反転して出力するインバータ回路ＩＶ１１を備えている。この２個のＣＳＷは、遅延量選択信号Ｓｄｓｅｌ［ｍ］ならびにその反転信号に基づいてオン・オフが相補的に制御される。

このような構成において、各ＩＶＳＥＬ［ｍ］の遅延量が遅延用インバータ回路ＩＶ［ｍ］の遅延量（Ｔｄｌｙとする）に等しいものとして、まず、最小遅延設定時の遅延量は、ＩＮがＩＶＳＥＬ０、ＩＶＳＥＬ［０］、およびＩＶ１０を介して出力される時である。続いて、２番目に小さい遅延量は、／ＩＮがＩＶ［０］、ＩＶＳＥＬ０、ＩＶＳＥＬ［０］、およびＩＶ１０を介して出力される時であり、最小遅延設定時の遅延量に対してＴｄｌｙが加わることになる。次いで、３番目に小さい遅延量は、ＩＮがＩＶＳＥＬ０、ＩＶ［１］、ＩＶＳＥＬ［１］、ＩＶＳＥＬ［０］およびＩＶ１０を介して出力される時であり、２番目の遅延量に対してＴｄｌｙが加わることになる。以降も同様にして、Ｔｄｌｙのステップで遅延量制御が行える。これによって、パルス信号生成回路ＰＧＥＮ１ａ，ＰＧＥＮ２ａのパルス幅を高分解能で設定できる。

図５は、図３の出力ドライバ回路ＴＸ＿ＢＫ１ａにおいて、その動作の一例を示す波形図である。例えば、図５のサイクルＳ５０１に示すように、ＤＩＮ＿Ｐが‘Ｌ’レベルから‘Ｈ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベルから‘Ｌ’レベル）に遷移した場合、ＤＩＮ＿Ｐに対してＶＤＬＹ２の遅延と反転を加えた信号がＩＶ２より出力され、ＤＩＮ＿Ｎに対してＶＤＬＹ１の遅延と反転を加えた信号がＩＶ１より出力される。これにより、ＭＰｉ３のゲートにＶＤＬＹ１の遅延量に基づくパルス幅を備えた‘Ｌ’パルス信号が印加され、ＭＮｉ３のゲートにＶＤＬＹ２の遅延量に基づくパルス幅を備えた‘Ｈ’パルス信号が印加される。そうすると、このパルス幅の期間で、ＭＰｉ３とＭＮｉ３を介してＴＸＰからＴＸＮに向けた電流が流れる。

また、図５のサイクルＳ５０２に示すように、ＤＩＮ＿Ｐが‘Ｈ’レベルから‘Ｌ’レベル（ＤＩＮ＿Ｎが‘Ｌ’レベルから‘Ｈ’レベル）に遷移した場合、ＤＩＮ＿Ｐに対してＶＤＬＹ２の遅延と反転を加えた信号がＩＶ２より出力され、ＤＩＮ＿Ｎに対してＶＤＬＹ１の遅延と反転を加えた信号がＩＶ１より出力される。これにより、ＭＮｉ４のゲートにＶＤＬＹ１の遅延量に基づくパルス幅を備えた‘Ｈ’パルス信号が印加され、ＭＰｉ４のゲートにＶＤＬＹ２の遅延量に基づくパルス幅を備えた‘Ｌ’パルス信号が印加される。そうすると、このパルス幅の期間で、ＭＰｉ４とＭＮｉ４を介してＴＸＮからＴＸＰに向けた電流が流れる。

一方、図５のサイクルＳ５０３ａ，Ｓ５０３ｂに示すように、ＤＩＮ＿Ｐが‘Ｈ’レベル（ＤＩＮ＿Ｎが‘Ｌ’レベル）またはＤＩＮ＿Ｐが‘Ｌ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベル）を保持している場合には、ＭＰｉ３，ＭＮｉ４，ＭＰｉ４，ＭＮｉ３はオフ状態を保ち、ＴＸＰ，ＴＸＮは、ＶＳＧ＿ＢＫによって駆動される。ここで、ＴＸＰとＴＸＮ間にインピーダンス２×Ｚ０の外部負荷抵抗Ｒｌｄを接続した場合、ＶＳＧ＿ＢＫではＰＭＯＳトランジスタ側とＮＭＯＳトランジスタ側がそれぞれインピーダンスＺ０となっているため、ＴＸＰとＴＸＮの間には、（ＶＯＨ−ＶＯＬ）／２の電圧振幅が生じることになる。

このように、図３の出力ドライバ回路ＴＸ＿ＢＫ１ａを用いると、図２で述べた各種効果に加えて、例えば次のような効果が得られる。第１に、図３の電流信号生成回路ブロックＩＳＧ＿ＢＫ１，ＩＳＧ＿ＢＫ２では、図２の電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１における定電流源およびスイッチ回路（例えばＩＳ１およびＳＷｐ３）を、１個のＭＯＳトランジスタ（例えばＭＰｉ３）で実現しているため、更なる通信速度の高速化が図れる。すなわち、例えば、定電流源とスイッチ回路を縦積み２段のＭＯＳトランジスタで実現すると、ＭＯＳトランジスタの遅延成分（容量およびオン抵抗）に伴い立ち上がり・立ち下がり速度の高速化が阻害される恐れがあるが、１段のＭＯＳトランジスタで実現すると、十分な高速化が図れる。

第２に、ＶＯＨ，ＶＯＬを電源レギュレータ回路となる電源生成回路ＶＧＥＮ＿Ｈ，ＶＧＥＮ＿Ｌで供給することで、外部負荷抵抗Ｒｌｄに対して十分な電流を供給できると共に、十分なインピーダンス整合も図れる。すなわち、例えば、Ｒｌｄのインピーダンス（抵抗値）が１００Ωとして、ＴＸＰとＴＸＮ間に０．４Ｖの電圧振幅を得ようとすると、４ｍＡの電流が必要とされる。一方、電圧信号生成回路ブロックＶＳＧ＿ＢＫで高精度なインピーダンス整合を行うためには、ＶＯＨ，ＶＯＬのラインインピーダンスを可能な限りゼロに近づけることが望ましい。そこで、電源レギュレータ回路を用いると、比較的大きな電流を低い出力インピーダンスで供給できるため、このような要求を満たせる。

以上、本実施の形態１の出力ドライバ回路を用いることで、代表的には、通信速度の高速化に加えて、消費電力の低減が図れる。また、通信速度の高速化に加えて、伝送波形品質の向上が図れる。

（実施の形態２）
本実施の形態２では、実施の形態１で述べた図３の出力ドライバ回路ＴＸ＿ＢＫ１ａの変形例について説明する。図６は、本発明の実施の形態２による出力ドライバ回路において、その構成の一例を示す回路図である。図６に示す出力ドライバ回路ＴＸ＿ＢＫ１ｂは、図３のＴＸ＿ＢＫ１ａと比較して、図３のパルス信号生成回路ＰＧＥＮ１ａ，ＰＧＥＮ２ａが図６のパルス信号生成回路ＰＧＥＮ１ｂ，ＰＧＥＮ２ｂに置き換わった構成となっている。また、図６では、図３と異なり、電圧信号生成回路ブロックＶＳＧ＿ＢＫが１個のスライス回路で構成されている。これら以外の構成に関しては、図３と同様であるため詳細な説明は省略する。

ＶＳＧ＿ＢＫは、ここでは、１個のスライス回路で構成されているため、そのインピーダンス調整は、図３の場合と異なり、高電位側出力電源電圧ＶＯＨおよび低電位側出力電源電圧ＶＯＬの電圧値を制御することで行う。この場合、図３の場合と比べて回路面積を小さくできる。ただし、その一方で、ＶＯＨ，ＶＯＬの値を自由に設定できなくなる。したがって、インピーダンスとＶＯＨ，ＶＯＬの値をそれぞれ個別に設定したい場合には、図３のように複数個のスライス回路を設ける必要がある。

ＰＧＥＮ１ｂは、可変遅延回路ＶＤＬＹ１ａ，ＶＤＬＹ１ｂと、インバータ回路ＩＶ１ａ，ＩＶ１ｂと、オア演算回路ＯＲ１とアンド演算回路ＡＤ１によって構成される。ＶＤＬＹ１ａ，ＶＤＬＹ１ｂは、ＤＩＮ＿Ｎ（あるいはＤＩＮ＿Ｐ）を受け、それを所定の時間遅延させる。ＩＶ１ａは、ＶＤＬＹ１ａによって遅延された信号を反転出力する。ＩＶ１ｂは、ＶＤＬＹ１ｂによって遅延された信号を反転出力する。ＯＲ１は、ＤＩＮ＿ＮとＩＶ１ａの出力信号を受けてオア演算を行う。ＡＤ１は、ＤＩＮ＿ＮとＩＶ１ｂの出力信号を受けてアンド演算を行う。電流信号生成回路ブロックＩＳＧ＿ＢＫ１において、ＰＭＯＳトランジスタＭＰｉ３は、ＯＲ１の出力によって駆動され、ＮＭＯＳトランジスタＭＮｉ４は、ＡＤ１の出力によって駆動される。

ＰＧＥＮ２ｂは、可変遅延回路ＶＤＬＹ２ａ，ＶＤＬＹ２ｂと、インバータ回路ＩＶ２ａ，ＩＶ２ｂと、オア演算回路ＯＲ２とアンド演算回路ＡＤ２によって構成される。ＶＤＬＹ２ａ，ＶＤＬＹ２ｂは、ＤＩＮ＿Ｐ（あるいはＤＩＮ＿Ｎ）を受け、それを所定の時間遅延させる。ＩＶ２ａは、ＶＤＬＹ２ａによって遅延された信号を反転出力する。ＩＶ２ｂは、ＶＤＬＹ２ｂによって遅延された信号を反転出力する。ＯＲ２は、ＤＩＮ＿ＰとＩＶ２ａの出力信号を受けてオア演算を行う。ＡＤ２は、ＤＩＮ＿ＰとＩＶ２ｂの出力信号を受けてアンド演算を行う。電流信号生成回路ブロックＩＳＧ＿ＢＫ２において、ＰＭＯＳトランジスタＭＰｉ４は、ＯＲ２の出力によって駆動され、ＮＭＯＳトランジスタＭＮｉ３は、ＡＤ２の出力によって駆動される。

図７は、図６の出力ドライバ回路ＴＸ＿ＢＫ１ｂにおいて、その動作の一例を示す波形図である。例えば、図７のサイクルＳ７０１に示すように、ＤＩＮ＿Ｐが‘Ｌ’レベルから‘Ｈ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベルから‘Ｌ’レベル）に遷移した場合、ＭＰｉ３のゲートがＶＤＬＹ１ａのパルス幅を持つ‘Ｌ’パルス信号によって駆動され、ＭＮｉ３のゲートがＶＤＬＹ２ｂのパルス幅を持つ‘Ｈ’パルス信号によって駆動される。したがって、このパルス幅の期間で、ＭＰｉ３とＭＮｉ３を介してＴＸＰからＴＸＮに向けた電流が流れる。

また、図７のサイクルＳ７０２に示すように、ＤＩＮ＿Ｐが‘Ｈ’レベルから‘Ｌ’レベル（ＤＩＮ＿Ｎが‘Ｌ’レベルから‘Ｈ’レベル）に遷移した場合、ＭＰｉ４のゲートがＶＤＬＹ２ａのパルス幅を持つ‘Ｌ’パルス信号によって駆動され、ＭＮｉ４のゲートがＶＤＬＹ１ｂのパルス幅を持つ‘Ｈ’パルス信号によって駆動される。したがって、このパルス幅の期間で、ＭＰｉ４とＭＮｉ４を介してＴＸＮからＴＸＰに向けた電流が流れる。

このような構成例を用いると、ＭＰｉ３，ＭＮｉ３，ＭＰｉ４，ＭＮｉ４のオンパルス幅をそれぞれ個別に設定できるようになるため、製造ばらつき等に伴う波形品質の低下を抑制することが可能となる。すなわち、ＭＰｉ３，ＭＮｉ３，ＭＰｉ４，ＭＮｉ４の間で相対的にトランジスタサイズのばらつき等が生じると、充電電流と放電電流に不均衡が生じ、伝送波形品質の低下が生じ得る。図３の構成例では、ＭＰｉ３，ＭＮｉ３，ＭＰｉ４，ＭＮｉ４の中の２個を単位としてパルス幅を設定するため、これらの相対的なばらつきを全て調整することは困難であったが、図６の構成例では、それぞれ個別にパルス幅を設定できるため相対的なばらつきを全て調整することが可能となる。

以上、本実施の形態２の出力ドライバ回路を用いることで、代表的には、実施の形態１の場合と同様に、通信速度の高速化に加えて、消費電力の低減が図れる。また、通信速度の高速化に加えて、伝送波形品質の向上が図れる。また、実施の形態１の場合と比べて更なる伝送波形品質の向上が図れる。

（実施の形態３）
前述した実施の形態１，２の出力ドライバ回路は、データ信号の遷移時には電流信号により駆動を行い、データ信号の定常時には電圧信号により駆動を行う方式を用いたが、本実施の形態３では、データ信号の定常時にも電流信号により駆動を行う方式について説明する。図８（ａ）は、本発明の実施の形態３による出力ドライバ回路において、その構成の一例を示す回路図であり、図８（ｂ）は、図８（ａ）の電源電圧関係の一例を示す説明図である。図９は、図８（ａ）の出力ドライバ回路において、その動作の一例を示す波形図である。

図８に示す出力ドライバ回路ＴＸ＿ＢＫ２は、電圧信号生成回路ブロックＶＳＧ＿ＢＫと、電流信号生成回路ブロックＩＳＧ＿ＢＫｐ２，ＩＳＧ＿ＢＫｎ２と、正極出力ノードＴＸＰおよび負極出力ノードＴＸＮを備えている。すなわち、図８のＴＸ＿ＢＫ２は、図２の出力ドライバ回路ＴＸ＿ＢＫ１と比較して、図２のパルス信号生成回路ＰＧＥＮ１，ＰＧＥＮ２が削除され、図２の電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１が図８のＩＳＧ＿ＢＫｐ２，ＩＳＧ＿ＢＫｎ２に置き換わった構成となっている。ＶＳＧ＿ＢＫは、図２の場合と同様に、それぞれインピーダンスＺ０を持つ抵抗Ｒｐ１，Ｒｐ２，Ｒｎ１，Ｒｎ２と、スイッチ回路ＳＷｐ１，ＳＷｐ２，ＳＷｎ１，ＳＷｎ２を備え、Ｒｐ１，Ｒｐ２の一端に高電位側出力電源電圧ＶＯＨが供給され、Ｒｎ１，Ｒｎ２の一端に低電位側出力電源電圧ＶＯＬが供給される。

ＩＳＧ＿ＢＫｐ２は、一端が電源電圧ＶＤＤに接続された定電流源ＩＳ１０と、ＩＳ１０の他端に一端が共通に接続されたスイッチ回路ＳＷｐ５，ＳＷｐ６を備える。ＳＷｐ５の他端は、ＴＸＰに接続され、ＳＷｐ６の他端は、ＴＸＮに接続される。同様に、ＩＳＧ＿ＢＫｎ２は、一端が接地電源電圧ＧＮＤに接続された定電流源ＩＳ２０と、ＩＳ２０の他端に一端が共通に接続されたスイッチ回路ＳＷｎ５，ＳＷｎ６を備える。ＳＷｎ５の他端は、ＴＸＮに接続され、ＳＷｎ６の他端は、ＴＸＰに接続される。ＩＳ１０とＩＳ２０は、同一の電流値Ｉ０に設定される。ＳＷｐ５，ＳＷｎ５は、正極データ入力信号ＤＩＮ＿Ｐが‘Ｈ’レベル（負極データ入力信号ＤＩＮ＿Ｎが‘Ｌ’レベル）の際にオンに駆動され、ＳＷｐ６，ＳＷｎ６は、ＤＩＮ＿Ｐが‘Ｌ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベル）の際にオンに駆動される。

ここで、ＩＳ１０，ＩＳ２０の電流値Ｉ０は、（ＶＯＨ−ＶＯＬ）／（２×Ｚ０）に設定される。そうすると、ＴＸＰとＴＸＮの間にインピーダンス２×Ｚ０の外部負荷抵抗Ｒｌｄを接続した場合に、図９に示すように、ＴＸＰとＴＸＮの間に（ＶＯＨ−ＶＯＬ）の電圧振幅を得ることが可能となる。例えば、定常時においてＶＳＧ＿ＢＫによる電圧駆動を用いる場合には、図５で説明したように、ＴＸＰとＴＸＮの間の電圧振幅は（ＶＯＨ−ＶＯＬ）／２となってしまう。この場合、電圧振幅を大きくして伝送波形品質を向上させる（アイパターンのアイを拡大させる）ためには、ＶＯＨを高くし、ＶＯＬを低くする必要があり、これは結果的に、高いＶＯＨを生成するため更に高い電源電圧が必要となることを意味する。

そこで、図８（ａ）のような構成例を用いると、ＩＳ１０，ＩＳ２０がデータ遷移時に電流駆動を行うと共に、定常時の電圧レベルも生成するため、立ち上がり・立ち下がり速度の高速性を維持しつつ、高い電源電圧を用いずとも外部負荷抵抗Ｒｌｄに対する電圧振幅を拡大することが可能となる。なお、ＴＸＰとＴＸＮの間の電圧振幅が（ＶＯＨ−ＶＯＬ）となると、実質的にＶＳＧ＿ＢＫのＶＯＨとＶＯＬによる電流の入出力は行われず、ＶＳＧ＿ＢＫはインピーダンス整合用の回路としてのみ機能する。

なお、ＶＤＤとＶＯＨ、ならびにＧＮＤとＶＯＬの電圧関係は、図８（ｂ）に示すように、ＩＳ１０とＩＳ２０をＭＯＳトランジスタの飽和領域動作で実現した場合、（ＶＤＤ−ＶＯＨ）≧（（２×Ｉ０）／ｇｍ）、（ＶＯＬ−ＧＮＤ）≧（（２×Ｉ０）／ｇｍ）の関係を満たす必要がある。ここで、ｇｍは、当該ＭＯＳトランジスタの相互インダクタンスである。したがって、実際上は、定常時に電流駆動を用いる場合でも、Ｒｌｄに対する電圧振幅の拡大範囲に上限が存在するが、前述したような電圧駆動を用いる場合と比較すると、十分に拡大することが可能となる。

このように、図８の出力ドライバ回路を用いることで、例えば、次のような効果が得られる。第１に、通信速度の高速化が図れる。すなわち、データの遷移時において、電流信号生成回路ブロックＩＳＧ＿ＢＫｐ２，ＩＳＧ＿ＢＫｎ２により、ＴＸＰ，ＴＸＮに寄生した容量Ｃｐ１，Ｃｐ２を高速に充放電できることから、当該容量の影響を低減でき、ＴＸＰ，ＴＸＮの立ち上がり・立ち下がり速度を向上させることができる。第２に、伝送波形品質の向上が図れる。すなわち、定電流源ＩＳ１０，ＩＳ２０は、通常、高インピーダンスを持つため、電圧信号生成回路ブロックＶＳＧ＿ＢＫを主としてインピーダンス整合を行うことができ、波形反射を抑制できる。

第３に、前述した通信速度の高速化を維持しつつ、消費電力の低減と伝送波形品質の向上をバランスよく実現することが可能となる。すなわち、図２で述べたように、消費電力の低減と伝送波形品質の兼ね合いから、適用する通信システムに応じて定常時における最適なデータ出力信号の振幅が存在する。この際に、振幅を拡大する側が問題となる。図２の構成例のように、定常時の振幅を電圧信号生成回路ブロックＶＳＧ＿ＢＫによって生成する場合には、前述したように電源電圧を高くしないとその振幅を拡大できなかったが、図８の構成例を用いると、それよりも低い電源電圧で振幅の拡大が図れる。

図１０は、図８（ａ）の出力ドライバ回路において、その詳細な構成例を示す回路図である。図１０に示す出力ドライバ回路ＴＸ＿ＢＫ２ａは、電圧信号生成回路ブロックＶＳＧ＿ＢＫと、電流信号生成回路ブロックＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４と、電源生成回路ＶＧＥＮ＿Ｈ，ＶＧＥＮ＿Ｌと、複数のインバータ回路ＩＶ３〜ＩＶ６を備えている。すなわち、図１０のＴＸ＿ＢＫ２ａは、図３の出力ドライバ回路ＴＸ＿ＢＫ１ａと比較して、パルス信号生成回路ＰＧＥＮ１ａ，ＰＧＥＮ２ａが削除され、図３の電流信号生成回路ブロックＩＳＧ＿ＢＫ１，ＩＳＧ＿ＢＫ２が図１０のＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４に置き換わった構成となっている。これ以外の構成に関しては、図３と同様であるため詳細な説明は省略する。

ＩＳＧ＿ＢＫ３は、ＰＭＯＳトランジスタＭＰｉ５，ＭＰｓ５およびＮＭＯＳトランジスタＭＮｓ６，ＭＮｉ６から構成される。ＭＰｉ５は、ソースが電源電圧ＶＤＤに、ドレインがＭＰｓ５のソースにそれぞれ接続され、ゲートに基準電圧ＶＢｐが印加される。ＭＰｓ５は、ドレインがＴＸＰに接続され、ゲートに負極データ入力信号ＤＩＮ＿Ｎが印加される。ＭＮｉ６は、ソースが接地電源電圧ＧＮＤに、ドレインがＭＮｓ６のソースにそれぞれ接続され、ゲートに基準電圧ＶＢｎが印加される。ＭＮｓ６は、ドレインがＴＸＰに接続され、ゲートにＤＩＮ＿Ｎが印加される。図１０におけるＭＰｉ５，ＭＰｓ５，ＭＮｓ６，ＭＮｉ６は、それぞれ、図８におけるＩＳ１０，ＳＷｐ５，ＳＷｎ６，ＩＳ２０に該当する。

ＩＳＧ＿ＢＫ４は、ＰＭＯＳトランジスタＭＰｉ６，ＭＰｓ６およびＮＭＯＳトランジスタＭＮｓ５，ＭＮｉ５から構成される。ＭＰｉ６は、ソースがＶＤＤに、ドレインがＭＰｓ６のソースにそれぞれ接続され、ゲートにＶＢｐが印加される。ＭＰｓ６は、ドレインがＴＸＮに接続され、ゲートに正極データ入力信号ＤＩＮ＿Ｐが印加される。ＭＮｉ５は、ソースがＧＮＤに、ドレインがＭＮｓ５のソースにそれぞれ接続され、ゲートにＶＢｎが印加される。ＭＮｓ５は、ドレインがＴＸＮに接続され、ゲートにＤＩＮ＿Ｐが印加される。図１０におけるＭＰｉ６，ＭＰｓ６，ＭＮｓ５，ＭＮｉ５は、それぞれ、図８におけるＩＳ１０，ＳＷｐ６，ＳＷｎ５，ＩＳ２０に該当する。

このような構成例を用いると、ＤＩＮ＿Ｎが‘Ｌ’レベル（ＤＩＮ＿Ｐが‘Ｈ’レベル）の際、ＭＰｓ５とＭＮｓ５がオンとなり、ＭＰｉ５で定められる電流によってＴＸＰが充電され、ＭＮｉ５で定められる電流によってＴＸＮが放電される。また、ＤＩＮ＿Ｐが‘Ｌ’レベル（ＤＩＮ＿Ｎが‘Ｈ’レベル）の際、ＭＰｓ６とＭＮｓ６がオンとなり、ＭＰｉ６で定められる電流によってＴＸＮが充電され、ＭＮｉ６で定められる電流によってＴＸＰが放電される。

図１１（ａ）、（ｂ）は、図１０の出力ドライバ回路ＴＸ＿ＢＫ２ａにおいて、基準電圧ＶＢｎ，ＶＢｐを生成する回路の構成例を示す回路図である。図１１（ａ）に示す基準電圧生成回路ＶＢＮＧＥＮは、アンプ回路ＡＭＰｎと、ＮＭＯＳトランジスタＭＮｂ１と、ダミー用の抵抗Ｒｄｍを備えている。ＡＭＰｎは、負極入力ノードに低電位側出力電源電圧ＶＯＬが印加され、出力ノードがＭＮｂ１のゲートに接続され、正極入力ノードがＭＮｂ１のドレインに接続される。ＭＮｂ１のソースはＧＮＤに接続される。Ｒｄｍは、一端がＭＮｂ１のドレインに接続され、他端に高電位側出力電源電圧ＶＯＨが印加される。ここで、ＭＮｂ１は、前述したＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４におけるＭＮｉ６，ＭＮｉ５とカレントミラー接続（すなわちゲートが共通接続）され、この共通ゲート電圧がＶＢｎとなる。

図１１（ａ）において、Ｒｄｍは、抵抗値が外部負荷抵抗のインピーダンスとなる（２×Ｚ０）のｎ倍に設定される。また、前述したＭＮｉ６，ＭＮｉ５のトランジスタサイズをＷＮとして、ＭＮｂ１のトランジスタサイズは、ＷＮの１／ｎ倍に設定される。そうすると、Ｒｄｍには、（ＶＯＨ−ＶＯＬ）／（ｎ×２×Ｚ０）の電流が流れ、この電流がＭＮｂ１に供給され、カレントミラー接続に伴ってＭＮｉ６，ＭＮｉ５には、そのｎ倍の電流が流れる。その結果、ＭＮｉ６，ＭＮｉ５は、（ＶＯＨ−ＶＯＬ）／（２×Ｚ０）の電流値Ｉ０を持つ電流源となる。なお、Ｒｄｍを（２×Ｚ０）のｎ倍に設定することで、ＶＯＨから流れる貫通電流の大きさを抑制でき、消費電力の低減が図れる。

一方、基準電圧ＶＢｐは、図１１（ｂ）に示す２個の基準電圧生成回路ＶＢＰＧＥＮ１，ＶＢＰＧＥＮ２のいずれかによって生成される。ＶＢＰＧＥＮ１は、ＰＭＯＳトランジスタＭＰｂ２とＮＭＯＳトランジスタＭＮｂ２によって構成される。ＭＰｂ２は、ソースがＶＤＤに接続され、ゲートとドレインが共通に接続される。ＭＮｂ２は、ソースがＧＮＤに接続され、ドレインがＭＰｂ２のドレイン（ゲート）に接続され、ゲートに図１１（ａ）で生成したＶＢｎが印加される。ここで、ＭＰｂ２は、前述したＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４におけるＭＰｉ５，ＭＰｉ６とカレントミラー接続（すなわちゲートが共通接続）され、この共通ゲート電圧がＶＢｐとなる。

このような構成例において、ＭＮｂ２のトランジスタサイズは、例えばＭＮｂ１と同様にＷＮ／ｎに設定される。また、前述したＭＰｉ５，ＭＰｉ６のトランジスタサイズをＷＰとして、ＭＰｂ２のトランジスタサイズは、ＷＰの１／ｎ倍に設定される。そうすると、ＭＮｂ２には、ＭＮｂ１と同様に（ＶＯＨ−ＶＯＬ）／（ｎ×２×Ｚ０）の電流が流れ、この電流がＭＰｂ２に供給され、カレントミラー接続に伴ってＭＰｉ５，ＭＰｉ６には、そのｎ倍の電流が流れる。その結果、ＭＰｉ５，ＭＰｉ６は、（ＶＯＨ−ＶＯＬ）／（２×Ｚ０）の電流値Ｉ０を持つ電流源となる。

また、図１１（ｂ）に示す基準電圧生成回路ＶＢＰＧＥＮ２は、アンプ回路ＡＭＰｐと、ＰＭＯＳトランジスタＭＰｂ１と、ダミー用の抵抗Ｒｄｍを備えている。ＡＭＰｐは、負極入力ノードに高電位側出力電源電圧ＶＯＨが印加され、出力ノードがＭＰｂ１のゲートに接続され、正極入力ノードがＭＰｂ１のドレインに接続される。ＭＰｂ１のソースはＶＤＤに接続される。Ｒｄｍは、一端がＭＰｂ１のドレインに接続され、他端に低電位側出力電源電圧ＶＯＬが印加される。ここで、ＭＰｂ１は、前述したＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４におけるＭＰｉ５，ＭＰｉ６とカレントミラー接続（すなわちゲートが共通接続）され、この共通ゲート電圧がＶＢｐとなる。このような構成例を用いると、図１１（ａ）で述べたＶＢＮＧＥＮと同様な原理により、ＭＰｉ５，ＭＰｉ６は、（ＶＯＨ−ＶＯＬ）／（２×Ｚ０）の電流値Ｉ０を持つ電流源となる。

図１２（ａ）は、図１０の出力ドライバ回路ＴＸ＿ＢＫ２ａにおける電源生成回路の変形例を示す回路図であり、図１２（ｂ）は、その比較例を示す回路図である。前述した図１０のＴＸ＿ＢＫ２ａにおいては、例えば電源生成回路ＶＧＥＮ＿Ｈとして、図１２（ｂ）に示すように、アンプ回路ＡＭＰｈを含んだ電源レギュレータ回路ＶＲＥＧ＿Ｈを用いた。ここで、ＶＧＥＮ＿Ｈから生成されるＶＯＨは、外部負荷抵抗（Ｒｌｄ）とのインピーダンス整合を実現するため、出力インピーダンスが周波数依存性を持たないように設計することが望ましい。そこで、通常、ＡＭＰｈによる負帰還ループにより低周波領域における出力インピーダンスの安定化が図られ、高周波領域では、ＰＭＯＳトランジスタＭＰｈのソース・ドレイン間に接続された容量Ｃｒによって出力インピーダンスの安定化が図られる。ただし、ＡＭＰｈのループ帯域は、実際にはＭＰｈのゲートに位相補償用の容量Ｃｃを付加する必要があるため、広くすることができない。その結果、Ｃｒの容量値を大きくする必要性等が生じてくる。

そこで、図１２（ａ）に示すように、ソースフォロワ回路によってＶＯＨ，ＶＯＬを供給する方式を用いることが有益となる。図１２（ａ）において、電源生成回路ＶＧＥＮ＿Ｈ２は、ソースがＶＤＤに接続され、ゲートにＶＯＨ＋Ｖｔｈが印加されたＮＭＯＳトランジスタＭＮｈと、ＭＮｈのソース・ドレイン間に接続された容量Ｃｒによって構成される。そして、ＭＮｈのソースからＶＯＨが出力される。また、図１２（ａ）において、電源生成回路ＶＧＥＮ＿Ｌ２は、ソースがＧＮＤに接続され、ゲートにＶＯＬ−Ｖｔｈが印加されたＰＭＯＳトランジスタＭＰｌと、ＭＰｌのソース・ドレイン間に接続された容量Ｃｒによって構成される。そして、ＭＰｌのソースからＶＯＬが出力される。

このようなソースフォロワ回路は、周波数の応答性が高いため、Ｃｒを小さくすることが可能となる。また、特に、図８等の構成例においては、前述したようにＶＯＨ，ＶＯＬに流す電流は少なくてよいため、ソースフォロワ回路でも十分な電流を供給することが可能である。ただし、ソースフォロワ回路を用いると、ＶＯＨの上限の低下とＶＯＬの下限の上昇に伴い出力振幅が拡大できない懸念があるが、図８等の構成例では、そもそもＩＳ１０，ＩＳ２０が定電流源として機能するために、ＶＯＨ≦ＶＤＤ−ＶｔｈおよびＶＯＬ≧Ｖｔｈの条件が必要となるので特に問題にならない。

以上、本実施の形態３の出力ドライバ回路を用いることで、代表的には、通信速度の高速化に加えて、消費電力の低減が図れる。また、通信速度の高速化に加えて、伝送波形品質の向上が図れる。

（実施の形態４）
本実施の形態４では、実施の形態３で述べた図１０の出力ドライバ回路ＴＸ＿ＢＫ２ａの変形例について説明する。図１３は、本発明の実施の形態４による出力ドライバ回路において、その構成の一例を示す回路図である。図１３に示す出力ドライバ回路ＴＸ＿ＢＫ２ｂは、図８に示した出力ドライバ回路ＴＸ＿ＢＫ２に対応するものである。図１３のＴＸ＿ＢＫ２ｂは、前述した図１０のＴＸ＿ＢＫ２ａと比較して、図１０の電流信号生成回路ブロックＩＳＧ＿ＢＫ３，ＩＳＧ＿ＢＫ４が図１３の電流信号生成回路ブロックＩＳＧ＿ＢＫ５，ＩＳＧ＿ＢＫ６に置き換わり、更に、レベルシフト回路ＬＳｐ１，ＬＳｐ２，ＬＳｎ１，ＬＳｎ２が追加された構成となっている。これら以外の構成に関しては図１０と同様であるため、詳細な説明は省略する。

ＬＳｐ１は、正極データ入力信号ＤＩＮ＿Ｐを受けて反転動作を行い、電源電圧ＶＤＤを‘Ｈ’レベル、基準電圧ＶＢｐを‘Ｌ’レベルとして出力する。ＬＳｐ２は、負極データ入力信号ＤＩＮ＿Ｎを受けて反転動作を行い、ＶＤＤを‘Ｈ’レベル、ＶＢｐを‘Ｌ’レベルとして出力する。ＬＳｎ１は、ＤＩＮ＿Ｎを受けて反転動作を行い、基準電圧ＶＢｎを‘Ｈ’レベル、接地電源電圧ＧＮＤを‘Ｌ’レベルとして出力する。ＬＳｎ２は、ＤＩＮ＿Ｐを受けて反転動作を行い、ＶＢｎを‘Ｈ’レベル、ＧＮＤを‘Ｌ’レベルとして出力する。このＶＢｐ，ＶＢｎは、図１１で述べたような回路によって生成される。

ＩＳＧ＿ＢＫ５は、ＰＭＯＳトランジスタＭＰｉｓ５およびＮＭＯＳトランジスタＭＮｉｓ６から構成される。ＭＰｉｓ５は、ソースがＶＤＤに、ドレインがＴＸＰにそれぞれ接続され、ゲートがＬＳｐ１の出力によって制御される。ＭＮｉｓ６は、ソースがＧＮＤに、ドレインがＴＸＰにそれぞれ接続され、ゲートがＬＳｎ２の出力によって制御される。ＭＰｉｓ５は、図８におけるＩＳ１０およびＳＷｐ５に該当し、ＭＮｉｓ６は、図８におけるＩＳ２０およびＳＷｎ６に該当する。

ＩＳＧ＿ＢＫ６は、ＰＭＯＳトランジスタＭＰｉｓ６およびＮＭＯＳトランジスタＭＮｉｓ５から構成される。ＭＰｉｓ６は、ソースがＶＤＤに、ドレインがＴＸＮにそれぞれ接続され、ゲートがＬＳｐ２の出力によって制御される。ＭＮｉｓ５は、ソースがＧＮＤに、ドレインがＴＸＮにそれぞれ接続され、ゲートがＬＳｎ１の出力によって制御される。ＭＰｉｓ６は、図８におけるＩＳ１０およびＳＷｐ６に該当し、ＭＮｉｓ５は、図８におけるＩＳ２０およびＳＷｎ５に該当する。

図１３において、ＤＩＮ＿Ｎが‘Ｌ’レベル（ＤＩＮ＿Ｐが‘Ｈ’レベル）の際には、ＬＳｐ１からＶＢｐが、ＬＳｎ１からＶＢｎがそれぞれ出力され、ＬＳｐ２からＶＤＤが、ＬＳｎ２からＧＮＤがそれぞれ出力される。これによって、ＭＰｉｓ５およびＭＮｉｓ５は、電流値Ｉ０の定電流源となり、ＴＸＰを充電し、ＴＸＮを放電する。一方、ＤＩＮ＿Ｎが‘Ｈ’レベル（ＤＩＮ＿Ｐが‘Ｌ’レベル）の際には、ＬＳｐ２からＶＢｐが、ＬＳｎ２からＶＢｎがそれぞれ出力され、ＬＳｐ１からＶＤＤが、ＬＳｎ１からＧＮＤがそれぞれ出力される。これによって、ＭＰｉｓ６およびＭＮｉｓ６は、電流値Ｉ０の定電流源となり、ＴＸＮを充電し、ＴＸＰを放電する。

このような構成例を用いると、図３で述べたように、ＩＳＧ＿ＢＫ５，ＩＳＧ＿ＢＫ６内の充電経路および放電経路をそれぞれ１段のＭＯＳトランジスタで構成できるため高速化が図れる。ただし、この場合、レベルシフト回路ＬＳｐ１，ＬＳｐ２，ＬＳｎ１，ＬＳｎ２の駆動能力を十分に高くする必要がある。

以上、本実施の形態４の出力ドライバ回路を用いることで、代表的には、実施の形態３の場合と同様に、通信速度の高速化に加えて、消費電力の低減が図れる。また、通信速度の高速化に加えて、伝送波形品質の向上が図れる。

（実施の形態５）
本実施の形態５では、実施の形態１で述べた図２の構成例と実施の形態３で述べた図８の構成例を兼ね備えた構成例について説明する。図１４は、本発明の実施の形態５による出力ドライバ回路において、その構成の一例を示す概略図である。図１４に示す出力ドライバ回路ＴＸ＿ＢＫ３は、図２で述べた、電圧信号生成回路ブロックＶＳＧ＿ＢＫ、パルス信号生成回路ＰＧＥＮ１，ＰＧＥＮ２、および電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１と、図８で述べた電流信号生成回路ブロックＩＳＧ＿ＢＫｐ２，ＩＳＧ＿ＢＫｎ２を備えた構成となっている。

このような構成において、正極データ入力信号ＤＩＮ＿Ｐおよび負極データ入力信号ＤＩＮ＿Ｎが遷移した際には、図２で述べたようにＰＧＥＮ１，ＰＧＥＮ２からパルス信号が生成され、このパルス信号の活性状態の期間でＩＳ１，ＩＳ２によってＴＸＰ，ＴＸＮの電流駆動が行われる。また、これと並行して、図８で述べたように、ＩＳ１０，ＩＳ２０によってＴＸＰ，ＴＸＮの電流駆動が行われ、ＶＳＧ＿ＢＫによってＴＸＰ，ＴＸＮの電圧駆動が行われる。このデータ遷移期間では、主として、ＩＳ１０，ＩＳ２０による電流駆動に対してＩＳ１，ＩＳ２による電流駆動を加えることでプリエンファシスを行い、この間、ＶＳＧ＿ＢＫは、インピーダンス整合用の回路として機能する。

その後、ＰＧＥＮ１，ＰＧＥＮ２からのパルス信号が非活性状態となると、ＴＸＰ，ＴＸＮにおけるデータ出力信号は定常期間に移行する。この際には、図８で述べたように、ＩＳ１０，ＩＳ２０によってＴＸＰ，ＴＸＮの電流駆動が行われ、ＶＳＧ＿ＢＫによってＴＸＰ，ＴＸＮの電圧駆動が行われる。この定常期間では、主として、ＩＳ１０，ＩＳ２０による電流駆動によってＴＸＰ，ＴＸＮにおける出力振幅が設定され、この間、ＶＳＧ＿ＢＫは、インピーダンス整合用の回路として機能する。

以上、本実施の形態５の出力ドライバ回路を用いることで、代表的には、実施の形態１で述べた各種効果と、実施の形態３で述べた各種効果が相乗的に得られ、これによって、更なる通信速度の高速化に加えて、消費電力の低減が図れる。また、更なる通信速度の高速化に加えて、更なる伝送波形品質の向上が図れる。なお、図１４に示したＴＸ＿ＢＫ３は、より詳細には、図３、図６、図１０、図１３等で説明した各種回路を適宜組み合わせることで実現可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による出力ドライバ回路は、特に、光通信システムにおけるレーザダイオードの駆動ドライバとして適用して有益なものであり、これに限らず、高速通信向けの差動出力ドライバとして広く適用可能である。

ＡＤ アンド演算回路
ＡＭＰ アンプ回路
Ｃ 容量
ＣＤＲ 信号再生回路
ＣＬＫ クロック信号
ＣＳＷ ＣＭＯＳスイッチ回路
ＤＡＭＰ 差動増幅回路
ＤＡＴ パラレルデータ信号
ＤＩ，ＤＩＮ データ入力信号
ＤＯ，ＤＯＵＴ データ出力信号
ＤＶ ドライバ回路
ＥＭＰ プリエンファシス回路
ＥＯＣ 電気・光変換回路
ＧＮＤ 接地電源電圧
ＩＦ＿Ｉ 入力回路
ＩＦ＿Ｏ 出力回路
ＩＮ 入力信号
ＩＮ＿ＯＰ 光入力データ信号
ＩＳ 定電流源
ＩＳＧ＿ＢＫ 電流信号生成回路ブロック
ＩＶ インバータ回路
ＩＶＳＥＬ 反転セレクタ回路
ＬＳ レベルシフト回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＯＥＣ 光・電気変換回路
ＯＦＥ＿ＢＬＫ 光・電気変換ブロック
ＯＲ オア演算回路
ＯＵＴ 出力信号
ＯＵＴ＿ＯＰ 光出力データ信号
ＰＧＥＮ パルス信号生成回路
ＰＳＣ パラレル・シリアル変換回路
ＰＵ 上位層論理ブロック
Ｒ 抵抗
ＳＤ＿ＢＬＫ シリアル・パラレル変換ブロック
ＳＬＣ スライス回路
ＳＰＣ シリアル・パラレル変換回路
ＳＷ スイッチ回路
Ｓｄｓｅｌ 遅延量選択信号
ＴＸ＿ＢＫ 出力ドライバ回路
ＴＸＮ 負極出力ノード
ＴＸＰ 正極出力ノード
ＶＢ 基準電圧
ＶＤＤ 電源電圧
ＶＤＬＹ 可変遅延回路
ＶＧＥＮ 電源生成回路
ＶＯＨ，ＶＯＬ 出力電源電圧
ＶＲＥＧ 電源レギュレータ回路
ＶＳＧ＿ＢＫ 電圧信号生成回路ブロック

Claims (15)

1. 正極差動出力ノードと第１電源の間の導通・非導通を制御する第１回路と、
   負極差動出力ノードと前記第１電源より低電圧である第２電源との間の導通・非導通を制御する第２回路と、
   前記負極差動出力ノードと前記第１電源の間の導通・非導通を制御する第３回路と、
   前記正極差動出力ノードと前記第２電源の間の導通・非導通を制御する第４回路と、
   差動入力ノードが第１論理レベルから第２論理レベルに遷移した際に第１パルス信号を生成する第１パルス生成回路と、
   前記差動入力ノードが前記第２論理レベルから前記第１論理レベルに遷移した際に第２パルス信号を生成する第２パルス生成回路と、
   前記正極差動出力ノードに充電電流を流す第１電流回路と、
   前記負極差動出力ノードに放電電流を流す第２電流回路と、
   前記負極差動出力ノードに充電電流を流す第３電流回路と、
   前記正極差動出力ノードに放電電流を流す第４電流回路とを備え、
   前記第１及び第２回路は、前記差動入力ノードが前記第２論理レベルの際に導通状態かつ第１インピーダンスに制御され、前記第１論理レベルの際に非導通状態に制御され、
   前記第３及び第４回路は、前記差動入力ノードが前記第１論理レベルの際に導通状態かつ前記第１インピーダンスに制御され、前記第２論理レベルの際に非導通状態に制御され、
   前記第１及び第２電流回路は、前記第１パルス信号のパルス幅の期間に電流を流し、
   前記第３及び第４電流回路は、前記第２パルス信号のパルス幅の期間に電流を流すことを特徴とする出力ドライバ回路。
2. 請求項１記載の出力ドライバ回路において、
   前記第１及び第２パルス信号のパルス幅は、前記正極及び負極差動出力ノードから出力されるデータ信号のデータレートの１サイクルより小さいことを特徴とする出力ドライバ回路。
3. 請求項２記載の出力ドライバ回路において、
   前記第１電流回路は、前記正極差動出力ノードと第３電源の間を電流経路とし、制御入力ノードに前記第１パルス信号が入力された１段構成の第１トランジスタによって実現され、
   前記第２電流回路は、前記負極差動出力ノードと前記第３電源より低電圧である第４電源との間を電流経路とし、制御入力ノードに前記第１パルス信号が入力された１段構成の第２トランジスタによって実現され、
   前記第３電流回路は、前記負極差動出力ノードと前記第３電源の間を電流経路とし、制御入力ノードに前記第２パルス信号が入力された１段構成の第３トランジスタによって実現され、
   前記第４電流回路は、前記正極差動出力ノードと前記第４電源の間を電流経路とし、制御入力ノードに前記第２パルス信号が入力された１段構成の第４トランジスタによって実現されることを特徴とする出力ドライバ回路。
4. 請求項２記載の出力ドライバ回路において、
   前記第１パルス信号のパルス幅および前記第２パルス信号のパルス幅は、それぞれ設定に応じて可変に制御されることを特徴とする出力ドライバ回路。
5. 請求項４記載の出力ドライバ回路において、
   前記第１パルス信号は、第３および第４パルス信号からなり、
   前記第２パルス信号は、第５および第６パルス信号からなり、
   前記第１電流回路は、前記第３パルス信号のパルス幅の期間で前記充電電流を流し、
   前記第２電流回路は、前記第４パルス信号のパルス幅の期間で前記放電電流を流し、
   前記第３電流回路は、前記第５パルス信号のパルス幅の期間で前記充電電流を流し、
   前記第４電流回路は、前記第６パルス信号のパルス幅の期間で前記放電電流を流し、
   前記第３パルス信号のパルス幅は、第１可変遅延回路の遅延設定量によって定められ、
   前記第４パルス信号のパルス幅は、第２可変遅延回路の遅延設定量によって定められ、
   前記第５パルス信号のパルス幅は、第３可変遅延回路の遅延設定量によって定められ、
   前記第６パルス信号のパルス幅は、第４可変遅延回路の遅延設定量によって定められることを特徴とする出力ドライバ回路。
6. 請求項２記載の出力ドライバ回路において、
   前記第１電源は、電圧値を設定可能な第１電源レギュレータ回路によって生成され、
   前記第２電源は、電圧値を設定可能な第２電源レギュレータ回路によって生成されることを特徴とする出力ドライバ回路。
7. 正極差動出力ノードと第１電圧値を持つ第１電源との間の導通・非導通を制御する第１回路と、
   負極差動出力ノードと前記第１電圧値より低い第２電圧値を持つ第２電源との間の導通・非導通を制御する第２回路と、
   前記負極差動出力ノードと前記第１電源の間の導通・非導通を制御する第３回路と、
   前記正極差動出力ノードと前記第２電源の間の導通・非導通を制御する第４回路と、
   前記正極差動出力ノードに第１電流値の充電電流を流す第１電流回路と、
   前記負極差動出力ノードに前記第１電流値の放電電流を流す第２電流回路と、
   前記負極差動出力ノードに前記第１電流値の充電電流を流す第３電流回路と、
   前記正極差動出力ノードに前記第１電流値の放電電流を流す第４電流回路とを備え、
   前記第１及び第２回路は、差動入力ノードが第２論理レベルの際に導通状態かつ第１インピーダンスに制御され、第１論理レベルの際に非導通状態に制御され、
   前記第３及び第４回路は、前記差動入力ノードが前記第１論理レベルの際に導通状態かつ前記第１インピーダンスに制御され、前記第２論理レベルの際に非導通状態に制御され、
   前記第１及び第２電流回路は、前記差動入力ノードが前記第２論理レベルの際に電流を流し、
   前記第３及び第４電流回路は、前記差動入力ノードが前記第１論理レベルの際に電流を流し、
   前記第１電流値は、（第１電圧値−第２電圧値）／（２×第１インピーダンス）であることを特徴とする出力ドライバ回路。
8. 請求項７記載の出力ドライバ回路において、
   前記第１電源は、第１ソースフォロワ回路によって生成され、
   前記第２電源は、第２ソースフォロワ回路によって生成されることを特徴とする出力ドライバ回路。
9. 請求項７記載の出力ドライバ回路において、
   前記第１電流回路は、第３電源と前記正極差動出力ノードの間で電流経路が直列に接続された第１及び第２トランジスタによって実現され、
   前記第２電流回路は、前記第３電源よりも低電圧である第４電源と前記負極差動出力ノードの間で電流経路が直列に接続された第３及び第４トランジスタによって実現され、
   前記第３電流回路は、前記第３電源と前記負極差動出力ノードの間で電流経路が直列に接続された第５及び第６トランジスタによって実現され、
   前記第４電流回路は、前記第４電源と前記正極差動出力ノードの間で電流経路が直列に接続された第７及び第８トランジスタによって実現され、
   前記第２及び第４トランジスタは、前記差動入力ノードが前記第２論理レベルの際にオンに、前記第１論理レベルの際にオフに制御され、
   前記第６及び第８トランジスタは、前記差動入力ノードが前記第１論理レベルの際にオンに、前記第２論理レベルの際にオフに制御され、
   前記第１及び第５トランジスタは、それぞれ、制御入力ノードに第１制御電圧を受けて前記第１電流値を生成し、
   前記第３及び第７トランジスタは、それぞれ、制御入力ノードに第２制御電圧を受けて前記第１電流値を生成することを特徴とする出力ドライバ回路。
10. 請求項９記載の出力ドライバ回路において、
    前記第１制御電圧または前記第２制御電圧のいずれか一方は、制御電圧生成回路によって生成され、
    前記制御電圧生成回路は、
    一端が前記第１電源または前記第２電源の一方に接続されたダミー抵抗と、
    前記ダミー抵抗の他端に直列に接続され、前記第１及び第５トランジスタか、あるいは前記第３及び第７トランジスタとカレントミラー接続されたダミートランジスタと、
    前記ダミー抵抗の他端を前記第１電源または前記第２電源の他方に固定すると共に前記ダミートランジスタの制御入力ノードを制御するアンプ回路とを備え、
    前記ダミー抵抗は、（２×第１インピーダンス×Ｎ）の抵抗値を持ち、
    前記ダミートランジスタは、前記第１及び第５トランジスタの１／Ｎのサイズか、あるいは前記第３及び第７トランジスタの１／Ｎのサイズを持つことを特徴とする出力ドライバ回路。
11. 請求項７記載の出力ドライバ回路において、
    前記第１電流回路は、前記正極差動出力ノードと第５電源の間を電流経路とする１段構成の第９トランジスタによって実現され、
    前記第２電流回路は、前記負極差動出力ノードと前記第５電源より低電圧である第６電源との間を電流経路とする１段構成の第１０トランジスタによって実現され、
    前記第３電流回路は、前記負極差動出力ノードと前記第５電源の間を電流経路とする１段構成の第１１トランジスタによって実現され、
    前記第４電流回路は、前記正極差動出力ノードと前記第６電源の間を電流経路とする１段構成の第１２トランジスタによって実現され、
    前記出力ドライバ回路は、さらに、
    前記差動入力ノードが前記第２論理レベルの際に、前記第９トランジスタの制御入力ノードに前記第１電流値に対応する第３制御電圧を出力する第１レベルシフト回路と、
    前記差動入力ノードが前記第２論理レベルの際に、前記第１０トランジスタの制御入力ノードに前記第１電流値に対応する第４制御電圧を出力する第２レベルシフト回路と、
    前記差動入力ノードが前記第１論理レベルの際に、前記第１１トランジスタの制御入力ノードに前記第３制御電圧を出力する第３レベルシフト回路と、
    前記差動入力ノードが前記第１論理レベルの際に、前記第１２トランジスタの制御入力ノードに前記第４制御電圧を出力する第４レベルシフト回路とを有することを特徴とする出力ドライバ回路。
12. 正極差動出力ノードと第１電圧値を持つ第１電源との間の導通・非導通を制御する第１回路と、
    負極差動出力ノードと前記第１電圧値より低い第２電圧値を持つ第２電源との間の導通・非導通を制御する第２回路と、
    前記負極差動出力ノードと前記第１電源の間の導通・非導通を制御する第３回路と、
    前記正極差動出力ノードと前記第２電源の間の導通・非導通を制御する第４回路と、
    差動入力ノードが第１論理レベルから第２論理レベルに遷移した際に第１パルス信号を生成する第１パルス生成回路と、
    前記差動入力ノードが前記第２論理レベルから前記第１論理レベルに遷移した際に第２パルス信号を生成する第２パルス生成回路と、
    前記正極差動出力ノードに充電電流を流す第１および第５電流回路と、
    前記負極差動出力ノードに放電電流を流す第２および第６電流回路と、
    前記負極差動出力ノードに充電電流を流す第３および第７電流回路と、
    前記正極差動出力ノードに放電電流を流す第４および第８電流回路とを備え、
    前記第１及び第２回路は、前記差動入力ノードが前記第２論理レベルの際に導通状態かつ第１インピーダンスに制御され、前記第１論理レベルの際に非導通状態に制御され、
    前記第３及び第４回路は、前記差動入力ノードが前記第１論理レベルの際に導通状態かつ前記第１インピーダンスに制御され、前記第２論理レベルの際に非導通状態に制御され、
    前記第１及び第２電流回路は、前記第１パルス信号のパルス幅の期間で電流を流し、
    前記第３及び第４電流回路は、前記第２パルス信号のパルス幅の期間で電流を流し、
    前記第５及び第６電流回路は、前記差動入力ノードが前記第２論理レベルの際に第１電流値を持つ電流を流し、
    前記第７及び第８電流回路は、前記差動入力ノードが前記第１論理レベルの際に前記第１電流値を持つ電流を流し、
    前記第１電流値は、（第１電圧値−第２電圧値）／（２×第１インピーダンス）であることを特徴とする出力ドライバ回路。
13. 請求項１２記載の出力ドライバ回路において、
    前記第１電流回路は、前記正極差動出力ノードと第３電源の間を電流経路とし、制御入力ノードに前記第１パルス信号が入力された１段構成の第１トランジスタによって実現され、
    前記第２電流回路は、前記負極差動出力ノードと前記第３電源より低電圧である第４電源との間を電流経路とし、制御入力ノードに前記第１パルス信号が入力された１段構成の第２トランジスタによって実現され、
    前記第３電流回路は、前記負極差動出力ノードと前記第３電源の間を電流経路とし、制御入力ノードに前記第２パルス信号が入力された１段構成の第３トランジスタによって実現され、
    前記第４電流回路は、前記正極差動出力ノードと前記第４電源の間を電流経路とし、制御入力ノードに前記第２パルス信号が入力された１段構成の第４トランジスタによって実現されることを特徴とする出力ドライバ回路。
14. 請求項１３記載の出力ドライバ回路において、
    前記第１パルス信号のパルス幅および前記第２パルス信号のパルス幅は、それぞれ設定に応じて可変に制御されることを特徴とする出力ドライバ回路。
15. 請求項１２記載の出力ドライバ回路において、
    前記第１電源は、第１ソースフォロワ回路によって生成され、
    前記第２電源は、第２ソースフォロワ回路によって生成されることを特徴とする出力ドライバ回路。
    

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