JP2021086916A - ドライバ回路 - Google Patents

Abstract

【課題】出力信号のデータ転送レートを向上させることができるドライバ回路を提供する。【解決手段】本開示によるドライバ回路は、基板上に設けられ、第１電源電圧および第２電源電圧を受け、入力信号に応じて第１電源電圧または第２電源電圧を第１信号として出力する第１ドライバと、第１ドライバの出力に接続された抵抗素子と、抵抗素子を介して第１ドライバに接続され、第１ドライバからの第１信号を、抵抗素子を介して出力信号として出力する第１パッドと、第１パッドの近傍に設けられ、入力信号に基づく駆動信号によって駆動される第２パッドとを備える。【選択図】図２

Description

本開示は、ドライバ回路に関する。

スマートフォン等の通信装置において、通信するデータ量が近年、益々増加している。それに伴い、通信機器のデータ転送レートの高速化が要求されている。データ転送レートを高速化するためには、インタフェースに用いられる出力ドライバ回路の動作も高速化する必要がある。

特開２０１１−１６６２６０号公報 特開２００６−１３５３４４号公報

出力ドライバ回路は、同じ半導体チップ上に設けられたＥＳＤ（Electro-Static Discharge）保護回路および出力パッドを有する。また、出力ドライバ回路は、負荷とのインピーダンス整合をとるための出力抵抗を有する。

このため、ＥＳＤ保護回路の寄生容量、出力パッドの寄生容量および出力抵抗によるＲＣ時定数が、出力ドライバ回路から出力されるデジタル信号の立ち上がり時間Ｔｒ（Time rise）および立ち下がり時間Ｔｆ（Time fall）を遅延させる。このような出力信号の立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆの遅延は、データ転送レートの高速化の妨げとなる。

そこで、本開示は、出力信号のデータ転送レートを向上させることができるドライバ回路を提供する。

本開示の一側面のドライバ回路は、基板上に設けられ、第１電源電圧および第２電源電圧を受け、入力信号に応じて第１電源電圧または第２電源電圧を第１信号として出力する第１ドライバと、第１ドライバの出力に接続された抵抗素子と、抵抗素子を介して第１ドライバに接続され、第１ドライバからの第１信号を、抵抗素子を介して出力信号として出力する第１パッドと、第１パッドの近傍に設けられ、入力信号に基づく駆動信号によって駆動される第２パッドとを備える。

ドライバ回路は、基板上に設けられ、第３電源電圧および第４電源電圧を受け、入力信号に応じて第３電圧または第４電圧を第２パッドに出力する第２ドライバをさらに備えてもよい。

第１ドライバの出力は、第１パッドおよび第２パッドの両方に共通に接続されてもよい。

第２パッドは、第１パッドと基板との間に設けられてもよい。

基板を貫通する貫通電極をさらに備え、第１パッドは、貫通電極上に該貫通電極に接触するように設けられ、第２パッドは、第１パッドの上方に設けられてもよい。

第１パッドは、基板の上方に積層された複数の第１導電体層を含んでもよい。

第１パッドの外周に設けられ、該第１パッドと電気的に分離しており、第２パッドに電気的に接続された第２導電体層をさらに備えてもよい。

複数の第１導電体層のそれぞれの外周に設けられ、該複数の第１導電体層と電気的に分離しており、第２パッドに電気的に接続された複数の第２導電体層をさらに備えてもよい。

複数の第２導電体層は、それぞれ複数の第１導電体層と同じ層に設けられてもよい。

駆動信号は、第１信号と同相の信号であってもよい。

第３および第４電源電圧は、第１電源電圧と第２電源電圧との間にあり、

第３電源電圧と第４電源電圧との差は、第１電源電圧と第２電源電圧との差よりも小さくてもよい。

第３電源電圧と第４電源電圧との差は、第１電源電圧と第２電源電圧との差のほぼ半分であってもよい。

第３電源電圧および第４電源電圧を調節することによって、出力信号の波形を補正してもよい。

駆動信号の立ち上がりタイミングまたは立ち下がりタイミングを調節することによって、出力信号の波形を補正してもよい。

抵抗素子と第１パッドとの間のノードと基板との間に設けられたＥＳＤ保護回路をさらに備えてもよい。

本開示によるドライバ回路を備えた携帯型電子機器の構成の一例を示す該略図。 第１実施形態によるドライバ回路の構成の一例を示すブロック図。 第１実施形態によるドライバ回路の動作の一例を示すタイミング図。 パッドおよびダミーパッドの構成例を示す平面図。 パッドおよびダミーパッドの構成例を示す断面図。 パッドおよびダミーパッドの他の構成例を示す平面図。 パッドおよびダミーパッドの他の構成例を示す断面図。 パッドおよびダミーパッドのさらに他の構成例を示す平面図。 パッドおよびダミーパッドのさらに他の構成例を示す断面図。 パッドおよびダミーパッドのさらに他の構成例を示す平面図。 パッドおよびダミーパッドのさらに他の構成例を示す平面図。 パッドおよびダミーパッドのさらに他の構成例を示す平面図。 第２実施形態によるドライバ回路を用いた差動伝送回路の構成の一例を示すブロック図。 第３実施形態によるドライバ回路の構成の一例を示すブロック図。 第３実施形態によるドライバ回路の動作の一例を示すタイミング図。 第４実施形態によるドライバ回路の動作例を示すタイミング図。 第４実施形態によるドライバ回路の動作例を示すタイミング図。 第５実施形態によるドライバ回路の動作例を示すタイミング図。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、本開示によるドライバ回路を備えた携帯型電子機器の構成の一例を示す該略図である。携帯型電子機器（以下、電子機器１）は、例えば、スマートフォン等の電子機器である。電子機器１は、例えば、ＣＩＳ（CMOS Image Sensor）２と、アプリケーションプロセッサ３と、タイミングコントローラ４と、カラムドライバ５、液晶画面６等を備える。ＣＩＳ２は、光学レンズを介して撮像し、画像データをアプリケーションプロセッサ３へ送信する。アプリケーションプロセッサ３は、画像データを処理して、処理後の画像データをタイミングコントローラ４へ送信する。タイミングコントローラ４は、画像データを受け取り、カラムドライバ５を制御して、液晶画面６へ画像データを表示する。この例のように、電子機器１の内部において、様々な内部機器間においてデータのやり取りが行われている。このとき、各内部機器は、データを送受信するために、転送回路Ｔｘおよびレシーバ回路Ｒｘを有する。転送回路Ｔｘおよびレシーバ回路からなるインタフェース回路のデータ転送レートは、近年のデータ容量の飛躍的な増加に伴い、高速化の要求が高まっている。インタフェース回路では、転送回路Ｔｘの出力にデジタル信号を増幅するためにドライバ回路が用いられている。尚、本開示のドライバ回路１０は、他の任意の電子機器に適用することができる。

図２は、第１実施形態によるドライバ回路１０の構成の一例を示すブロック図である。ドライバ回路１０は、基板１１と、ドライバ２０と、ダミードライバ３０と、抵抗素子４０と、パッド５０と、ダミーパッド６０と、第１〜第４電源７１〜７４と、ＥＳＤ保護回路８０とを備えている。

ドライバ回路１０は、データを出力する内部機器のそれぞれに設けられており、デジタルデータを入力信号として入力し、入力信号の論理に応じた出力信号を出力する。ドライバ回路１０は、上記内部機器を構成するいずれかの半導体チップ内に内蔵されていてもよく、あるいは、１つの半導体チップとして構成されていてもよい。さらに、ドライバ回路１０は、複数の半導体チップで構成されたモジュールであってもよい。以下、ドライバ回路１０は、１つの半導体チップで構成されているものとして説明する。

基板１１は、例えば、シリコン基板等の半導体基板であり、ドライバ回路１０の各構成要素がその上に形成されている。基板１１は、グランドＧＮＤに接続され、接地電位となっている。

第１ドライバとしてのドライバ２０は、基板１１上に設けられており、第１電源７１および第２電源７２からそれぞれ第１電源電圧としての電圧Ｖｄｄおよび第２電源電圧としての電圧Ｖｓｓを受ける。ドライバ２０は、入力信号の論理に応じて、電圧Ｖｄｄまたは電圧Ｖｓｓを第１信号Ｓ１として出力する。電圧Ｖｄｄは、電圧Ｖｓｓよりも高い電圧である。例えば、入力信号の電圧Ｖｉｎがハイレベルを示している場合、ドライバ２０は、電圧Ｖｄｄを第１信号Ｓ１として出力する。入力信号の電圧Ｖｉｎがロウレベルを示している場合、ドライバ２０は、電圧Ｖｓｓを第１信号Ｓ１として出力する。第１信号Ｓ１の電圧振幅は、入力信号のそれよりも大きく、ドライバ２０は入力信号を増幅して出力する。あるいは、第１信号Ｓ１の電圧振幅は、入力信号のそれよりも小さく、ドライバ２０は入力信号を減衰させて出力してもよい。

抵抗素子４０は、基板１１上に設けられており、ドライバ２０の出力端子に接続されている。抵抗素子４０は、パッド５０に接続される負荷側の入力インピーダンスとインピーダンス整合をとるために設けられている。例えば、抵抗素子４０の抵抗値Ｒ０は、３０オーム〜１００オームの範囲で負荷の入力インピーダンスに応じて設定される。第１信号Ｓ１は、抵抗素子４０を通過してパッド５０へ伝送され、出力信号Ｓｏｕｔとしてパッド５０から出力される。

第１パッドとしてのパッド５０は、抵抗素子４０を介してドライバ２０に接続されている。パッド５０は、ドライバ２０から出力された第１信号Ｓ１を、抵抗素子４０を介して出力信号Ｓｏｕｔとして出力する。パッド５０には、例えば、アルミニウム等の導電性金属を用いている。パッド５０は、基板１１の上方に、シリコン酸化膜等の絶縁膜およびダミーパッド６０を介して設けられている。従って、パッド５０とダミーパッド６０との間に寄生容量Ｃｐａｄ１があり、ダミーパッド６０と基板１１との間に寄生容量Ｃｐａｄ２がある。

第２ドライバとしてのダミードライバ３０は、基板１１上に設けられており、第３電源７３および第４電源７４からそれぞれ第３電源電圧としての電圧Ｖｄｄ＿ｄｕｍおよび第４電源電圧としての電圧Ｖｓｓ＿ｄｕｍを受ける。ダミードライバ３０は、ドライバ２０が受け取る入力信号と同じ入力信号を受け取る。そして、ダミードライバ３０は、入力信号の論理に応じて、電圧Ｖｄｄ＿ｄｕｍまたは電圧Ｖｓｓ＿ｄｕｍを駆動信号として出力する。電圧Ｖｄｄ＿ｄｕｍは、電圧Ｖｓｓ＿ｄｕｍよりも高い電圧であり、電圧Ｖｄｄよりも低い電圧である。電圧Ｖｓｓ＿ｄｕｍは、電圧Ｖｓｓよりも高い電圧である。従って、本開示では、電圧Ｖｄｄ＿ｄｕｍ、Ｖｓｓ＿ｄｕｍは、電圧Ｖｄｄと電圧Ｖｓｓとの間にあり、電圧Ｖｄｄ＿ｄｕｍとＶｓｓ＿ｄｕｍとの差（Ｖｄｄ＿ｄｕｍ−Ｖｓｓ＿ｄｕｍ）は、電圧ＶｄｄとＶｓｓとの差（Ｖｄｄ−Ｖｓｓ）よりも小さい。ダミードライバ３０の出力端子は、ダミーパッド６０に接続されている。ダミードライバ３０の出力端子とダミーパッド６０との間の抵抗値は、抵抗素子４０の抵抗値Ｒ０より非常に小さい。従って、ダミードライバ３０から出力されダミーパッド６０を駆動する駆動信号は、第１信号Ｓ１とほぼ同期した同相信号となる。

第２パッドとしてのダミーパッド６０は、パッド５０の近傍に設けられており、例えば、パッド５０の直下に設けられている。即ち、ダミーパッド６０は、パッド５０と基板１１との間に設けられている。ダミーパッド６０とパッド５０との間には、例えば、シリコン酸化膜等の絶縁膜が設けられており、ダミーパッド６０とパッド５０とは容量結合している。よって、ダミードライバ３０は、ダミーパッド６０の電圧を駆動することによって、パッド５０の電圧に影響を与えることができる。つまり、パッド５０とダミーパッド６０との容量結合を利用して、出力信号Ｓｏｕｔを駆動信号Ｓｄで補正することができる。

また、ダミーパッド６０は、ダミードライバ３０の出力に接続されており、入力信号に基づくダミードライバ３０からの駆動信号Ｓｄによって駆動される。駆動信号Ｓｄは、上記のとおり、第１信号Ｓ１とほぼ同期した同相信号である。よって、駆動信号Ｓｄは、第１信号Ｓ１とほぼ同時に立ち上がり、ほぼ同時に立ち下がる。しかし、ドライバ２０とパッド５０との間には、抵抗素子４０およびＥＳＤ保護回路８０が接続されているので、出力信号Ｓｏｕｔは、第１信号Ｓ１および駆動信号Ｓｄよりも、立ち上がり時間および立ち下がり時間においてＲＣ時定数により遅延する。このＲＣ遅延については、図３を参照して後で説明する。

ＥＳＤ保護回路８０は、ノードＮ１と基板１１（即ち、グランドＧＮＤ）との間に接続されている。ノードＮ１は、抵抗素子４０とパッド５０との間の接続ノードである。ＥＳＤ保護回路８０は、例えば、ダイオード、コンデンサ、あるいは、トランジスタ等で構成される。これにより、ＥＳＤ保護回路８０は、パッド５０等からのＥＳＤに対してドライバ回路１０およびその他の内部機器を保護することができる。ＥＳＤ保護回路８０は、ノードＮ１と基板１１との間において寄生容量Ｃｅｓｄを有する。

次に、ドライバ回路１０の動作を説明する。

図３は、第１実施形態によるドライバ回路１０の動作の一例を示すタイミング図である。ドライバ２０が入力信号を受け取り、その入力信号に対応する第１信号Ｓ１を出力する。このとき、第１信号Ｓ１は、入力信号の論理に従って矩形のパルス信号となっている。第１信号Ｓ１の振幅は、電圧Ｖｄｄと電圧Ｖｓｓとの差となる。

ダミードライバ３０は、第１信号Ｓ１と同期した同相信号を駆動信号Ｓｄとして出力する。従って、駆動信号Ｓｄは、第１信号Ｓ１と同様に、入力信号の論理に従って矩形のパルス信号となっている。駆動信号Ｓｄの振幅は、電圧Ｖｄｄ＿ｄｕｍと電圧Ｖｓｓ＿ｄｕｍとの差となる。例えば、駆動信号Ｓｄの振幅は、第１信号Ｓ１の振幅のほぼ半分でもよい。

第１信号Ｓ１および駆動信号Ｓｄは、ともに時点ｔ１、ｔ３で立ち上がり、時点ｔ２、ｔ４で立ち下がっている。尚、図３では、２つのパルス信号のみ示しているが、第１信号Ｓ１および駆動信号Ｓｄは、さらに多数のパルス信号を含んでいる。

ここで、図２に示すように、ドライバ２０の出力は、抵抗素子４０を介してパッド５０に接続されており、かつ、ノードＮ１には、ＥＳＤ保護回路８０が接続されている。従って、ドライバ２０の出力は、抵抗素子４０、ＥＳＤ保護回路８０の寄生容量Ｃｅｓｄ、パッド５０と基板１１との間の寄生容量Ｃｐａｄ１、Ｃｐａｄ２によってＲＣ時定数を有する。

もし、ダミーパッド６０が設けられていない場合、あるいは、ダミードライバ３０がダミーパッド６０を駆動しない場合、ＲＣ時定数により、出力信号Ｓｏｕｔの立ち上がり時間Ｔｒ０および立ち下がり時間Ｔｆ０は長くなる。即ち、図３の出力信号Ｓｏｕｔの破線で示すように、出力信号Ｓｏｕｔは、第１信号Ｓ１の矩形波に対してＲＣ遅延し、立ち上がりおよび立ち下がりにおいて丸まってしまう。これは、寄生容量Ｃｅｓｄ、Ｃｐａｄ１、Ｃｐａｄ２の充放電に時間がかかるためである。このように劣化した出力信号Ｓｏｕｔでは、データ転送レートを向上させることが困難になる。

一方、本開示によるドライバ回路１０は、ダミードライバ３０およびダミーパッド６０を有し、ダミードライバ３０の出力は、抵抗素子等を介することなくダミーパッド６０に直接に配線接続されている。即ち、ダミードライバ３０の出力とダミーパッド６０との間のノードＮ２の抵抗は、抵抗素子４０に相当する抵抗が無くほぼゼロであるので、ノードＮ２の電圧は、ダミードライバ３０の出力に応じて素早く反応することができる。よって、ダミードライバ３０からの駆動信号Ｓｄは、ダミーパッド６０に遅延無く伝達され、ダミーパッド６０を素早く立ち上げ、あるいは、素早く立ち下げることができる。つまり、ダミーパッド６０の電圧は、図３に示す駆動信号Ｓｄとほぼ同様に駆動される。駆動信号Ｓｄは、第１信号Ｓ１と同期した同相信号であるので、結果的に、ダミーパッド６０の電圧は、第１信号Ｓ１に対してほとんど遅延することなく、駆動信号Ｓｄで駆動され得る。

このように、パッド５０とダミーパッド６０との容量結合によって、出力信号Ｓｏｕｔが駆動信号Ｓｄに追従して駆動される。例えば、図３の時点ｔ１、ｔ３において、ダミーパッド６０における駆動信号Ｓｄの立ち上がりによって、パッド５０における出力信号Ｓｏｕｔの立ち上がりが急峻になり、立ち上がり時間はＴｒ１になる。立ち上がり時間Ｔｒ１は、立ち上がり時間Ｔｒ０よりも短い。また、時点ｔ２、ｔ４において、ダミーパッド６０における駆動信号Ｓｄの立ち下がりによって、パッド５０における出力信号Ｓｏｕｔの立ち下がりが急峻になり、立ち下がり時間はＴｆ１になる。立ち下がり時間Ｔｆ１は、立ち下がり時間Ｔｆ０よりも短い。このように、ダミーパッド６０が出力信号Ｓｏｕｔと同期して駆動信号Ｓｄによって充放電されることによって、出力信号Ｓｏｕｔは、あたかも図２の寄生容量Ｃｐａｄ１が小さくなったように、あるいは、無くなったように動作する。その結果、図３のＳｏｕｔの実線で示すように、出力信号Ｓｏｕｔは、立ち上がりおよび立ち下がりにおいて急峻になり、第１信号Ｓ１に対して遅延の小さな信号となる。このような劣化の少ない出力信号Ｓｏｕｔは、データ転送レートを向上させることができる。

（ダミーパッド６０の構成例）
図４Ａおよび図４Ｂは、パッド５０およびダミーパッド６０の構成例を示す平面図および断面図である。図４Ｂに示すように、ダミーパッド６０は、パッド５０と基板１１との間に設けられており、パッド５０の金属層ＭＴ６の直下の金属層ＭＴ５に形成されている。尚、この例では、第１金属層ＭＴ１〜第６金属層ＭＴ６が基板１１上に設けられており、パッド５０は、第６金属層（最上層）ＭＴ６に形成されており、ダミーパッド６０は、第５金属層ＭＴ５に形成されている。第１金属層ＭＴ１〜第６金属層ＭＴ６の間には、層間絶縁膜９０が設けられている。ダミーパッド６０と基板１１との間においては、第１〜第４金属層ＭＴ１〜ＭＴ４は除去されており、層間絶縁膜９０が設けられている。

このように、ダミーパッド６０は、パッド５０の金属層ＭＴ６の直近の金属層ＭＴ５に形成されている。これにより、パッド５０とダミーパッド６０との容量結合を大きくし、ダミーパッド６０の駆動信号Ｓｄによってパッド５０の出力信号Ｓｏｕｔを容易に制御することができる。尚、寄生容量Ｃｐａｄ１が電気的に小さくなればよく、パッド５０とダミーパッド６０との容量結合は、必ずしも大きくする必要はなく任意でよい。

図４Ａに示すように、パッド５０およびダミーパッド６０は、略同じ大きさでよい。パッド５０とダミーパッド６０とは、基板１１の表面上方から見たときに、重複するように配置されている。これにより、パッド５０と基板１１との寄生容量を小さくすることができる。

図示しないが、ダミーパッド６０は、パッド５０よりも大きくてもよい。この場合、基板１１の表面上方から見たときに、ダミーパッド６０の外縁は、パッド５０の外縁の外側にあるように配置されることが好ましい。これにより、パッド５０と基板１１との寄生容量をさらに小さくすることができ、ダミーパッド６０の駆動信号Ｓｄによってパッド５０の出力信号Ｓｏｕｔをさらに容易に制御することができる。

（変形例１）
図５Ａおよび図５Ｂは、パッド５０およびダミーパッド６０の他の構成例を示す平面図および断面図である。図５Ｂに示すように、ダミーパッド６０は、パッド５０と基板１１との間に設けられており、第６金属層のパッド５０の下方にある第３金属層ＭＴ３に形成されている。

さらに、図５Ａに示すように、ドライバ回路１０は、パッド５０の外周に設けられた第２導電体層としての導電体層１００＿６をさらに備える。導電体層１００＿６とパッド５０との間には層間絶縁膜９０が設けられており、導電体層１００＿６は、パッド５０から電気的に分離されている。導電体層１００＿６の下方には、図５Ｂに示すように、導電体層１００＿６と同じ平面レイアウトを有する導電体層１００＿４、１００＿５が設けられている。導電体層１００＿４、１００＿５も、導電体層１００＿６と同様に、パッド５０から電気的に分離されている。導電体層１００＿４〜１００＿６には、例えば、パッド５０およびダミーパッド６０と同様にアルミニウム等の導電性金属を用いる。

図５Ｂに示すように、導電体層１００＿４〜１００＿６は、第４金属層ＭＴ４から第６金属層ＭＴ６に設けられており、各導電体層１００＿４〜１００＿６およびダミーパッド６０は、ビア１１０を介して電気的に接続されている。これにより、導電体層１００＿４〜１００＿６は、ダミーパッド６０と同電圧に駆動される。ダミーパッド６０は、導電体層１００＿４〜１００＿６と電気的な接続を得るために、パッド５０よりも大きく形成されている。よって、ダミーパッド６０の外縁は、パッド５０の外縁の外側にある。

導電体層１００＿６は、パッド５０と同じ第６金属層ＭＴ６に設けられており、パッド５０の外縁に沿って半導体チップの端部ＥＧまで設けられている。このように、ダミーパッド６０自体は、図４Ｂのダミーパッド６０と比較して、パッド５０から離れているものの、導電体層１００＿６がパッド５０の近傍に設けられている。また、導電体層１００＿６がパッド５０の側面に沿って対向するように設けられているので、ダミーパッド６０および導電体層１００＿４〜１００＿６は、パッド５０の底面および側面を被覆する。これにより、パッド５０と基板１１との寄生容量をさらに小さくすることができる。

変形例１では、図５Ｂに示すように、ダミーパッド６０は、第３金属層ＭＴ３に設けられている。しかし、ダミーパッド６０は、第１金属層ＭＴ１〜第５金属層ＭＴ５のいずれの層に設けられていてもよい。尚、パッド５０とダミーパッド６０自体の結合容量を大きくするために、ダミーパッド６０は、第６金属層ＭＴ６に近い金属層に設けることが好ましい。

（変形例２）
図６Ａおよび図６Ｂは、パッド５０およびダミーパッド６０のさらに他の構成例を示す平面図および断面図である。図６Ｂに示すように、パッド５０は、基板１１の上方で積層された複数のパッド部分(第１導電体層)５０＿４〜５０＿６で構成されている。パッド部分５０＿４〜５０＿６は、複数の金属層ＭＴ４〜ＭＴ６に設けられている。パッド部分５０＿４〜５０＿６は、ビア１２０を介して電気的に接続されており一体のパッド５０として機能する。

複数の導電体層（第２導電体層）１００＿４〜１００＿６は、パッド部分５０＿４〜５０＿６のそれぞれの外周に設けられている。導電体層１００＿４〜１００＿６は、それぞれパッド部分５０＿４〜５０＿６と同じ層に設けられているが、パッド部分５０＿４〜５０＿６から電気的に分離されている。一方、導電体層１００＿４〜１００＿６は、ビア１１０を介してダミーパッド６０に電気的に接続されている。変形例２のその他の構成は、変形例１の対応する構成と同様でよい。

このように、パッド５０は、複数の金属層ＭＴ４〜ＭＴ６にあるパッド部分５０＿４〜５０＿６で構成されていてもよい。これにより、パッド５０は、ワイヤボンディングにおける衝撃に耐えることができる。また、導電体層１００＿４〜１００＿６がそれぞれパッド部分５０＿４〜５０＿６の側面に沿って対向するように設けられている。これにより、パッド５０と基板１１との寄生容量をさらに小さくすることができる。

変形例２でも、ダミーパッド６０は、第１金属層ＭＴ１〜第３金属層ＭＴ３のいずれの層に設けられていてもよい。尚、パッド５０とダミーパッド６０自体の結合容量を大きくするために、ダミーパッド６０は、第６金属層ＭＴ６に近い金属層に設けることが好ましい。

（変形例３）
図７は、パッド５０およびダミーパッド６０のさらに他の構成例を示す平面図である。図７に示すように、導電体層１００は、パッド５０の外周のほぼ全体に設けられていてもよい。この場合、半導体チップの端部ＥＧには、導電体層１００が現れる。このように、導電体層１００をパッド５０の外周全体に設けることによって、パッド５０と基板１１との寄生容量をさらに小さくすることができる。変形例３は、変形例１または変形例２に適用可能である。

（変形例４）
図８は、パッド５０およびダミーパッド６０のさらに他の構成例を示す平面図である。変形例４では、基板１１を貫通する貫通電極１３０が設けられている。貫通電極１３０は、基板１１の表面側にあるパッド５０と電気的に接続されており、かつ、基板１１の裏面側に配置される他の部品と電気的に接続される。これにより、貫通電極１３０は、パッド５０と他の部品とを電気的に接続することができる。

パッド５０は、貫通電極１３０上に設けられ、貫通電極１３０に接触している。ダミーパッド６０は、パッド５０の近傍であるが、パッド５０の上方に設けられている。この場合、ダミーパッド６０は、パッド５０と基板１１との間に配置することができないので、基板１１とパッド５０との寄生容量を小さくする効果は小さい。しかし、ダミーパッド６０の駆動信号Ｓｄによってパッド５０の出力信号Ｓｏｕｔを容易に制御することができる。

（変形例５）
図９は、パッド５０およびダミーパッド６０のさらに他の構成例を示す平面図である。変形例５は、パッド５０の外周に設けられた導電体層１００をさらに備える。導電体層１００は、パッド５０から電気的に分離されているが、ビア１１０を介してダミーパッド６０に電気的に接続されている。これにより、導電体層１００は、ダミーパッド６０と同電圧に駆動される。

ダミーパッド６０は、パッド５０の上方に設けられているが、導電体層１００がパッド５０の外周に沿って対向するように設けられているので、パッド５０と基板１１との寄生容量を小さくすることができる。

変形例５のその他の構成は、変形例４の対応する構成と同様でよい。従って、変形例５は、変形例４と同じ効果も有することができる。

（第２実施形態）
図１０は、第２実施形態によるドライバ回路１０を用いた差動伝送回路の構成の一例を示すブロック図である。差動伝送回路は、互いに逆相の出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐを出力するドライバ回路１０ｎ、１０ｐを備えている。ドライバ回路１０ｎ、１０ｐの構成は、いずれも第１実施形態のドライバ回路１０と同じ構成でよい。

例えば、ドライバ回路１０Ｐは、入力信号Ｖｉｎ＿ｐを受ける。ドライバ回路２０＿ｐは、入力信号Ｖｉｎ＿ｐに応じた第１信号Ｓ１＿ｐを出力する。第１信号Ｓ１＿ｐは、抵抗素子４０＿ｐを介してパッド５０＿ｐから出力信号Ｓｏｕｔ＿ｐを出力する。ダミードライバ３０＿ｐは、入力信号Ｖｉｎ＿ｐに応じた駆動信号Ｓｄ＿ｐを出力する。ダミーパッド６０＿ｐは、駆動信号Ｓｄ＿ｐによって駆動され、出力信号Ｓｏｕｔ＿ｐの立ち上がりおよび立ち下がりをアシストし急峻にすることができる。

ドライバ回路１０Ｎは、入力信号Ｖｉｎ＿ｐに対して逆相の入力信号Ｖｉｎ＿ｎを受ける。ドライバ回路２０＿ｎは、入力信号Ｖｉｎ＿ｎに応じた第１信号Ｓ１＿ｎを出力する。第１信号Ｓ１＿ｎは、抵抗素子４０を介してパッド５０から出力信号Ｓｏｕｔ＿ｎを出力する。ダミードライバ３０＿ｎは、入力信号Ｖｉｎ＿ｎに応じた駆動信号Ｓｄ＿ｎを出力する。ダミーパッド６０＿ｎは、駆動信号Ｓｄ＿ｎによって駆動され、出力信号Ｓｏｕｔ＿ｎの立ち上がりおよび立ち下がりをアシストし急峻にすることができる。

入力信号Ｖｉｎ＿ｐと入力信号Ｖｉｎ＿ｎとは逆相に動作するので、出力信号Ｓｏｕｔ＿ｐと出力信号Ｓｏｕｔ＿ｎも互いに逆相の信号となる。

レシーバ回路Ｒｘ側の２つの入力端子の入力インピーダンスは、それぞれＲ０となっており、抵抗素子４０の抵抗値Ｒ０とほぼ等しくなっている。即ち、ドライバ回路１０Ｐ、１０Ｎとレシーバ回路Ｒｘとはインピーダンス整合がとれている。

この場合、例えば、ドライバ回路１０Ｐが論理ハイを出力信号Ｓｏｕｔ＿ｐとして出力し、ドライバ回路１０Ｎが論理ロウを出力信号Ｓｏｕｔ＿ｎとして出力しているものとする。このとき、第１信号Ｓ１＿ｐは、電圧Ｖｄｄにほぼ等しく、第１信号Ｓ１＿ｎは、電圧Ｖｓｓにほぼ等しくなる。電圧差Ｖｄｄ−Ｖｓｓは、抵抗素子４０＿ｐ、４０＿ｎおよびレシーバ回路Ｒｘの２つの入力インピーダンスＲ０によって分圧される。従って、出力信号Ｓｏｕｔ＿ｐの電圧Ｖｏｕｔ＿ｐは、３／４×Ｖｄｄ＋１／４×Ｖｓｓとなり、出力信号Ｓｏｕｔ＿ｎの電圧Ｖｏｕｔ＿ｎは、１／４×Ｖｄｄ＋３／４×Ｖｓｓとなる。そして、レシーバ回路Ｒｘの内部ノードＮｒの電圧は、１／２×Ｖｄｄ＋１／２×Ｖｓｓとなる。

ここで、電源７３の電圧Ｖｄｄ＿ｄｕｍを３／４×Ｖｄｄ＋１／４×Ｖｓｓに設定すれば、駆動信号Ｓｄ＿ｐの電圧が３／４×Ｖｄｄ＋１／４×Ｖｓｓになり、ダミーパッド６０＿ｐは、パッド５０＿ｐとほぼ同じ電圧に駆動される。また、電源７４の電圧Ｖｓｓ＿ｄｕｍを１／４×Ｖｄｄ＋３／４×Ｖｓｓに設定すれば、駆動信号Ｓｄ＿ｎの電圧が１／４×Ｖｄｄ＋３／４×Ｖｓｓになり、ダミーパッド６０＿ｎは、パッド５０＿ｎとほぼ同じ電圧に駆動される。

一方、ドライバ回路１０Ｐが論理ロウを出力信号Ｓｏｕｔ＿ｐとして出力し、ドライバ回路１０Ｎが論理ハイを出力信号Ｓｏｕｔ＿ｎとして出力している場合、出力信号Ｓｏｕｔ＿ｎの電圧Ｖｏｕｔ＿ｎは、３／４×Ｖｄｄ＋１／４×Ｖｓｓとなる。出力信号Ｓｏｕｔ＿ｐの電圧Ｖｏｕｔ＿ｐは、１／４×Ｖｄｄ＋３／４×Ｖｓｓとなる。そして、レシーバ回路Ｒｘの内部ノードＮｒの電圧は、１／２×Ｖｄｄ＋１／２×Ｖｓｓとなる。

ここで、上述の通り、電源７３の電圧Ｖｄｄ＿ｄｕｍを３／４×Ｖｄｄ＋１／４×Ｖｓｓに設定し、かつ、電源７４の電圧Ｖｓｓ＿ｄｕｍを１／４×Ｖｄｄ＋３／４×Ｖｓｓに設定するものとする。この場合、駆動信号Ｓｄ＿ｎの電圧が３／４×Ｖｄｄ＋１／４×Ｖｓｓになり、ダミーパッド６０＿ｎは、パッド５０＿ｎとほぼ同じ電圧に駆動される。また、駆動信号Ｓｄ＿ｐの電圧が１／４×Ｖｄｄ＋３／４×Ｖｓｓになり、ダミーパッド６０＿ｐは、パッド５０＿ｐとほぼ同じ電圧に駆動される。

これにより、駆動信号Ｓｄ＿ｎ、Ｓｄ＿ｐの振幅を、出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐの振幅にほぼ等しくすることができ、パッド５０＿ｐ、５０＿ｎから見て、寄生容量Ｃｐａｄ１が存在しないように見える。よって、駆動信号Ｓｄ＿ｎ、Ｓｄ＿ｐは、出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐの立ち上がりおよび立ち下がりを、より第１信号Ｓ１＿ｎ、Ｓ１＿ｐに近づけることができる。その結果、出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆを短縮し、データ転送レートを向上させることができる。

本開示によるドライバ回路１０は、差動伝送回路だけでなく、シングル伝送方式の回路にも適用可能である。

また、電源７３、７４の電圧Ｖｄｄ＿ｄｕｍをパッド５０＿ｐ、５０＿ｎの論理ハイの電圧３／４×Ｖｄｄ＋１／４×Ｖｓｓよりも高く設定し、電源７３、７４の電圧Ｖｓｓ＿ｄｕｍをパッド５０＿ｐ、５０＿ｎの論理ロウの電圧１／４×Ｖｄｄ＋３／４×Ｖｓｓよりも低く設定してもよい。これにより、出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐの立ち上がりおよび立ち下がりにおいて、オーバーシュートを持った波形にすることもできる。尚、出力信号Ｓｏｕｔ＿ｎ、Ｓｏｕｔ＿ｐの補正機能については、後述する。

（第３実施形態）
図１１は、第３実施形態によるドライバ回路１０の構成の一例を示すブロック図である。第３実施形態によるドライバ回路１０は、ダミードライバ３０を有さない。ダミーパッド６０は、ドライバ２０の出力に接続されており、ドライバ２０から第１信号Ｓ１を受ける。即ち、ドライバ２０の出力は、パッド５０およびダミーパッド６０の両方に共通に接続されている。ただし、パッド５０は、抵抗素子４０を介してドライバ２０の出力に接続されており、ダミーパッド６０は、抵抗素子４０を介さずにドライバ２０の出力に直接に配線接続されている。また、ＥＳＤ保護回路８０は、ノードＮ１のみに接続されており、ノードＮ２には接続されていない。従って、ドライバ２０からの第１信号Ｓ１は、ＲＣ遅延することなく、ダミーパッド６０に伝達され、駆動信号Ｓｄとしても用いられる。第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。

第３実施形態では、図１２に示すように、ダミーパッド６０の駆動信号Ｓｄの振幅が電圧Ｖｄｄと電圧Ｖｓｓとの差となり、第１信号Ｓ１と同じになる。出力信号Ｓｏｕｔの論理ハイは、電圧Ｖｄｄよりも低いので、出力信号Ｓｏｕｔは、立ち上がりにおいてオーバーシュートおよびアンダーシュートを有する。このように、オーバーシュートおよびアンダーシュートを有していても、立ち下がり時間Ｔｒおよび立ち下がり時間Ｔｆを短縮することを重視する場合には、ドライバ２０は、パッド５０およびダミーパッド６０に共通化されていてもよい。これにより、ドライバ回路１０の回路規模およびレイアウト面積も小さくすることができる。

（第４実施形態）
図１３Ａおよび図１３Ｂは、第４実施形態によるドライバ回路の動作例を示すタイミング図である。第４実施形態では、第３および第４電源電圧Ｖｄｄ＿ｄｕｍ、Ｖｓｓ＿ｄｕｍの大きさ（即ち、駆動信号Ｓｄの振幅）を変更することによって、出力信号Ｓｏｕｔの波形を補正する。

例えば、図１３Ａのように、出力信号Ｓｏｕｔの波形にオーバーシュートおよびアンダーシュートが現れないようにするためには、第３電源電圧Ｖｄｄ＿ｄｕｍを出力信号Ｓｏｕｔの論理ハイの電圧よりも低くし、第４電源電圧Ｖｓｓ＿ｄｕｍを出力信号Ｓｏｕｔの論理ロウの電圧よりも高くする。これにより、出力信号Ｓｏｕｔの振幅の範囲内に、駆動信号Ｓｄの振幅が入る。従って、出力信号Ｓｏｕｔのオーバーシュートおよびアンダーシュートを抑制しつつ、出力信号Ｓｏｕｔの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆを短縮することができる。これは、第１実施形態に対応する。

例えば、図１３Ｂのように、出力信号Ｓｏｕｔの波形にオーバーシュートＯＳＨおよびアンダーシュートＵＳＨが現れるようにするためには、第３電源電圧Ｖｄｄ＿ｄｕｍを出力信号Ｓｏｕｔの論理ハイの電圧よりも高くし、第４電源電圧Ｖｓｓ＿ｄｕｍを出力信号Ｓｏｕｔの論理ロウの電圧よりも低くする。これにより、駆動信号Ｓｄの振幅が出力信号Ｓｏｕｔの振幅よりも大きくなり、出力信号ＳｏｕｔにオーバーシュートＯＳＨおよびアンダーシュートＵＳＨが現れる。また、この場合、出力信号Ｓｏｕｔの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆがかなり短縮され得る。

図示しないが、第３電源電圧Ｖｄｄ＿ｄｕｍを出力信号Ｓｏｕｔの論理ハイの電圧よりも高くし、第４電源電圧Ｖｓｓ＿ｄｕｍを出力信号Ｓｏｕｔの論理ロウの電圧よりも高く設定してもよい。この場合、出力信号Ｓｏｕｔは、オーバーシュートＯＳＨを有するが、アンダーシュートＵＳＨを有しない。

さらに、第３電源電圧Ｖｄｄ＿ｄｕｍを出力信号Ｓｏｕｔの論理ハイの電圧よりも低くし、第４電源電圧Ｖｓｓ＿ｄｕｍを出力信号Ｓｏｕｔの論理ロウの電圧よりも低く設定してもよい。この場合、出力信号Ｓｏｕｔは、オーバーシュートＯＳＨを有さないが、アンダーシュートＵＳＨを有する。

また、本開示によれば、第３および第４電源電圧Ｖｄｄ＿ｄｕｍ、Ｖｓｓ＿ｄｕｍの大きさを調節することによって、オーバーシュートおよびアンダーシュートの大きさを制御することもできる。このように、第４実施形態によるドライバ回路１０は、第３および第４電源電圧Ｖｄｄ＿ｄｕｍ、Ｖｓｓ＿ｄｕｍを調節することによって、出力信号Ｓｏｕｔの波形を補正することができる。

（第５実施形態）
図１４は、第５実施形態によるドライバ回路の動作例を示すタイミング図である。第５実施形態では、駆動信号Ｓｄの立ち上がりタイミングおよび立ち下がりタイミングを変更することによって、出力信号Ｓｏｕｔの波形を補正する。

例えば、図１４に示すように、駆動信号Ｓｄの立ち上がりタイミングおよび立ち下がりタイミングをΔｔだけ早める。これにより、出力信号Ｓｏｕｔの立ち下がり時間Ｔｒおよび立ち下がり時間Ｔｆをさらに短縮し、出力信号Ｓｏｕｔの立ち上がりタイミングをｔ１、ｔ３に合わせ、出力信号Ｓｏｕｔの立ち下がりタイミングをｔ２、ｔ４に合わせることができる。

第５実施形態のように、駆動信号Ｓｄの立ち上がりタイミングおよび立ち下がりタイミングを変更することによって、出力信号Ｓｏｕｔの波形を補正してもよい。

第４および第５実施形態は、上記第１〜第３実施形態および変形例１〜５のいずれに適用してもよい。

尚、本開示は、上述した実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

本技術は、以下の構成も取り得る。
（１）
基板上に設けられ、第１電源電圧および第２電源電圧を受け、入力信号に応じて前記第１電源電圧または前記第２電源電圧を第１信号として出力する第１ドライバと、
前記第１ドライバの出力に接続された抵抗素子と、
前記抵抗素子を介して前記第１ドライバに接続され、前記第１ドライバからの第１信号を、前記抵抗素子を介して出力信号として出力する第１パッドと、
前記第１パッドの近傍に設けられ、前記入力信号に基づく駆動信号によって駆動される第２パッドとを備えた、ドライバ回路。
（２）
前記基板上に設けられ、第３電源電圧および第４電源電圧を受け、前記入力信号に応じて前記第３電圧または前記第４電圧を前記第２パッドに出力する第２ドライバをさらに備えた、（１）に記載のドライバ回路。
（３）
前記第１ドライバの出力は、前記第１パッドおよび前記第２パッドの両方に共通に接続されている、（１）に記載のドライバ回路。
（４）
前記第２パッドは、前記第１パッドと前記基板との間に設けられている、（１）から（３）のいずれか一項に記載のドライバ回路。
（５）
前記基板を貫通する貫通電極をさらに備え、
前記第１パッドは、前記貫通電極上に該貫通電極に接触するように設けられ、
前記第２パッドは、前記第１パッドの上方に設けられている、（１）から（４）のいずれか一項に記載のドライバ回路。
（６）
前記第１パッドは、前記基板の上方に積層された複数の第１導電体層を含む、請求項１から（５）のいずれか一項に記載のドライバ回路。
（７）
前記第１パッドの外周に設けられ、該第１パッドと電気的に分離しており、前記第２パッドに電気的に接続された第２導電体層をさらに備えた、（１）から（６）のいずれか一項に記載のドライバ回路。
（８）
前記複数の第１導電体層のそれぞれの外周に設けられ、該複数の第１導電体層と電気的に分離しており、前記第２パッドに電気的に接続された複数の第２導電体層をさらに備えた、（６）に記載のドライバ回路。
（９）
前記複数の第２導電体層は、それぞれ前記複数の第１導電体層と同じ層に設けられている、（８）に記載のドライバ回路。
（１０）
前記駆動信号は、前記第１信号と同相の信号である、（１）から（９）のいずれか一項に記載のドライバ回路。
（１１）
前記第３および第４電源電圧は、前記第１電源電圧と前記第２電源電圧との間にあり、
前記第３電源電圧と前記第４電源電圧との差は、前記第１電源電圧と前記第２電源電圧との差よりも小さい、（２）に記載のドライバ回路。
（１２）
前記第３電源電圧と前記第４電源電圧との差は、前記第１電源電圧と前記第２電源電圧との差のほぼ半分である、請求項１１に記載のドライバ回路。
（１３）
前記第３電源電圧および前記第４電源電圧を調節することによって、前記出力信号の波形を補正する、（２）、（４）から（１１）のいずれか一項に記載のドライバ回路。
（１４）
前記駆動信号の立ち上がりタイミングまたは立ち下がりタイミングを調節することによって、前記出力信号の波形を補正する、（１）、（２）、（４）から（１１）のいずれか一項に記載のドライバ回路。
（１５）
前記抵抗素子と前記第１パッドとの間のノードと前記基板との間に設けられたＥＳＤ保護回路をさらに備えた、（１）から（１４）のいずれか一項に記載のドライバ回路。

１０ ドライバ回路、１１ 基板、２０ ドライバ、３０ ダミードライバ、４０ 抵抗素子、５０ パッド、６０ ダミーパッド、７１〜７４ 第１〜第４電源、８０ ＥＳＤ保護回路

Claims (15)

1. 基板上に設けられ、第１電源電圧および第２電源電圧を受け、入力信号に応じて前記第１電源電圧または前記第２電源電圧を第１信号として出力する第１ドライバと、
   前記第１ドライバの出力に接続された抵抗素子と、
   前記抵抗素子を介して前記第１ドライバに接続され、前記第１ドライバからの第１信号を、前記抵抗素子を介して出力信号として出力する第１パッドと、
   前記第１パッドの近傍に設けられ、前記入力信号に基づく駆動信号によって駆動される第２パッドとを備えた、ドライバ回路。
2. 前記基板上に設けられ、第３電源電圧および第４電源電圧を受け、前記入力信号に応じて前記第３電源電圧または前記第４電源電圧を前記第２パッドに出力する第２ドライバをさらに備えた、請求項１に記載のドライバ回路。
3. 前記第１ドライバの出力は、前記第１パッドおよび前記第２パッドの両方に共通に接続されている、請求項１に記載のドライバ回路。
4. 前記第２パッドは、前記第１パッドと前記基板との間に設けられている、請求項１に記載のドライバ回路。
5. 前記基板を貫通する貫通電極をさらに備え、
   前記第１パッドは、前記貫通電極上に該貫通電極に接触するように設けられ、
   前記第２パッドは、前記第１パッドの上方に設けられている、請求項１に記載のドライバ回路。
6. 前記第１パッドは、前記基板の上方に積層された複数の第１導電体層を含む、請求項１に記載のドライバ回路。
7. 前記第１パッドの外周に設けられ、該第１パッドと電気的に分離しており、前記第２パッドに電気的に接続された第２導電体層をさらに備えた、請求項１に記載のドライバ回路。
8. 前記複数の第１導電体層のそれぞれの外周に設けられ、該複数の第１導電体層と電気的に分離しており、前記第２パッドに電気的に接続された複数の第２導電体層をさらに備えた、請求項６に記載のドライバ回路。
9. 前記複数の第２導電体層は、それぞれ前記複数の第１導電体層と同じ層に設けられている、請求項８に記載のドライバ回路。
10. 前記駆動信号は、前記第１信号と同相の信号である、請求項１に記載のドライバ回路。
11. 前記第３および第４電源電圧は、前記第１電源電圧と前記第２電源電圧との間にあり、
    前記第３電源電圧と前記第４電源電圧との差は、前記第１電源電圧と前記第２電源電圧との差よりも小さい、請求項２に記載のドライバ回路。
12. 前記第３電源電圧と前記第４電源電圧との差は、前記第１電源電圧と前記第２電源電圧との差のほぼ半分である、請求項１１に記載のドライバ回路。
13. 前記第３電源電圧および前記第４電源電圧を調節することによって、前記出力信号の波形を補正する、請求項２に記載のドライバ回路。
14. 前記駆動信号の立ち上がりタイミングまたは立ち下がりタイミングを調節することによって、前記出力信号の波形を補正する、請求項１に記載のドライバ回路。
15. 前記抵抗素子と前記第１パッドとの間のノードと前記基板との間に設けられたＥＳＤ保護回路をさらに備えた、請求項１に記載のドライバ回路。

Images