JP2005327987A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005327987A JP2005327987A JP2004146438A JP2004146438A JP2005327987A JP 2005327987 A JP2005327987 A JP 2005327987A JP 2004146438 A JP2004146438 A JP 2004146438A JP 2004146438 A JP2004146438 A JP 2004146438A JP 2005327987 A JP2005327987 A JP 2005327987A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- substrate
- region
- semiconductor substrate
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 小型化を大きく損なうことなく、ノイズの発生を低減することが可能な半導体装置を提供する。
【解決手段】 パッド配置領域4上で基板10とパッド5との間には、第1の配線層L1に形成された下部電極L1aと、第2の配線層L2に形成された上部電極L2aと、それらに挟まれた層間絶縁膜12aとから構成されるキャパシタCが形成されている。上部電極L2aはパッド5に接続され、下部電極L1aには、p+拡散層11を通して接地電位が供給される。また、本実施形態では、パッド配置領域4に配置されたすべてのパッド5と基板10の間に、それぞれパッド5に接続された電極L2aと接地電位が供給される電極L1aとを備えたキャパシタCが、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド5と基板10との間には、電源電位と接地電位とが両極に与えられるキャパシタCが備わることになる。
【選択図】 図2
【解決手段】 パッド配置領域4上で基板10とパッド5との間には、第1の配線層L1に形成された下部電極L1aと、第2の配線層L2に形成された上部電極L2aと、それらに挟まれた層間絶縁膜12aとから構成されるキャパシタCが形成されている。上部電極L2aはパッド5に接続され、下部電極L1aには、p+拡散層11を通して接地電位が供給される。また、本実施形態では、パッド配置領域4に配置されたすべてのパッド5と基板10の間に、それぞれパッド5に接続された電極L2aと接地電位が供給される電極L1aとを備えたキャパシタCが、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド5と基板10との間には、電源電位と接地電位とが両極に与えられるキャパシタCが備わることになる。
【選択図】 図2
Description
本発明は、パッドによって外部回路と電気的に接続される半導体装置に関する。
近年、半導体装置の高速化に伴って、自己が発するノイズによる外部への電磁的干渉(EMI:ElectroMagnetic Interference)の抑制が求められている。特に、大きな電流が流れることによる電源電位の変動(電源ノイズ)は、外部に大きな影響を与えることになる。このため、ノイズの発生を低減した半導体装置が各種提案されている(例えば特許文献1)。
電源ノイズを抑制するためには、電源電位が供給されるパッドやこれに接続される配線に対してノイズ対策を行う必要がある。しかしながら、高速化とともに小型化が要求される半導体装置において、ノイズ対策を施すためのスペースを確保することは困難になってきている。また、ゲートアレイやエンベデッドアレイ、スタンダードセル等のようなマスタスライス型の半導体装置においては、ノイズ対策を施すべき電源用パッドの位置や配線パターンがマスタスライスの状態では定まっていないため、効果的なノイズ対策を事前に講じておくことは困難であった。
本発明は上記問題を鑑みてなされたものであり、その目的は、小型化を大きく損なうことなく、ノイズの発生を低減することが可能な半導体装置を提供することにある。
本発明の半導体装置は、半導体基板上に複数の回路素子が形成された回路素子領域と、前記半導体基板上で前記回路素子領域の周辺に配置され、前記回路素子領域と外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタとを有することを特徴とする。
これによれば、外部回路から電源電位が入力されるパッドと半導体基板との間に、このパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となる。さらに、キャパシタを回路素子領域の周辺に備えているため、キャパシタを備えることによって回路素子領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
本発明の半導体装置は、半導体基板上に複数の基本セルが形成された内部セル領域と、前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域とを有するマスタスライス型半導体装置において、前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする。
これによれば、外部回路から電源電位が入力されるパッドと半導体基板との間に、このパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となる。さらに、キャパシタが、外部セル領域の周辺でパッドと半導体基板との間の領域に備えられているため、キャパシタを備えることによって内部セル領域や外部セル領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
本発明の半導体装置は、半導体基板上に複数の基本セルが形成された内部セル領域と、前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域とを有するマスタスライス型半導体装置において、前記複数のパッドの各々と前記半導体基板との間に備えられ、前記各パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする。
これによれば、パッド配置領域に配置された複数のパッドの各々と半導体基板との間に、各パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備えられている。このため、パッド配列(電源電位が入力されるパッドの位置)に拘わらず、電源電位が入力されるパッドと半導体基板との間にこのパッドに接続された電極と基板電位が供給される電極とを具備するキャパシタが備わることになる。この結果、パッドを通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタによって抑制し、ノイズの発生を低減することが可能となるうえ、各パッドと半導体基板との間の層構成がパッド配列に拘わらず共通になるため、パッド配置領域における配線やコンタクトの配置等をパッド配列に応じて留意する必要がない。さらに、キャパシタが、外部セル領域の周辺でパッドと半導体基板との間の領域に備えられているため、キャパシタを備えることによって内部セル領域や外部セル領域が圧迫されて小型化が妨げられるのを抑制することが可能となる。
この半導体装置において、さらに、前記半導体基板上に層間絶縁膜を挟んで層状に形成された複数の配線層を備え、前記キャパシタの2つの電極の各々は、互いに隣接する配線層に形成されているのが望ましい。
これによれば、キャパシタの2つの電極が、層間絶縁膜を挟んで隣接する配線層に形成されているため、配線の形成と同時にキャパシタを形成することが可能となり、キャパシタを容易に形成することが可能となる。
この半導体装置において、さらに、前記半導体基板上に、前記回路素子領域又は前記内部セル領域若しくは前記外部セル領域で基板電位が供給され、前記パッド配置領域に延在する拡散層を備え、前記キャパシタの一方の電極には、前記拡散層を介して前記基板電位が供給されるのが望ましい。
これによれば、半導体基板上に、回路素子領域又は内部セル領域若しくは外部セル領域で基板電位が供給され、パッド配置領域に延在する拡散層が備えられている。このため、パッドと半導体基板との間に形成されたキャパシタに、配線層に形成された配線のみで基板電位を供給することが困難である場合にも、半導体基板上に形成された拡散層を介して、回路素子領域又は内部セル領域若しくは外部セル領域から基板電位を供給することが可能となる。
(第1実施形態)
以下、本発明の第1実施形態に係る半導体装置の構成について、マスタスライス型半導体装置であるゲートアレイの場合を例に、図面を参照して説明する。
以下、本発明の第1実施形態に係る半導体装置の構成について、マスタスライス型半導体装置であるゲートアレイの場合を例に、図面を参照して説明する。
図1は、本実施形態の半導体装置としての半導体チップの構成を示す平面図である。
図1に示すように、半導体チップ1の略中央には内部セル領域2が備えられている。内部セル領域2には、回路素子を構成する多数の基本セルがアレイ状に配列されており、これらの基本セル同士が、上層に積層された配線や各配線層間の導通を行うコンタクト等によって接続されて、所望の機能を有する動作回路が構成されている。
内部セル領域2の外周には、外部セル領域3が配置されている。外部セル領域3には、半導体チップ1の外部回路と、内部セル領域2の動作回路とのインターフェイス機能を備える入力回路、出力回路、入出力回路を含む複数の入出力セルが配列されている。ここで、出力回路としては、高速で動作し、且つ大きな電流容量を有する出力ドライバ等が含まれる。また、内部セル領域2と外部セル領域3とは、回路素子領域を構成する。
外部セル領域3の外周には、パッド配置領域4が備えられている。パッド配置領域4には、外部回路と入出力セルとを電気的に接続し、電源や信号の入出力を行うための複数のパッド5が形成されている。
図2は、半導体チップ1のパッド配置領域4における層構成を示す断面図である。
図2に示すように、半導体基板としてのp型シリコン基板(以下、「基板」という。)10の表面には、導電性を有するp+拡散層11が形成されている。p+拡散層11は、外部セル領域3から延出するように備えられており、外部セル領域3の図示しない位置において、基板10の電位(基板電位)と同電位である接地電位がコンタクトを介して与えられている。基板10の上方には、層間絶縁膜12を挟んで層状に形成された3層の配線層L1〜L3が形成されている。各配線層L1〜L2は、例えば、Al合金膜等の金属膜がパターニングされて形成されており、その上方には、外部回路と電源や信号の入出力を行うためのパッド5が形成されている。p+拡散層11、第1〜第3の配線層L1〜L3、パッド5のそれぞれは、コンタクト13を介して適宜導通がとられている。
パッド配置領域4上で基板10とパッド5との間には、第1の配線層L1に形成された下部電極L1aと、第2の配線層L2に形成された上部電極L2aと、それらに挟まれた層間絶縁膜12aとから構成されるキャパシタCが形成されている。上部電極L2aは、第3の配線層L3を介してパッド5に接続されるとともに、配線として外部セル領域3に延出して、パッド5と外部セル領域3の入出力セルとを接続する。下部電極L1aには、p+拡散層11を通して接地電位が供給される。
本実施形態では、パッド配置領域4に配置されたすべてのパッド5と基板10との間に、それぞれパッド5に接続された電極L2aと接地電位が供給される電極L1aとを備えたキャパシタCが、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド5と基板10との間には、電源電位と接地電位とが両極に与えられるキャパシタCが備わることになる。
以上説明したように、本実施形態の半導体チップ1によれば、以下の効果を得ることができる。
本実施形態によれば、外部回路から電源電位が入力されるパッド5と基板10との間に、パッド5に接続された上部電極L2aと接地電位が供給される下部電極L1aとを具備するキャパシタCが備えられている。このため、パッド5を通して大きな電流が流れ込んだり流れ出たりする際の電源電位の変動をキャパシタCによって抑制し、ノイズの発生を低減することが可能となる。
さらに、本実施形態によれば、キャパシタCが、外部セル領域3の周辺でパッド5と基板10との間の領域に備えられているため、キャパシタCを備えることによって内部セル領域2や外部セル領域3が圧迫されて小型化が妨げられるのを抑制することが可能となる。
さらに、本実施形態によれば、キャパシタCが備えられるパッド配置領域4は、高速で動作し、且つ大きな貫通電流が流れる出力ドライバ等が備えられた入出力セルの近傍であるため、電源電位の変動を効果的に抑制することが可能となる。
さらに、本実施形態によれば、パッド配置領域4に配置された複数のパッド5の各々と基板10との間にキャパシタCが備えられている。このため、パッド配列(電源電位が入力されるパッドの位置)に拘わらず、電源電位が入力されるパッドと基板10との間に、電源電位が供給される上部電極L2aと接地電位が供給される電極L1aとを具備するキャパシタCが備わることになる。この結果、各パッド5と基板10との間の層構成がパッド配列に拘わらず共通になるため、パッド配置領域4における配線やコンタクトの配置等をパッド配列に応じて留意する必要がない。
さらに、本実施形態によれば、キャパシタCの2つの電極L1a,L2aが、層間絶縁膜12を挟んで隣接する配線層L1,L2にそれぞれ形成されているため、配線の形成と同時にキャパシタCを形成することが可能となり、キャパシタCを容易に形成することが可能となる。
さらに、本実施形態によれば、基板10上に、外部セル領域3からパッド配置領域4に延在するp+拡散層11が備えられている。このため、パッド5と基板10との間に形成されたキャパシタCに、配線層L1〜L3に形成された配線のみで接地電位を供給することが困難である場合にも、基板10上に形成されたp+拡散層11を介して、外部セル領域3から接地電位を供給することが可能となる。
(第2実施形態)
以下、本発明の第2実施形態について、図面を参照して説明する。
以下、本発明の第2実施形態について、図面を参照して説明する。
図3は、第2実施形態の半導体チップ1のパッド配置領域4における層構成を示す断面図である。
パッド5と基板10との間の配線層L1〜L3には、それぞれ3つの電極L1a,L2a,L3aが形成されている。第3の配線層L3に形成された第3の電極L3aは、パッド5に接続されるとともに、配線として外部セル領域3に延出し、外部セル領域3の入出力セルに接続されている。第2の配線層L2に形成され、開口L2bを有する第2の電極L2aには、p+拡散層11を介して接地電位が供給されている。第1の配線層L1に形成された第1の電極L1aは、第2及び第3の配線層L2,L3を経由してパッド5に接続されている。ここで、第1の電極L1aと第2の電極L2aとそれらにはさまれた層間絶縁膜12aとは、第1のキャパシタC1を構成し、第2の電極L2aと第3の電極L3aとそれらにはさまれた層間絶縁膜12bとは、第2のキャパシタC2を構成する。
本実施形態においても、パッド配置領域4に配置されたすべてのパッド5と基板10との間に、それぞれパッド5に接続された電極と接地電位に接続された電極とを備えたキャパシタC1,C2が、同一の層構成によって形成されている。このため、電源電位を入力するためのパッド5と基板10の間には、電源電位と接地電位とが両極に与えられるキャパシタC1,C2が並列に備わることになる。
以上説明したように、本実施形態の半導体チップ1によれば、前記実施形態の効果に加えて、以下の効果を得ることができる。
本実施形態によれば、外部回路から電源電位が入力されるパッド5と基板10との間に、パッド5に接続された電極L1a及び接地電位が供給される電極L2aを具備するキャパシタC1と、パッド5に接続された電極L3a及び接地電位が供給される電極L2aを具備するキャパシタC2とが並列に備えられている。このため、第1実施形態におけるキャパシタCより大きな静電容量を容易に備えることが可能となり、電源電位の変動をさらに抑制することが可能となる。
(変形例)
本発明の実施形態は、以下のように変更することが可能である。
本発明の実施形態は、以下のように変更することが可能である。
キャパシタCの電極L1a,L2aを、配線層L1〜L3に形成することに代えて、図4に示すように、少なくとも1つの電極20が配線層L1〜L3とは異なる金属膜によって形成されたMIM(Metal Insulator Metal)キャパシタを備えるようにしてもよい。これによれば、電極間の間隔を狭めることが可能となるため、キャパシタCの静電容量を大きくすることが容易になる。
また、キャパシタCの電極間に、層間絶縁膜12よりも誘電率が低い材料からなる容量絶縁膜12cを備えることにより、キャパシタCの容量をより大きくするようにしてもよい。
半導体基板としては、p型シリコン基板に限定されず、n型シリコン基板にも適用可能である。
1…半導体装置としての半導体チップ、2…回路素子領域を構成する内部セル領域、3…回路素子領域を構成する外部セル領域、4…パッド配置領域、5…パッド、10…半導体基板としてのp型シリコン基板(基板)、11…p+拡散層、12…層間絶縁膜、13…コンタクト、C,C1,C2…キャパシタ、L1,L2,L3…配線層、L1a,L2a,L3a…電極。
Claims (5)
- 半導体基板上に複数の回路素子が形成された回路素子領域と、
前記半導体基板上で前記回路素子領域の周辺に配置され、前記回路素子領域と外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備するキャパシタと、
を有することを特徴とする半導体装置。 - 半導体基板上に複数の基本セルが形成された内部セル領域と、
前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、
前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
を有するマスタスライス型半導体装置において、
前記複数のパッドのうち、電源電位を入力するためのパッドと前記半導体基板との間に備えられ、前記パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする半導体装置。 - 半導体基板上に複数の基本セルが形成された内部セル領域と、
前記半導体基板上で前記内部セル領域の周辺に配置され、複数の入出力セルが形成された外部セル領域と、
前記半導体基板上で前記外部セル領域の周辺に配置され、前記入出力セルと外部回路との間で電源又は信号の入出力を行うための複数のパッドが形成されたパッド配置領域と、
を有するマスタスライス型半導体装置において、
前記複数のパッドの各々と前記半導体基板との間に備えられ、前記各パッドに接続された電極と基板電位が供給される電極とを具備したキャパシタを有することを特徴とする半導体装置。 - 請求項1〜3のいずれか1項に記載の半導体装置において、さらに、前記半導体基板上に層間絶縁膜を挟んで層状に形成された複数の配線層を備え、前記キャパシタの2つの電極の各々は、互いに隣接する配線層に形成されていることを特徴とする半導体装置。
- 請求項1〜4のいずれか1項に記載の半導体装置において、さらに、前記半導体基板上に、前記回路素子領域又は前記内部セル領域若しくは前記外部セル領域で基板電位が供給され、前記パッド配置領域に延在する拡散層を備え、前記キャパシタの一方の電極には、前記拡散層を介して前記基板電位が供給されることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004146438A JP2005327987A (ja) | 2004-05-17 | 2004-05-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004146438A JP2005327987A (ja) | 2004-05-17 | 2004-05-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005327987A true JP2005327987A (ja) | 2005-11-24 |
Family
ID=35474068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004146438A Withdrawn JP2005327987A (ja) | 2004-05-17 | 2004-05-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005327987A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019087699A1 (ja) * | 2017-11-02 | 2019-05-09 | ローム株式会社 | 半導体装置 |
JP2021010124A (ja) * | 2019-07-02 | 2021-01-28 | セイコーエプソン株式会社 | 集積回路装置、発振器、電子機器及び移動体 |
WO2021106382A1 (ja) * | 2019-11-27 | 2021-06-03 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路 |
-
2004
- 2004-05-17 JP JP2004146438A patent/JP2005327987A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019087699A1 (ja) * | 2017-11-02 | 2019-05-09 | ローム株式会社 | 半導体装置 |
JPWO2019087699A1 (ja) * | 2017-11-02 | 2020-12-03 | ローム株式会社 | 半導体装置 |
JP2021010124A (ja) * | 2019-07-02 | 2021-01-28 | セイコーエプソン株式会社 | 集積回路装置、発振器、電子機器及び移動体 |
JP7388015B2 (ja) | 2019-07-02 | 2023-11-29 | セイコーエプソン株式会社 | 集積回路装置、発振器、電子機器及び移動体 |
WO2021106382A1 (ja) * | 2019-11-27 | 2021-06-03 | ソニーセミコンダクタソリューションズ株式会社 | ドライバ回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4805600B2 (ja) | 半導体装置 | |
JP2009231513A (ja) | 半導体装置 | |
JP5214169B2 (ja) | 半導体装置 | |
US7095072B2 (en) | Semiconductor device with wiring layers forming a capacitor | |
JP2007081044A (ja) | 半導体装置 | |
JP4068616B2 (ja) | 半導体装置 | |
JP2007059449A (ja) | 半導体装置 | |
JP5190414B2 (ja) | 半導体装置 | |
JP2009076815A (ja) | 半導体装置 | |
JP2006202866A (ja) | 半導体装置 | |
JP4682622B2 (ja) | 半導体装置 | |
JP2010140972A (ja) | 半導体装置 | |
JP2005327987A (ja) | 半導体装置 | |
JP2004363339A (ja) | 半導体装置 | |
JP2007012694A (ja) | スタンダードセル方式の半導体集積回路装置 | |
JP2008218818A (ja) | 半導体装置 | |
JP6116878B2 (ja) | 半導体装置 | |
JP2000349238A (ja) | 半導体装置 | |
JP5657264B2 (ja) | 半導体集積回路装置 | |
JP5291946B2 (ja) | 半導体装置およびその製造方法 | |
JP2007013211A (ja) | 半導体装置 | |
JP5401056B2 (ja) | 半導体装置 | |
KR20030093115A (ko) | 반도체 집적 회로 장치 | |
US20090189220A1 (en) | Power mos transistor device and layout | |
JP2008108799A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |