KR20170056774A - 반도체 장치 및 반도체 패키지 - Google Patents

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KR20170056774A
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Abstract

반도체 장치는 제1금속 라인; 상기 제1금속 라인과 적층 구조를 형성하는 제2금속 라인; 상기 제1금속 라인과 상기 제2금속 라인 사이에 형성된 제1절연막; 제1데이터에 응답하여 상기 제1금속 라인을 구동하는 제1구동부; 및 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 제2금속 라인을 구동하는 제2구동부를 포함할 수 있다.

Description

반도체 장치 및 반도체 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE}
본 특허문헌은 반도체 장치 및 반도체 패키지에 관한 것이다.
PDA(personal digital assistant), 3G 이동전화(third-generation mobile phone), 디지털 스틸 카메라(digital still camera), 등과 같은 모바일 어플리케이션들(mobile applications)은 소형화 및 다양화를 요구하고 있다. 이러한 요구는 오랫동안 반도체 공정의 미세화 기술에 의해 대응되어 왔다. 그러나 개발 기간 및 공정 기술의 비용 증가 등으로 미세화의 효과를 얻기가 점점 힘들게 되자, 멀티 칩 패키지(Multi-Chip Package, MCP) 기술이 모바일 어플리케이션에 채용되고 있다. 멀티 칩 패키지(MCP)란, 여러 개의 반도체 칩들(예를 들면, 노어 플래시, 낸드 플래시, SRAM, UtRAM, 등)을 하나의 패키지에 장착한 복합 칩 제품을 말한다. 일반적으로, 멀티 칩 패키지(MCP)는 동일한 종류의 반도체 칩들이 2개, 4개, 또는 그 이상이 상하로 적층된 구조를 갖는다. 따라서, 멀티 칩 패키지(MCP)를 사용하게 되면 각각의 단품들을 여러 개 사용하는 경우보다 내부 실장면적을 50% 이상 줄일 수 있고, 배선도 단순화할 수 있다. 따라서, 제품의 원가절감과 생산성을 크게 높일 수 있다.
한편, 일반적으로 반도체 메모리 장치 예를 들어 DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 내부의 데이터를 외부에 출력하기 위해 데이터 전송 회로를 구비한다. 그리고 Gbps급의 속도로 데이터를 출력하는 고속의 데이터 전송 회로에서는 ISI(Inter Symbol Integrity) 지터(Jitter) 성분 등을 줄이기 위해 엠파시스(emphasis) 방식을 적용하고 있다. 이하 엠파시스 동작에 대해 살펴본다.
도 1은 엠파시스가 적용되지 않은 경우(a)와 적용된 경우(b) 데이터 전송 회로, 전송 라인, 데이터 송신 회로에서의 이득을 도시한 도면이다.
도 1을 참조하면, 데이터 전송 라인(120)은 기생 저항(R) 및 기생 캐패시터(C) 등에 의해 로우 패스 필터(los pass filter)의 특성을 보인다. 따라서 엠파시스가 적용되지 않은 (a)의 경우, 데이터 전송 회로(110)로부터 출력된 데이터에 왜곡이 발생하며 데이터 송신 회로(130)는 고주파 부분(high frequency)의 이득이 떨어진 데이터를 송신하게 된다.
엠파시스(emphasis)는 이러한 신호(데이터)의 왜곡을 고려하여 전송 회로(110)에서 고주파 성분을 강조하여 전송하는 방식을 의미한다. 도면의 (b)를 보면 전송 회로(110)는 자신이 전송하는 신호의 고주파 성분을 강조(emphasis)해서 출력하는 것을 확인할 수 있으며, 이로 인해 전송 라인(120)이 로우 패스 필터의 특성을 가지더라도 송신 회로(130)에서는 주파수별로 동일한 이득을 가지는 신호를 수신할 수 있게 된다.
도 2는 종래의 데이터 전송 회로에서의 엠파시스 동작에 의한 데이터의 파형을 보여주는 도면이다.
도 2를 참조하면, 엠파시스는 데이터(DATA)의 천이(transition)가 있을 때 그 값을 강조하는 동작이다. 데이터(DATA)가 논리 '로우'에서 '하이'로 천이하면 일정시간 동안 '하이'값을 강조하며, 데이터(DATA)가 논리 '하이'에서 '로우'로 천이하면 일정시간 동안 '로우'를 강조한다. 데이터(DATA)의 천이가 있는 순간이 데이터(DATA)의 고주파(high freauency) 성분이 발생하는 순간이며, 그 순간을 강조하는 것이 바로 고주파 성분을 강조하는 것이 되기 때문이다.
도 3은 엠파시스 동작을 수행하기 위한 데이터 전송 회로의 구성도이다.
도 3을 참조하면, 데이터 전송 회로는 출력 드라이버(310), 엠파시스 드라이버(320) 및 출력 패드(330)를 포함할 수 있다.
출력 드라이버(310)는 출력 패드(330)에 연결되고, 출력 데이터(OUT_DATA)에 응답하여 출력 패드(330)를 구동할 수 있다. 출력 드라이버(310)는 출력 데이터(OUT_DATA)가 하이 데이터이면 출력 패드(330)를 풀업 구동하고, 출력 데이터(OUT_DATA)가 로우 데이터이면 출력 패드(330)를 풀다운 구동할 수 있다.
엠파시스 드라이버(320)는 출력 패드(330)에 연결되고, 엠파시스 데이터(EM_DATA)에 응답하여 출력 패드(330)를 구동할 수 있다. 엠파시스 드라이버(320)는 엠파시스 데이터(EM_DATA)가 하이 데이터이면 출력 패드(330)를 풀업 구동하고, 엠파시스 데이터(EM_DATA)가 로우 데이터이면 출력 패드(330)를 풀다운 구동할 수 있다. 엠파시스 데이터(EM_DATA)는 출력 데이터(OUT_DATA)이 천이가 강조되도록 엠파시스 드라이버(320)를 동작시키기 위해 생성된 데이터일 수 있다. 엠파시스 데이터(EM_DATA)는 출력 데이터(OUT_DATA)를 지연 및 반전시켜 생성될 수 있다. 참고로 엠퍼시스 드라이버(320)의 구동력은 출력 드라이버(310)의 구동력과 소정의 비를 가지도록 설정될 수 있다.
출력 패드(330)에 연결된 드라이버는 로딩(loading)으로 작용하기 때문에 이와 같이 출력 패드(330)에 출력 드라이버(310) 및 엠파시스 드라이버(320)가 모두 연결된 경우 출력 패드(330)의 로딩이 지나치게 커질 수 있다.
본 발명의 일 실시예는 캐패시터를 통해 프리 엠파시스 구동을 함으로써 출력 패드의 로딩 캐패시턴스를 줄일 수 있는 반도체 장치 및 반도체 패키지를 제공할 수 있다.
또한 본 발명의 일 실시예는 출력 패드로 이용하기 위해 형성된 금속 라인의 적층 구조를 캐패시터로 사용함으로써 별도의 캐패시터 구비를 위한 면적이 필요하지 않은 반도체 장치 및 반도체 패키지를 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1금속 라인; 상기 제1금속 라인과 적층 구조를 형성하는 제2금속 라인; 상기 제1금속 라인과 상기 제2금속 라인 사이에 형성된 제1절연막; 제1데이터에 응답하여 상기 제1금속 라인을 구동하는 제1구동부; 및 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 제2금속 라인을 구동하는 다수의 제2구동부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1방향으로 배열된 다수의 패드 그룹 - 상기 패드 그룹 각각은 제2방향으로 적층된 제1 및 제2금속 라인을 포함함 -; 상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 제1데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제1금속 라인을 구동하는 다수의 제1구동부; 및 상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제2금속 라인을 구동하는 다수의 제2구동부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 집적된 다수의 반도체 장치를 포함하고, 상기 다수의 반도체 장치 각각은 제1방향으로 배열된 다수의 패드 그룹 - 상기 패드 그룹 각각은 제2방향으로 적층된 제1 및 제2금속 라인을 포함함 -; 상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 제1데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제1금속 라인을 구동하는 다수의 제1구동부; 및 상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제2금속 라인을 구동하는 다수의 제2구동부를 포함할 수 있다.
본 기술은 캐패시터를 통해 프리 엠파시스 구동을 수행함으로써 출력 패드의 로딩 캐패시턴스를 줄일 수 있다.
또한 본 기술은 출력 패드로 이용하기 위해 형성된 금속 라인의 적층 구조를 캐패시터로 사용함으로써 별도의 캐패시터 구비를 위한 면적이 필요하지 않다.
도 1은 엠파시스가 적용되지 않은 경우(a)와 적용된 경우(b) 데이터 전송 회로, 전송 라인, 데이터 송신 회로에서의 이득을 도시한 도면,
도 2는 종래의 데이터 전송 회로에서의 엠파시스 동작에 의한 데이터의 파형을 보여주는 도면,
도 3은 엠파시스 동작을 수행하기 위한 데이터 전송 회로의 구성도,
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구성 중 일부를 도시한 도면,
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(MCP)를 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 4a는 2개의 금속 라인이 적층된 반도체 장치의 구성도이다.
도 4a를 참조하면, 반도체 장치는 제1금속 라인(410), 제2금속 라인(420), 제1구동부(430), 제2구동부(440)를 포함할 수 있다.
제1금속 라인(410) 및 제2금속 라인(420)은 데이터를 반도체 장치 외부로 출력하는 데이터 출력 패드로 사용하기 위해 형성된 금속 라인일 수 있다. 제1금속 라인(410)은 반도체 장치 외부로 출력하는데 사용되는 출력 패드일 수 있다. 제1금속 라인(410)은 제2금속 라인(420)의 위에 적층되며, 제1금속 라인(410)과 제2금속 라인(410) 사이(401)에는 절연막이 형성될 수 있다. 제1금속 라인(410), 절연막 및 제2금속 라인(420)는 캐패시터 구조(C)를 형성할 수 있다.
제1구동부(430)는 제1금속 라인(410)에 연결되며, 출력 데이터(OUT_DATA)에 응답하여 제1금속 라인(410)을 구동할 수 있다. 제1구동부(430)는 출력 데이터(OUT_DATA)가 하이 데이터이면 제1금속 라인(410)을 풀업 구동하고, 출력 데이터(OUT_DATA)가 로우 데이터이면 제2금속 라인(420)을 풀다운 구동할 수 있다. 제1구동부(430)는 데이터를 출력하기 위한 출력 드라이버(output driver)일 수 있다.
제2구동부(440)는 제2금속 라인(420)에 연결되며, 엠파시스 데이터(EM_DATA)에 응답하여 제2금속 라인(420)을 구동할 수 있다. 제2구동부(440)는 엠파시스 데이터(EM_DATA)가 하이 데이터이면 제2금속 라인(420)을 풀업 구동하고, 엠파시스 데이터(EM_DATA)가 로우 데이터이면 제2금속 라인(420)을 풀다운 구동할 수 있다. 제2구동부(440)는 엠파시스 구동을 위한 엠파시스 드라이버(emphasis driver)일 수 있다.
예비 구동부(450)는 입력된 데이터(DATA)를 그대로 전송하여 출력 데이터(OUT_DATA)를 생성하거나, 입력된 데이터(DATA)를 지연 및 반전시켜 엠파시스 데이터(EM_DATA)를 생성할 수 있다. 따라서 엠파시스 데이터(EM_DATA)의 위상은 출력 데이터(OUT_DATA)를 지연시켜 반전시킨 것과 동일할 수 있다.
도 4의 반도체 장치에서 엠파시스 구동부(440)는 출력 패드에 해당하는 제1금속 라인(410)과 직접 연결되어 엠파시스 구동을 하는 것이 아니라 제1금속 라인(410)과 캐패시터 구조(C)를 이루는 제2금속 라인(420)을 통해 엠파시스 구동할 수 있다. 제2금속 라인(420)은 제1금속 라인(410)과 커플링되어 있으므로 제1금속 라인(410)의 전압은 제2금속 라인(420)의 전압에 영향을 받게 되고, 이러한 현상을 통해 엠파시스 드라이버(420)로 제1금속 라인(410)을 간접적으로 구동할 수 있다.
이렇게 캐패시터 구조(C)를 이용해 엠파시스 구동을 하는 경우 출력 패드인 제1금속 라인(410)에서는 엠파시스 드라이버(440)로 인한 로딩이 보이지 않기 때문에 출력 패드의 로딩을 줄일 수 있다. 또한 반도체 장치에는 기본적으로 출력 패드로 이용하기 위한 다수의 금속 라인을 형성하기 때문에 이러한 금속 라인을 이용하면 별도의 캐패시터를 구비하지 않고도 위와 같이 엠파시스 구동을 할 수 있다.
도 4b는 3개의 금속 라인이 적층된 반도체 장치의 구성도이다.
도 4b를 참조하면, 반도체 장치는 제1금속 라인(410), 제2금속 라인(420), 제1구동부(430), 제2구동부(440), 예비 구동부(450), 제3금속 라인(460)을 포함할 수 있다.
제1 내지 제3금속 라인(410, 420, 460)은 데이터를 반도체 장치 외부로 출력하는 데이터 출력 패드로 사용하기 위해 형성된 금속 라인일 수 있다. 제1금속 라인(410)은 반도체 장치 외부로 출력하는데 사용되는 출력 패드일 수 있다. 제1금속 라인(410)은 제2금속 라인(420)의 위에 적층되며, 제1금속 라인(410)과 제2금속 라인(410) 사이(401)에는 절연막이 형성될 수 있다. 또한 제2금속 라인(420)은 제3금속 라인(460)의 위에 적층되며, 제2금속 라인(420)과 제3금속 라인(450) 사이(402)에는 절연막이 형성될 수 있다.
제1금속 라인(410)과 제3금속 라인(460)은 제어신호(CON)에 응답하여 온/오프 되는 스위치(SW)를 통해 연결될 수 있다. 제어신호(CON)는 출력 패드와 엠파시스 드라이버(440) 사이의 캐패시턴스가 커져야 할 필요가 있는 경우 활성화될 수 있다. 스위치(SW)는 제어신호(CON)가 활성화되면 턴온되어 제1금속 라인(410)과 제3금속 라인(460)을 전기적으로 연결할 수 있다.
스위치(SW)가 턴오프된 경우 제1금속 라인(410), 절연막 및 제2금속 라인(420)은 캐패시터 구조(C1)를 형성할 수 있다. 스위치(SW)가 턴온된 경우 제1금속 라인(410), 제3금속 라인(460), 절연막 및 제2금속 라인(420)은 캐패시터 구조(C2)를 형성할 수 있다. 이때 캐패시터 구조(C2)의 캐패시턴스는 캐패시터 구조(C1)의 캐패시턴스보다 큰 값을 가질 수 있다.
도 4b는 4개의 금속 라인이 적층된 반도체 장치의 구성도이다.
도 4b를 참조하면, 반도체 장치는 제1금속 라인(410), 제2금속 라인(420), 제1구동부(430), 제2구동부(440), 예비 구동부(450), 제3금속 라인(460), 제4금속 라인(470)을 포함할 수 있다.
제1 내지 제4금속 라인(410, 420, 460, 470)은 데이터를 반도체 장치 외부로 출력하는 데이터 출력 패드로 사용하기 위해 형성된 금속 라인일 수 있다. 제1금속 라인(410)은 반도체 장치 외부로 출력하는데 사용되는 출력 패드일 수 있다. 제1금속 라인(410)은 제2금속 라인(420)의 위에 적층되며, 제1금속 라인(410)과 제2금속 라인(410) 사이(401)에는 절연막이 형성될 수 있다. 또한 제2금속 라인(420)은 제3금속 라인(460)의 위에 적층되며, 제2금속 라인(420)과 제3금속 라인(460) 사이(402)에는 절연막이 형성될 수 있다. 또한 제3금속 라인(460)은 제4금속 라인(470)의 위에 적층되며, 제3금속 라인(460)과 제4금속 라인(470) 사이(403)에는 절연막이 형성될 수 있다.
제1금속 라인(410)과 제3금속 라인(460)은 제어신호(CON)에 응답하여 온/오프 되는 제1스위치(SW1)를 통해 연결될 수 있다. 제2금속 라인(420)과 제4금속 라인(470)은 제어신호(CON)에 응답하여 온/오프 되는 제2스위치(SW2)를 통해 연결될 수 있다. 제어신호(CON)는 출력 패드와 엠파시스 드라이버(440) 사이의 캐패시턴스가 커져야 할 필요가 있는 경우 활성화될 수 있다. 제1스위치(SW1)는 제어신호(CON)가 활성화되면 턴온되어 제1금속 라인(410)과 제3금속 라인(460)을 전기적으로 연결할 수 있다. 또한 제2스위치(SW2)는 제어신호(CON)가 활성화되면 턴온되어 제2금속 라인(420)과 제4금속 라인(470)을 전기적으로 연결할 수 있다.
제1 및 제2스위치(SW1, SW2)가 턴오프된 경우 제1금속 라인(410), 절연막 및 제2금속 라인(420)은 캐패시터 구조(C1)를 형성할 수 있다. 제1 및 제2스위치(SW1, SW2)가 턴온된 경우 제1금속 라인(410), 제3금속 라인(460), 절연막, 제2금속 라인(420) 및 제4금속 라인(470)은 캐패시터 구조(C2)를 형성할 수 있다. 이때 캐패시터 구조(C2)의 캐패시턴스는 캐패시터 구조(C1)의 캐패시턴스보다 큰 값을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 5를 참조하면, 반도체 장치에는 데이터가 입출력되기 위한 다수의 패드 그룹(PAD_GRP0, PAD_GRP1, …, PAD_GRPn)을 포함할 수 있다.
반도체 장치는 실리콘 기판(510) 상에 절연막이 개재된 다수의 층으로 구성되며, 각 층에는 X 방향으로 신장되고, Y 방향으로 배열된 다수의 금속 라인이 형성될 수 있다. 각 층에서 Z 방향으로 동일 라인에 적층된 다수의 금속 라인은 하나의 패드 그룹을 형성할 수 있다.
이때 동일 패드 그룹에 포함된 다수의 금속 라인들 사이에는 절연막이 개재되어 있으므로 금속/절연물질/금속의 구조로 인해 동일 패드 그룹에 포함된 다수의 금속 라인은 캐패시터 구조를 형성할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구성 중 일부를 도시한 도면이다.
도 6a는 패드 그룹(PAD_GRP0)이 적층된 2개의 금속 라인을 포함하는 경우를 나타낸 도면이다.
도 6a를 참조하면, 반도체 장치는 제1금속 라인(610), 제2금속 라인(620), 제1구동부(630), 제2구동부(640), 예비 구동부(650), 실리콘 기판(510) 및 제1금속 라인(610)과 제2금속 라인(620) 사이(601)에 형성된 절연막을 포함할 수 있다. 도 5의 반도체 장치는 도 6a의 구조를 패드 그룹의 수 만큼 포함할 수 있다. 즉, 나머지 패드 그룹들(PAD_GRP1 - PAD_GRPn)도 패드 그룹(PAD_GRP0)도 각각 도 6a와 같은 구조를 이룰 수 있다. 도 6a에 도시된 구성의 동작은 도 4a의 반도체 장치의 동작과 동일하다.
도 6b는 패드 그룹(PAD_GRP0)이 적층된 3개의 금속 라인을 포함하는 경우를 나타낸 도면이다.
도 6b를 참조하면, 반도체 장치는 제1금속 라인(610), 제2금속 라인(620), 제1구동부(630), 제2구동부(640), 예비 구동부(650), 실리콘 기판(510), 제3금속 라인(660), 제1금속 라인(610)과 제2금속 라인(620) 사이(601)에 형성된 절연막, 제2금속 라인(620)과 제3금속 라인(660) 사이(602)에 형성된 절연막 및 스위치(SW)를 포함할 수 있다. 도 5의 반도체 장치는 도 6b의 구조를 패드 그룹의 수 만큼 포함할 수 있다. 즉, 나머지 패드 그룹들(PAD_GRP1 - PAD_GRPn)도 패드 그룹(PAD_GRP0)도 각각 도 6b와 같은 구조를 이룰 수 있다. 도 6b에 도시된 구성의 동작은 도 4b의 반도체 장치의 동작과 동일하다.
도 6c는 패드 그룹(PAD_GRP0)이 적층된 3개의 금속 라인을 포함하는 경우를 나타낸 도면이다.
도 6c를 참조하면, 반도체 장치는 제1금속 라인(610), 제2금속 라인(620), 제1구동부(630), 제2구동부(640), 예비 구동부(650), 실리콘 기판(510), 제3금속 라인(660), 제4금속 라인(670), 제1금속 라인(610)과 제2금속 라인(620) 사이(601)에 형성된 절연막, 제2금속 라인(620)과 제3금속 라인(660) 사이(602)에 형성된 절연막, 제3금속 라인(660)과 제4금속 라인(670) 사이(603)에 형성된 절연막, 제1스위치(SW1) 및 제2스위치(SW2)를 포함할 수 있다. 도 5의 반도체 장치는 도 6c의 구조를 패드 그룹의 수 만큼 포함할 수 있다. 즉, 나머지 패드 그룹들(PAD_GRP1 - PAD_GRPn)도 패드 그룹(PAD_GRP0)도 각각 도 6c와 같은 구조를 이룰 수 있다. 도 6c에 도시된 구성의 동작은 도 4c의 반도체 장치의 동작과 동일하다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(MCP)를 설명하기 위한 블록도이다.
도 7을 참조하면, 반도체 패키지(MCP)는 패키지 기판(710) 상에 적층된 다수의 반도체 장치(CHIP0 - CHIPm)를 포함할 수 있다. 반도체 장치들(CHIP0 - CHIPm)은 각각 다수의 데이터 출력 패드를 포함하고, 있으며 이들은 반도체 장치들(CHIP0 - CHIPm) 사이에 서로 공유될 수 있다. 도 7의 각각의 반도체 장치(CHIP0 - CHIPm)는 도 5의 반도체 장치와 동일한 구조를 가질 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 제1금속 라인;
    상기 제1금속 라인과 적층 구조를 형성하는 제2금속 라인;
    상기 제1금속 라인과 상기 제2금속 라인 사이에 형성된 제1절연막;
    제1데이터에 응답하여 상기 제1금속 라인을 구동하는 제1구동부; 및
    상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 제2금속 라인을 구동하는 제2구동부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1금속 라인, 상기 제1절연막 및 상기 제2금속 라인은 캐패시터 구조를 형성하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1구동부는 출력 드라이버이고, 상기 제2구동부는 프리 엠파시스 드라이버인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막; 및
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 스위치
    를 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막;
    상기 제3금속 라인과 적층 구조를 형성하는 제4금속 라인;
    상기 제3금속 라인과 상기 제4금속 라인 사이에 연결된 제3절연막;
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 제1스위치; 및
    상기 제2금속 라인과 상기 제4금속 라인 사이에 연결되고, 상기 제어신호에 응답하여 온/오프되는 제2스위치
    를 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1금속 라인 및 상기 제2금속 라인은 데이터 출력 패드로 사용하기 위해 형성된 금속 라인인 반도체 장치.
  7. 제1방향으로 배열된 다수의 패드 그룹 - 상기 패드 그룹 각각은 제2방향으로 적층된 제1 및 제2금속 라인을 포함함 -;
    상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 제1데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제1금속 라인을 구동하는 다수의 제1구동부; 및
    상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제2금속 라인을 구동하는 다수의 제2구동부
    를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 패드 그룹 각각의 제1 및 제2금속 라인 사이에는 제1절연막이 형성되고, 상기 제1금속 라인, 상기 제1절연막 및 상기 제2금속라인은 캐패시터 구조를 형성하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 다수의 제1구동부는 출력 드라이버이고, 상기 제2구동부는 프리 엠파시스 드라이버인 반도체 장치.
  10. 제 8항에 있어서,
    상기 다수의 패드 그룹 각각은
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막; 및
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 스위치
    를 더 포함하는 반도체 장치.
  11. 제 8항에 있어서,
    상기 다수의 패드 그룹 각각은
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막;
    상기 제3금속 라인과 적층 구조를 형성하는 제4금속 라인;
    상기 제3금속 라인과 상기 제4금속 라인 사이에 연결된 제3절연막;
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 제1스위치; 및
    상기 제2금속 라인과 상기 제4금속 라인 사이에 연결되고, 상기 제어신호에 응답하여 온/오프되는 제2스위치
    를 더 포함하는 반도체 장치.
  12. 제 7항에 있어서,
    상기 제1금속 라인 및 상기 제2금속 라인은 데이터 출력 패드로 사용하기 위해 형성된 금속 라인인 반도체 장치.
  13. 제 7항에 있어서,
    상기 제1 및 제2금속 라인은 제3방향으로 신장되는 반도체 장치.
  14. 집적된 다수의 반도체 장치를 포함하고,
    상기 다수의 반도체 장치 각각은
    제1방향으로 배열된 다수의 패드 그룹 - 상기 패드 그룹 각각은 제2방향으로 적층된 제1 및 제2금속 라인을 포함함 -;
    상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 제1데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제1금속 라인을 구동하는 다수의 제1구동부; 및
    상기 다수의 패드 그룹 중 하나의 패드 그룹에 대응하고, 상기 제1데이터를 반전 및 지연시킨 제2데이터에 응답하여 상기 대응하는 패드 그룹의 상기 제2금속 라인을 구동하는 다수의 제2구동부
    를 포함하는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 패드 그룹 각각의 제1 및 제2금속 라인 사이에는 제1절연막이 형성되고, 상기 제1금속 라인, 상기 제1절연막 및 상기 제2금속라인은 캐패시터 구조를 형성하는 반도체 패키지.
  16. 제 14항에 있어서,
    상기 다수의 제1구동부는 출력 드라이버이고, 상기 제2구동부는 프리 엠파시스 드라이버인 반도체 패키지.
  17. 제 16항에 있어서,
    상기 다수의 패드 그룹 각각은
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막; 및
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 스위치
    를 더 포함하는 반도체 패키지.
  18. 제 8항에 있어서,
    상기 다수의 패드 그룹 각각은
    상기 제2금속 라인과 적층 구조를 형성하는 제3금속 라인;
    상기 제2금속 라인과 상기 제3금속 라인 사이에 연결된 제2절연막;
    상기 제3금속 라인과 적층 구조를 형성하는 제4금속 라인;
    상기 제3금속 라인과 상기 제4금속 라인 사이에 연결된 제3절연막;
    상기 제1금속 라인과 상기 제3금속 라인 사이에 연결되고, 제어신호에 응답하여 온/오프되는 제1스위치; 및
    상기 제2금속 라인과 상기 제4금속 라인 사이에 연결되고, 상기 제어신호에 응답하여 온/오프되는 제2스위치
    를 더 포함하는 반도체 패키지.
  19. 제 14항에 있어서,
    상기 제1금속 라인 및 상기 제2금속 라인은 데이터 출력 패드로 사용하기 위해 형성된 금속 라인인 반도체 패키지.
  20. 제 14항에 있어서,
    상기 제1 및 제2금속 라인은 제3방향으로 신장되는 반도체 패키지.
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