KR20150144148A - 반도체 장치 - Google Patents
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Abstract
본 기술은 다수의 반도체 칩을 포함하는 반도체 장치의 패키지 인터페이스에 관한 것으로서, 일측에 배치된 N개의 일측 데이터 볼과 타측에 배치된 N개의 타측 데이터 볼 및 일측과 타측 사이의 가운데에 배치된 M개의 커맨드/어드레스 볼을 포함하는 패키지 인터페이스와, 상기 패키지 인터페이스 위쪽의 단일 평면에 일측으로 치우쳐서 적층되고, 2N개의 제1 데이터 패드 및 M개의 제1 커맨드/어드레스 패드를 포함하는 제1 반도체 칩; 및 상기 패키지 인터페이스 위쪽의 단일 평면에 타측으로 치우쳐서 적층되고, 2N개의 제2 데이터 패드 및 M개의 제2 커맨드/어드레스 패드를 포함하는 제2 반도체 칩을 구비하되, M개의 상기 제1 커맨드/어드레스 패드와 M개의 상기 제2 커맨드/어드레스 패드가 M개의 상기 커맨드/어드레스 볼에 공통으로 연결되고, 2N개의 상기 제1 데이터 패드 중 N개의 상기 제1 데이터 패드가 N개의 상기 일측 데이터 볼에 연결되며, 2N개의 상기 제2 데이터 패드 중 N개의 제2 데이터 패드가 N개의 상기 타측 데이터 볼에 연결된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 다수의 반도체 칩을 포함하는 반도체 장치의 패키지 인터페이스에 관한 것이다.
최근 전자 및 정보기기의 다기능화, 고속화 및 대용량화에 대응하고 메모리 모듈의 실장밀도를 향상시켜 전자 및 정보기기를 소형화시키기 위해서 다수 개의 반도체 칩 패키지들을 수직 또는 수평으로 배치시킨 멀티형 반도체 칩 패키지가 개발되고 있다.
본 발명의 실시예는 하나의 패키지 인터페이스에 반도체 칩 두 개를 수평으로 적층하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 일측에 배치된 N개의 제1 데이터 볼과 타측에 배치된 N개의 제2 데이터 볼 및 일측과 타측 사이의 가운데에 배치된 M개의 커맨드/어드레스 볼을 포함하는 패키지 인터페이스; 상기 패키지 인터페이스 위쪽의 단일 평면에 일측으로 치우쳐서 적층되고, 2N개의 제1 데이터 패드 및 M개의 제1 커맨드/어드레스 패드를 포함하는 제1 반도체 칩; 및 상기 패키지 인터페이스 위쪽의 단일 평면에 타측으로 치우쳐서 적층되고, 2N개의 제2 데이터 패드 및 M개의 제2 커맨드/어드레스 패드를 포함하는 제2 반도체 칩을 구비하되, M개의 상기 제1 커맨드/어드레스 패드와 M개의 상기 제2 커맨드/어드레스 패드가 M개의 상기 커맨드/어드레스 볼에 공통으로 연결되고, 2N개의 상기 제1 데이터 패드 중 N개의 상기 제1 데이터 패드가 N개의 상기 제1 데이터 볼에 연결되며, 2N개의 상기 제2 데이터 패드 중 N개의 제2 데이터 패드가 N개의 상기 제2 데이터 볼에 연결된다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 일측의 제1 영역에 배치된 N/2개의 제1 일측 데이터 볼과, 일측의 제2 영역에 배치된 N/2개의 제2 일측 데이터 볼과, 타측의 제1 영역에 배치된 N/2개의 제1 타측 데이터 볼과, 타측의 제2 영역에 배치된 N/2개의 제2 타측 데이터 볼, 및 일측과 타측 사이의 가운데 영역에 배치된 M개의 커맨드/어드레스 볼을 포함하는 패키지 인터페이스; 상기 패키지 인터페이스 위쪽의 단일 평면에서 상기 일측의 제1 영역과 상기 일측의 제2 영역 및 상기 가운데 영역의 일측에 겹쳐서 적층되고, 2N개의 제1 데이터 패드 및 M개의 제1 커맨드/어드레스 패드를 포함하는 제1 반도체 칩; 및 상기 패키지 인터페이스 위쪽의 단일 평면에서 상기 타측의 제1 영역과 상기 타측의 제2 영역 및 상기 가운데 영역의 타측에 겹쳐서 적층되고, 2N개의 제2 데이터 패드 및 M개의 제2 커맨드/어드레스 패드를 포함하는 제2 반도체 칩을 구비하되, M개의 상기 제1 커맨드/어드레스 패드와 M개의 상기 제2 커맨드/어드레스 패드가 M개의 상기 어드레스/커맨드 볼에 공통으로 연결되고, 2N개의 상기 제1 데이터 패드 중 상기 일측의 제1 영역에 겹치는 N/2개의 상기 제1 데이터 패드가 N/2개의 상기 제1 일측 데이터 볼에 연결되며, 상기 일측의 제2 영역에 겹치는 N/2개의 상기 제1 데이터 패드가 N/2개의 상기 제2 일측 데이터 볼에 연결되고, 2N개의 상기 제2 데이터 패드 중 상기 타측의 제1 영역에 겹치는 N/2개의 상기 제2 데이터 패드가 N/2개의 상기 제1 타측 데이터 볼에 연결되며, 상기 제2 타측 영역에 겹치는 N/2개의 상기 제2 데이터 패드가 N/2개의 상기 제2 타측 데이터 볼에 연결된다.
본 기술은 기존에 하나의 반도체 칩이 적층되던 패키지 인터페이스에 두 개의 반도체 칩을 수평으로 적층하여 커맨드/어드레스 볼은 두 개의 반도체 칩이 공통으로 사용하고, 데이터 볼을 두 개의 반도체 칩이 절반씩 나누어서 사용하도록 하도록 설정하므로, 두 개의 반도체 칩이 하나의 반도체 칩처럼 동작하도록 할 수 있다.
따라서, 패키지 인터페이스의 사이즈나 그 제어방법 등은 기존과 동일하게 그대로 유지한 상태에서 그 용량은 두 배로 늘리는 효과가 있다.
도 1은 하나의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성을 설명하기 위해 도시한 도면.
도 2는 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성을 설명하기 위해 도시한 도면.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 임피던스 조정 방법을 설명하기 위해 도시한 도면.
도 4는 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 데이터 클록이 제공되는 방법을 설명하기 위해 도시한 도면.
도 2는 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성을 설명하기 위해 도시한 도면.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 임피던스 조정 방법을 설명하기 위해 도시한 도면.
도 4는 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 데이터 클록이 제공되는 방법을 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 하나의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성을 설명하기 위해 도시한 도면이다.
도 1을 참조하면, 패키지 인터페이스(10)에 하나의 반도체 칩(20)이 적층되어 있는 것을 알 수 있다.
패키지 인터페이스(10)는, 패키지 인터페이스(10)의 일측(120, 130)에 배치된 N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)과, 패키지 인터페이스(10)의 타측(140, 150)에 배치된 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>), 및 패키지 인터페이스(10)의 일측(120, 130)과 타측(140, 150)사이의 가운데(100, 110)에 배치된 M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)을 포함한다.
반도체 칩(20)은, 패키지 인터페이스(10) 위쪽의 단일 평면에서 일측(120, 130)과 타측(140, 150) 및 가운데(100, 110)에 겹쳐서 적층된다. 이때, 반도체 칩(20)은, 2N개의 데이터 패드(BYTE0, BYTE1, BYTE2, BYTE3), 및 M개의 커맨드/어드레스 패드(CMD/ADD)를 포함한다. 이때, 2N개의 데이터 패드(BYTE0, BYTE1, BYTE2, BYTE3)는, 반도체 칩(20)의 제1 영역(220)에 배치된 N개의 제A 데이터 패드(BYTE0, BYTE1)와, 반도체 칩(20)의 제2 영역(240) 배치된 N개의 제B 데이터 패드(BYTE2, BYTE3)로 구분된다. 또한, M개의 커맨드/어드레스 패드(CMD/ADD)는, 반도체 칩(20)의 제1 영역(220)과 제2 영역(240) 사이의 가운데(200)에 배치된다.
여기서, 반도체 칩(20)이 패키지 인터페이스(10) 위쪽의 단일 평면에서 한 가운데(100, 110)에 적층되기 때문에, 반도체 칩(20)의 제1 영역(220)은 패키지 인터페이스(10)의 일측(120, 130)에 인접하고, 반도체 칩(20)의 제2 영역(240)은 패키지 인터페이스(10)의 타측(140, 150)에 인접한다.
한편, 서로 간에 인접한 N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)과 N개의 제A 데이터 패드(BYTE0, BYTE1)는 서로 연결된다.
또한, 서로 간에 인접한 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>)과 N개의 제B 데이터 패드(BYTE2, BYTE3)는 서로 연결된다.
그리고, M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)과 M개의 커맨드/어드레스 패드(CMD/ADD)는 서로 연결된다.
이렇게, 패키지 인터페이스(10)에 하나의 반도체 칩(20)이 적층될 때에는, 반도체 칩(20)이 패키지 인터페이스(10)의 한 가운데(100, 110)에 적층되어 패키지 인터페이스(10)의 2N개의 데이터 볼(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>) 및 M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)을 반도체 칩(20)에서 모두 사용한다. 즉, 패키지 인터페이스(10)의 2N개의 데이터 볼(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>)은 반도체 칩(20)의 2N개의 데이터 패드(BYTE0, BYTE1, BYTE2, BYTE3)에 일대일로 대응하여 연결되어 사용된다. 마찬가지로, 패키지 인터페이스(10)의 M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)은 반도체 칩(20)의 M개의 커맨드/어드레스 패드(CMD/ADD)에 일 대 일로 연결되어 사용된다.
도 2는 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따라 반도체 장치의 패키지 인터페이스(10)에는 제1 반도체 칩(30)과 제2 반도체 칩(40)이 수평으로 적층되어 있는 것을 알 수 있다.
패키지 인터페이스(10)는, 패키지 인터페이스(10)의 일측(120, 130)에 배치된 N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)과, 패키지 인터페이스(10)의 타측(140, 150)에 배치된 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>), 및 패키지 인터페이스(10)의 일측(120, 130)과 타측(140, 150)사이의 가운데(100, 110)에 배치된 M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)을 포함한다. 이때, N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)은, 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)에 배치된 N/2개의 제1 일측 데이터 볼(DQ<0:7>), 및 패키지 인터페이스(10) 일측(120, 130)의 제2 영역(130)에 배치된 N/2개의 제2 일측 데이터 볼(DQ<8:15>)로 구분된다. 또한, N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>)은, 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)에 배치된 N/2개의 제1 타측 데이터 볼(DQ<16:23>), 및 패키지 인터페이스(10) 타측(140, 150)의 제2 영역(150)에 배치된 N/2개의 제2 타측 데이터 볼(DQ<24:31>)로 구분된다. 그리고, M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)는, 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)과 타측(140, 150)의 제1 영역(140) 사이의 가운데 영역(100) 및 패키지 인터페이스(10) 일측(120, 130)의 제2 영역(130)과 타측(140, 150)의 제2 영역(150) 사이의 가운데 영역(110)에 배치된다.
도 2에 도시된 패키지 인터페이스(10)의 구조만을 살펴보면, 도 1에 도시된 패키지 인터페이스(10)와 완전히 동일한 구조를 갖는 것을 알 수 있다. 따라서, 도 2에서의 패키지 인터페이스(10)와 도 1에서의 패키지 인터페이스(10)가 동일한 도면부호를 갖는다.
제1 반도체 칩(30)은, 패키지 인터페이스(10) 위쪽의 단일 평면에 일측(120, 130)으로 치우쳐서 적층된다. 즉, 제1 반도체 칩(30)은 패키지 인터페이스(10) 위쪽의 단일 평면에 적층되며, 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)과 제2 영역(130) 및 가운데 영역(100, 110)의 일측에 겹쳐져서 적층되는 형태가 된다. 이때, 제1 반도체 칩(30)은, 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 및 M개의 제1 커맨드/어드레스 패드(CMD1/ADD1)를 포함한다. 이때, 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13)는, 제1 반도체 칩(30)의 제1 영역(320)에 배치된 N개의 제1A 데이터 패드(BYTE10, BYTE11)와, 제1 반도체 칩(30)의 제2 영역(340)에 배치된 N개의 제1B 데이터 패드(BYTE12, BYTE13)로 구분될 수 있다. 또한, M개의 제1 커맨드/어드레스 패드(CMD1/ADD1)는, 제1 반도체 칩(30)의 제1 영역(320)과 제2 영역(340) 사이의 가운데(300)에 배치된다.
도 2에 도시된 제1 반도체 칩(30)의 구조만을 살펴보면, 도 1에 도시된 하나의 반도체 칩(30)과 유사한 구조를 갖는 것을 알 수 있다. 다만, 제1 반도체 칩(30)이 패키지 인터페이스(10) 위쪽의 단일 평면에서 패키지 인터페이스(10)의 일측(120, 130)에 치우쳐서 적층되기 때문에, 제1 반도체 칩(30)의 제1 영역(320)은 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)에 인접하고, 제1 반도체 칩(30)의 제2 영역(340)은 패키지 인터페이스(10) 일측(120, 130)의 제2 영역(130)에 인접한다.
제2 반도체 칩(40)은, 패키지 인터페이스(10) 위쪽의 단일 평면에 타측(140, 150)으로 치우쳐서 적층된다. 즉, 제2 반도체 칩(40)은 패키지 인터페이스(10) 위쪽의 단일 평면에 적층되며, 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)과 제2 영역(150) 및 가운데 영역(100, 110)의 일측에 겹쳐져서 적층되는 형태가 된다. 이때, 제2 반도체 칩(40)은, 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 및 M개의 제2 커맨드/어드레스 패드(CMD2/ADD2)를 포함한다. 이때, 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23)는, 제2 반도체 칩(40)의 제1 영역(420)에 배치된 N개의 제2A 데이터 패드(BYTE20, BYTE21)와, 제2 반도체 칩(40)의 제2 영역(440)에 배치된 N개의 제2B 데이터 패드(BYTE22, BYTE23)로 구분될 수 있다. 또한, M개의 제2 커맨드/어드레스 패드(CMD2/ADD2)는, 제2 반도체 칩(40)의 제1 영역(420)과 제2 영역(440) 사이의 가운데(400)에 배치된다.
도 2에 도시된 제2 반도체 칩(40)의 구조만을 살펴보면, 도 1에 도시된 하나의 반도체 칩(30)과 유사한 구조를 갖는 것을 알 수 있다. 다만, 제2 반도체 칩(40)이 패키지 인터페이스(10) 위쪽의 단일 평면에서 타측(140, 150)에 치우쳐서 적층되기 때문에, 제2 반도체 칩(40)의 제1 영역(420)은 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)에 인접하고, 제2 반도체 칩(40)의 제2 영역(440)은 패키지 인터페이스(10) 타측(140, 150)의 제2 영역(150)에 인접한다.
한편, 제1 반도체 칩(30)에 포함된 M개의 제1 커맨드/어드레스 패드(CMD1/ADD1)와 제2 반도체 칩(40)에 포함된 M개의 제2 커맨드/어드레스 패드(CMD2/ADD2)는 패키지 인터페이스(10)에 포함된 M개의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)에 공통으로 연결된다.
또한, 서로 간에 인접한 제1 반도체 칩(30)에 포함된 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 중 N개의 제1 데이터 패드(BYTE10, BYTE12)는 패키지 인터페이스(10)에 포함된 N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)에 연결된다. 이때, 서로 간에 인접함에도 불구하고 제1 반도체 칩(30)에 포함된 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 중 나머지 N개의 제1 데이터 패드(BYTE11, BYTE13)는 사용하지 않는다. 이는, 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 중 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)에 겹치는 N/2개의 제1 데이터 패드(BYTE10)만 N/2개의 제1 일측 데이터 볼(DQ<0:7>)에 연결되고, 패키지 인터페이스(10) 일측(120, 130)의 제2 영역(130)에 겹치는 N/2개의 제1 데이터 패드(BYTE12)만 N/2개의 제2 일측 데이터 볼(DQ<8:15>)에 연결되도록 설정되기 때문이다. 구체적으로, N개의 제1A 데이터 패드(BYTE10, BYTE11) 중 N/2개의 제1A 데이터 패드(BYTE10)와 N/2개의 제1 일측 데이터 볼(DQ<0:7>)은 연결되고, 나머지 N/2개의 제1A 데이터 패드(BYTE11)은 패키지 인터페이스(10)에 연결되지 않는다. 또한, N개의 제1B 데이터 패드(BYTE12, BYTE13) 중 N/2개의 제1B 데이터 패드(BYTE12)와 제2 일측 데이터 볼(DQ<8:15>)은 연결되고, 나머지 N/2개의 제1B 데이터 패드(BYTE13)는 패키지 인터페이스(10)에 연결되지 않는다.
정리하면, 제1 반도체 칩(30)에는 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13)가 포함되기 때문에, 도 1에 도시된 하나의 반도체 칩(20)이 하나의 패키지 인터페이스(10)에 적층되는 구조에 제1 반도체 칩(30)을 적용한다면, 2N비트의 데이터를 동시에 입출력하는 '2N비트 대역폭'으로 동작할 수 있다.
하지만, 도 2에 도시된 본 발명의 실시예에서는 제1 반도체 칩(30)에 포함된 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 중 N개의 제1 데이터 패드(BYTE10, BYTE12)만 패키지 인터페이스(10)에 포함된 N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)에 연결되고 나머지 N개의 제1 데이터 패드(BYTE11, BYTE13)는 패키지 인터페이스(10)에 연결되지 않기 때문에, 제1 반도체 칩(30)은 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작한다.
그리고, 서로 간에 인접한 제2 반도체 칩(40)에 포함된 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 중 N개의 제2 데이터 패드(BYTE20, BYTE22)는 패키지 인터페이스(10)에 포함된 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>)에 연결된다. 이때, 서로 간에 인접함에도 불구하고 제2 반도체 칩(40)에 포함된 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 중 나머지 N개의 제2 데이터 패드(BYTE21, BYTE23)는 사용하지 않는다. 이는, 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 중 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)에 겹치는 N/2개의 제2 데이터 패드(BYTE20)만 N/2개의 제1 타측 데이터 볼(DQ<16:23>)에 연결되고, 패키지 인터페이스(10) 타측(140, 150)의 제2 영역(150)에 겹치는 N/2개의 제2 데이터 패드(BYTE22)만 N/2개의 제2 타측 데이터 볼(DQ<24:31>)에 연결되도록 설정되기 때문이다. 구체적으로, N개의 제2A 데이터 패드(BYTE20) 중 N/2개의 제2A 데이터 패드(BYTE20)와 N/2개의 제1 타측 데이터 볼(DQ<16:23>)은 연결되고, 나머지 N/2개의 제2A 데이터 패드(BYTE21)은 패키지 인터페이스(10)에 연결되지 않는다. 또한, N개의 제2B 데이터 패드(BYTE22, BYTE23) 중 N/2개의 제2B 데이터 패드(BYTE22)와 제2 타측 데이터 볼(DQ<24:31>)은 연결되고, 나머지 N/2개의 제2B 데이터 패드(BYTE23)는 패키지 인터페이스(10)에 연결되지 않는다.
정리하면, 제2 반도체 칩(40)에는 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23)가 포함되기 때문에, 도 1에 도시된 하나의 반도체 칩(20)이 하나의 패키지 인터페이스(10)에 적층되는 구조에 제2 반도체 칩(40)을 적용한다면, 2N비트의 데이터를 동시에 입출력하는 '2N비트 대역폭'으로 동작할 수 있다.
하지만, 도 2에 도시된 본 발명의 실시예에서는 제2 반도체 칩(40)에 포함된 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 중 N개의 제2 데이터 패드(BYTE20, BYTE22)만 패키지 인터페이스(10)에 포함된 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>)에 연결되고 나머지 N개의 제2 데이터 패드(BYTE21, BYTE23)는 패키지 인터페이스(10)에 연결되지 않기 때문에, 제2 반도체 칩(40)은 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작한다.
전술한 바와 같이 본 발명의 실시예에 따른 제1 반도체 칩(30)은 'N비트 대역폭'으로만 동작하고, 제2 반도체 칩(40)도 'N비트 대역폭'으로만 동작한다. 하지만, 제1 반도체 칩(30)과 제2 반도체 칩(40)은 동시에 인에이블 될 수 있다. 이와 같은 경우, 패키지 인터페이스(10)는, N개의 일측 데이터 볼(DQ<0:7>, DQ<8:15>)과 N개의 타측 데이터 볼(DQ<16:23>, DQ<24:31>)을 모두 사용하여 2N비트의 데이터를 동시에 입/출력하는 '2N비트 대역폭'으로 동작할 수 있다.
즉, 도 1에 도시된 패키지 인터페이스(10)가 하나의 반도체 칩(20)이 적층된 상태에서 2N비트의 데이터를 동시에 입출력하는 '2N비트 대역폭'으로 동작하는 것과 마찬가지로 도 2에 도시된 본 발명의 실시예에 따른 패키지 인터페이스(10)는 두 개의 반도체 칩(30, 40)이 적층된 상태에서 2N비트의 데이터를 동시에 입출력하는 '2N비트 대역폭'으로 동작한다.
그리고, 도 2에 도시된 본 발명의 실시예에 따른 패키지 인터페이스(10)는 두 개의 반도체 칩(30, 40)이 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)을 공통으로 사용하여 동시에 입력받아 동작하므로, 두 개의 반도체 칩(30, 40)이 마치 하나의 반도체 칩처럼 동작할 수 있다.
따라서, 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치와 도 1에 도시된 반도체 장치는 외부적인 관점에서 완전히 동일한 형태로 동작하는 반도체 장치처럼 보일 수 있다. 하지만, 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치의 패키지 인터페이스(10)에는 두 개의 반도체 칩(30, 40)이 적층되고, 도 1에 도시된 반도체 장치의 패키지 인터페이스(10)에는 한 개의 반도체 칩(20)만 적층되므로, 저장 가능한 공간은 두 배 차이가 나게 된다.
한편, 전술한 구성에서 제1 반도체 칩(30)은 패키지 인터페이스(10) 위쪽의 단일 평면에 일측(120, 130)으로 치우쳐서 적층되고, 제2 반도체 칩(40)은 패키지 인터페이스(10) 위쪽의 단일 평면에 타측(140, 150)으로 치우쳐서 적층되는 것으로 설명하였다. 이를, 도 2에 도시된 그대로 적용해보면, '일측(120, 130)'은 패키지 인터페이스(10)의 '왼쪽'이 되고, '타측(140, 150)'은 패키지 인터페이스(10)의 '오른쪽'이 된다.
하지만, 도 2에 도시된 구성은 어디까지나 하나의 실시예일 뿐이며, 설계자의 선택에 따라, 도 2에 도시된 구성과 다르게 '일측(120, 130)'이 패키지 인터페이스(10)의 '오른쪽'이 되고, '타측(140, 150)'이 패키지 인터페이스(10)의 '왼쪽'이 될 수도 있다.
도 3은 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 임피던스 조정 방법을 설명하기 위해 도시한 도면이다.
먼저, 반도체 장치에서 임피던스 조정이 필요한 이유를 간단하게 설명하면 다음과 같다.
반도체 장치는 다양한 전기 기기에 적용되고 있으며, 그 적용 분야는 날로 확대되고 있다. 아울러, 전기 기기의 고속화에 따라, 신호 전달 과정에서 발생하는 지연시간을 최소화하기 위해 반도체 장치 간에 교환되는 신호의 스윙 폭을 감소시키고 있다. 하지만, 신호의 스윙 폭이 감소될수록 노이즈에 의한 영향은 증가할 수 밖에 없으며 반도체 장치 간의 임피던스 부정합에 따른 신호의 반사 현상 또한 심화된다. 이러한 임피던스 부정합은 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 변화 등에 의해 발생하며, 이로 인해 데이터의 고속 전송이 방해되고 출력 데이터가 왜곡되는 등의 문제가 발생한다.
이를 해결하기 위해 고속 동작이 요구되는 반도체 장치에서 온 다이 터미네이션(On Die Termination; ODT) 회로를 적용하고 있으며, ODT 회로를 통해 출력 장치에 대한 임피던스 부정합 문제를 해결하고 있다. 따라서, ODT 회로는 저항 조절이 가능하도록 구현되어야 하며, 이를 위해 ZQ 패드라는 특정 패드를 통해 ODT 회로의 저항을 조절하는 임피던스 조정(Calibration) 회로가 도입되었다.
따라서, 도 3에 구체적으로 도시되어 있진 않지만 제1 반도체 칩(30) 내부에는 ODT 회로와 임피던스 조정회로 및 제1 ZQ 패드가 포함된다.
마찬가지로, 도 3에 구체적으로 도시되어 있진 않지만 제2 반도체 칩(40) 내부에는 ODT 회로와 임피던스 조정회로 및 제2 ZQ패드가 포함된다.
그리고, 도 3에 도시된 것처럼 패키지 인터페이스(10)에는 ZQ 볼(ZQ)이 포함되어 있다. 따라서, 패키지 인터페이스(10)에 포함된 ZQ 볼(ZQ)은 제1 반도체 칩(30)에 포함된 제1 ZQ 패드와 제2 반도체 칩(40)에 포함된 ZQ 패드에 공통으로 연결된 형태가 될 수 있다.
즉, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)을 통해 제1 반도체 칩(30)의 임피던스 조정 동작과 제2 반도체 칩(40)의 임피던스 조정 동작을 모두 제어하는 형태가 될 수 있다.
한편, 도 3에 도시된 패키지 인터페이스(10)는 사실 도 1에서 설명한 바와 같이 하나의 반도체 칩(20)이 적층되는 것을 기준으로 설계되어 있다. 따라서, 도 3에 도시된 것처럼, 패키지 인터페이스(10)에는 하나의 ZQ 볼(ZQ)만 포함되는 것을 알 수 있다.
그런데, 반도체 칩에 대한 임피던스 조정의 효과를 극대화하기 위해서는 임피던스 조정을 하기 위한 ZQ패드가 각각의 반도체 칩마다 독립되어 존재하는 것이 유리하다. 따라서, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)뿐만 아니라 별도로 그 용도가 결정되어 있지 않은 더미 볼(NC)까지 임피던스 조정에 사용할 수 있다.
예컨대, 패키지 인터페이스(10)에 포함된 ZQ 볼(ZQ)은 제1 반도체 칩(30)의 ZQ 패드와 연결하고, 패키지 인터페이스(10)에 포함된 더미 볼(NC)은 제2 반도체 칩(40)의 ZQ 패드와 연결하는 형태가 될 수 있다. 즉, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)을 통해 제1 반도체 칩(30)의 임피던스 조정 동작을 제어하고, 패키지 인터페이스(10)에 포함된 하나의 더미 볼(NC)을 통해 제2 반도체 칩(40)의 임피던스 조정 동작을 제어하는 형태가 될 수 있다.
반대로, 패키지 인터페이스(10)에 포함된 ZQ 볼(ZQ)은 제2 반도체 칩(40)의 ZQ 패드와 연결하고, 패키지 인터페이스(10)에 포함된 더미 볼(NC)은 제1 반도체 칩(30)의 ZQ 패드와 연결하는 형태가 될 수 있다. 즉, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)을 통해 제2 반도체 칩(40)의 임피던스 조정 동작을 제어하고, 패키지 인터페이스(10)에 포함된 하나의 더미 볼(NC)을 통해 제1 반도체 칩(30)의 임피던스 조정 동작을 제어하는 형태가 될 수 있다.
물론, 전술한 것처럼 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)뿐만 아니라 별도로 그 용도가 결정되어 있지 않은 더미 볼(NC)까지 사용하여 임피던스 조정 동작을 제어하는 경우는, 하나의 ZQ 볼(ZQ)만을 사용하여 두 개의 반도체 칩(30, 40)에 대해 동시에 임피던스 조정 동작을 제어하는 경우에 비해 더 복잡한 제어 동작이 필요하다.
또한, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)만을 사용하여 두 개의 반도체 칩(30, 40)에 대해 동시에 임피던스 조정 동작을 제어하는 경우는, 임피던스 조정 동작을 제어하기 위해 기존부터 사용했던 임피던스 조정 동작을 제어하는 방법, 즉, 도 1에 도시된 것과 같이 하나의 반도체 칩(20)이 패키지 인터페이스(10)에 적층되는 경우에서 임피던스 조정 동작을 제어하는 방법을 그대로 사용할 수 있다.
하지만, 패키지 인터페이스(10)에 포함된 하나의 ZQ 볼(ZQ)뿐만 아니라 별도로 그 용도가 결정되어 있지 않은 더미 볼(NC)까지 사용하여 임피던스 조정 동작을 제어하는 경우는, 임피던스 조정 동작을 제어하기 위해 기존부터 사용했던 임피던스 조정 동작을 제어하는 방법, 즉, 도 1에 도시된 것과 같이 하나의 반도체 칩(20)이 패키지 인터페이스(10)에 적층되는 경우에서 임피던스 조정 동작을 제어하는 방법을 그대로 사용하는 경우 제1 반도체 칩(30)에 대해서만 임피던스 조정 동작을 제어하게 된다. 따라서, 기존부터 사용했던 임피던스 조정 동작을 제어하는 방법에 더미 볼(NC)을 사용하여 임피던스 조정 동작을 제어하는 방법이 추가되어야 한다.
참고로, ZQ 볼(ZQ)을 사용하여 반도체 칩(30, 40)에 대해 임피던스 조정 동작을 제어하는 방법은 이미 공지된 기술이므로 여기에서는 더 자세히 다루지 않도록 하겠다.
도 4는 도 2에 도시된 본 발명의 실시예에 따라 두 개의 반도체 칩이 패키지 인터페이스에 적층되는 반도체 장치의 구성에서 데이터 클록이 제공되는 방법을 설명하기 위해 도시한 도면이다.
먼저, '데이터 클록'은 반도체 장치에서 데이터를 입/출력할 때 기준이 되는 클록으로서, 대비되는 개념으로는 '시스템 클록' 있다. 이때, '시스템 클록'은 반도체 장치의 커맨드/어드레스와 같이 장치의 동작에 관련된 신호들의 입/출력 기준으로서 사용되는 클록이고, '데이터 클록'은 반도체 장치에서 입/출력되는 데이터의 기준으로서 사용되는 클록이다.
한편, 최근에 개발되는 반도체 장치에서의 데이터는 매우 고속의 주파수로 입/출력되는 것이 일반적이므로 '데이터 클록'의 주파수가 '시스템 클록'의 주파수보다 훨씬 높은 것이 일반적이다.
따라서, '데이터 클록'가 전송되는 과정에서 아주 작은 지터나 노이즈가 발생하는 경우에도 전송되는 데이터의 신뢰성이 크게 떨어지는 문제가 발생할 수 있으므로, '데이터 클록'이 안정적으로 전송되도록 하는 것은 매우 중요한 이슈이다.
도 4를 참조하면, 패키지 인터페이스(10)는 일측(120, 130)의 제1 영역(120)에 배치되는 제1 데이터 클록 볼(WCK01, WCK01#)과, 타측(140, 150)의 제1 영역(320)에 배치되는 제2 데이터 클록 볼(WCK23, WCK23#)을 더 포함한다.
여기서, 제1 데이터 클록 볼(WCK01, WCK01#)을 통해 인가되는 '데이터 클록'은, 제1 반도체 칩(30)에 포함된 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13)에 공통으로 공급되어야 한다.
특히, 제1 반도체 칩(30)에 포함된 2N개의 제1 데이터 패드(BYTE10, BYTE11, BYTE12, BYTE13) 중 패키지 인터페이스(10)에 직접적으로 연결되는 N/2개의 제1A 데이터 패드(BYTE10)와 N/2개의 제1B 데이터 패드(BYTE12)에 '데이터 클록'이 안정적으로 공급되어야 한다.
이때, N/2개의 제1A 데이터 패드(BYTE10)는 제1 반도체 칩(30)의 제1 영역(320)에 배치되므로, 제1 데이터 클록 볼(WCK01, WCK01#)이 위치한 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)에서 상대적으로 인접한 상태가 된다. 반면, N/2개의 제1B 데이터 패드(BYTE12)는 제1 반도체 칩(30)의 제2 영역(340)에 배치되므로, 제1 데이터 클록 볼(WCK01, WCK01#)이 위치한 패키지 인터페이스(10) 일측(120, 130)의 제1 영역(120)에서 상대적으로 인접하지 않은 상태가 된다.
따라서, 제1 데이터 클록 볼(WCK01, WCK01#)에서 상대적으로 인접하지 않은 제1 반도체 칩(30)의 제2 영역(340)을 연결하는 라인을 '제1 라인(LINE1)'이라고 하면, 제1 데이터 클록 볼(WCK01, WCK01#)에서 상대적으로 인접한 제1 반도체 칩(30)의 제1 영역(320)을 연결하는 라인인 '제2 라인(LINE2)'은, 그 길이가 '제1 라인(LINE1)'과 동일한 길이가 될 수 있도록 분산 배치된다. 즉, 도면에서와 같이 '제1 라인(LINE1)'은 직선으로 바로 연결되는 반면, '제2 라인(LINE2)'은 그 길이가 '제1 라인(LINE1)'과 동일해질 수 있도록 분산되어 배치되는 것을 알 수 있다.
마찬가지로, 제2 데이터 클록 볼(WCK23, WCK23#)을 통해 인가되는 '데이터 클록'은, 제2 반도체 칩(40)에 포함된 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23)에 공통으로 공급되어야 한다.
특히, 제2 반도체 칩(40)에 포함된 2N개의 제2 데이터 패드(BYTE20, BYTE21, BYTE22, BYTE23) 중 패키지 인터페이스(10)에 직접적으로 연결되는 N/2개의 제2A 데이터 패드(BYTE20)와 N/2개의 제2B 데이터 패드(BYTE22)에 '데이터 클록'이 안정적으로 공급되어야 한다.
이때, N/2개의 제2A 데이터 패드(BYTE20)는 제2 반도체 칩(40)의 제1 영역(420)에 배치되므로, 제2 데이터 클록 볼(WCK23, WCK23#)이 위치한 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)에서 상대적으로 인접한 상태가 된다. 반면, N/2개의 제2B 데이터 패드(BYTE22)는 제2 반도체 칩(40)의 제2 영역(440)에 배치되므로, 제2 데이터 클록 볼(WCK23, WCK23#)이 위치한 패키지 인터페이스(10) 타측(140, 150)의 제1 영역(140)에서 상대적으로 인접하지 않은 상태가 된다.
따라서, 제2 데이터 클록 볼(WCK23, WCK23#)에서 상대적으로 인접하지 않은 제2 반도체 칩(40)의 제2 영역(440)을 연결하는 라인을 '제3 라인(LINE3)'이라고 하면, 제2 데이터 클록 볼(WCK23, WCK23#)에서 상대적으로 인접한 제2 반도체 칩(40)의 제1 영역(420)을 연결하는 라인인 '제4 라인(LINE4)'은, 그 길이가 '제3 라인(LINE3)'과 동일한 길이가 될 수 있도록 분산 배치된다. 즉, 도면에서와 같이 '제3 라인(LINE3)'은 직선으로 바로 연결되는 반면, '제4 라인(LINE4)'은 그 길이가 '제3 라인(LINE3)'과 동일해질 수 있도록 분산되어 배치되는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 기존에 하나의 반도체 칩(20)이 적층되던 패키지 인터페이스(10)에 두 개의 반도체 칩(30, 40)을 수평으로 적층한 뒤, 패키지 인터페이스(10)에 포함된 다수의 커맨드/어드레스 볼(RAS#, CAS#, CS#, WE# / A<0:13>, BA<0:3>)은 두 개의 반도체 칩(30, 40)이 공통으로 사용하도록 설정하지만, 패키지 인터페이스(10)에 포함된 다수의 데이터 볼(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>)을 두 개의 반도체 칩이 절반씩 나누어서 사용(DQ<0:7>, DQ<8:15> / DQ<16:23>, DQ<24:31>)하도록 하도록 설정한다. 이때, 두 개의 반도체 칩(30, 40)이 각각 데이터 입/출력 대역폭을 절반으로 줄인 상태에서 동시에 동작하도록 하기 때문에 기존에 하나의 반도체 칩(20)이 동작하던 데이터 입/출력 대역폭을 그대로 유지한 상태에서 패키지 인터페이스(10)를 통해 두 개의 반도체 칩(30, 40)이 마치 하나의 반도체 칩인 것처럼 동작하도록 할 수 있다.
또한, 패키지 인터페이스 외부에서는 하나의 반도체 칩(20)이 사용될 때 적용되던 동작 제어를 그대로 사용하여 두 개의 반도체 칩(30, 40)을 동시에 동작 제어할 수 있다.
따라서, 패키지 인터페이스(10)의 사이즈나 그 제어방법 등은 기존과 동일하게 그대로 유지한 상태에서 그 용량은 두 배로 늘릴 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
10 : 패키지 인터페이스
20 : 하나의 반도체 칩
30 : 제1 반도체 칩 40 : 제2 반도체 칩
30 : 제1 반도체 칩 40 : 제2 반도체 칩
Claims (20)
- 일측에 배치된 N개의 일측 데이터 볼과 타측에 배치된 N개의 타측 데이터 볼 및 일측과 타측 사이의 가운데에 배치된 M개의 커맨드/어드레스 볼을 포함하는 패키지 인터페이스;
상기 패키지 인터페이스 위쪽의 단일 평면에 일측으로 치우쳐서 적층되고, 2N개의 제1 데이터 패드 및 M개의 제1 커맨드/어드레스 패드를 포함하는 제1 반도체 칩; 및
상기 패키지 인터페이스 위쪽의 단일 평면에 타측으로 치우쳐서 적층되고, 2N개의 제2 데이터 패드 및 M개의 제2 커맨드/어드레스 패드를 포함하는 제2 반도체 칩을 구비하되,
M개의 상기 제1 커맨드/어드레스 패드와 M개의 상기 제2 커맨드/어드레스 패드가 M개의 상기 커맨드/어드레스 볼에 공통으로 연결되고,
2N개의 상기 제1 데이터 패드 중 N개의 상기 제1 데이터 패드가 N개의 상기 일측 데이터 볼에 연결되며,
2N개의 상기 제2 데이터 패드 중 N개의 제2 데이터 패드가 N개의 상기 타측 데이터 볼에 연결되는 반도체 장치.
- 제1항에 있어서,
상기 제1 반도체 칩은,
2N개의 상기 제1 데이터 패드 중 N개의 상기 일측 데이터 볼에 연결된 N개의 상기 제1 데이터 패드를 사용하여 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작하며,
2N개의 상기 제1 데이터 패드 중 N개의 상기 일측 데이터 볼에 연결되지 않은 나머지 N개의 상기 제1 데이터 패드는 사용하지 않는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서,
상기 제2 반도체 칩은,
2N개의 상기 제2 데이터 패드 중 N개의 상기 타측 데이터 볼에 연결된 N개의 상기 제2 데이터 패드를 사용하여 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작하며,
2N개의 상기 제2 데이터 패드 중 N개의 상기 타측 데이터 볼에 연결되지 않은 나머지 N개의 상기 제2 데이터 패드는 사용하지 않는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,
상기 제1 반도체 칩과 상기 제2 반도체 칩이 동시에 인에이블되는 것에 응답하여 상기 패키지 인터페이스는,
N개의 상기 일측 데이터 볼과 N개의 상기 타측 데이터 볼을 모두 사용하여 2N비트의 데이터를 동시에 입/출력하는 '2N비트 대역폭'으로 동작하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,
상기 제1 반도체 칩은 상기 패키지 인터페이스 위쪽의 단일 평면에 왼쪽으로 치우쳐서 적층되고,
상기 제2 반도체 칩은 상기 제1 반도체 칩에 수평방향으로 인접하여 상기 패키지 인터페이스 위쪽의 단일 평면에 오른쪽으로 치우쳐서 적층되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,
상기 제1 반도체 칩은 상기 패키지 인터페이스 위쪽의 단일 평면에 오른쪽으로 치우쳐서 적층되고,
상기 제2 반도체 칩은 상기 제1 반도체 칩에 수평방향으로 인접하여 상기 패키지 인터페이스 위쪽의 단일 평면에 왼쪽으로 치우쳐서 적층되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,
상기 제1 반도체 칩은 제1 ZQ 패드를 더 포함하고,
상기 제2 반도체 칩은 제2 ZQ 패드를 더 포함하며,
상기 패키지 인터페이스는 ZQ 볼을 더 포함하고,
상기 제1 ZQ 패드와 상기 제2 ZQ 패드는 상기 ZQ 볼에 공통으로 연결되는 반도체 장치.
- 제1항에 있어서,
상기 제1 반도체 칩은 제1 ZQ 패드를 더 포함하고,
상기 제2 반도체 칩은 제2 ZQ 패드를 더 포함하며,
상기 패키지 인터페이스는 ZQ 볼 및 더미 볼을 더 포함하고,
상기 제1 ZQ 패드는 상기 ZQ 볼에 연결되며, 상기 제2 ZQ 패드는 상기 더미 볼에 연결되는 반도체 장치.
- 제1항에 있어서,
N개의 상기 일측 데이터 볼은, 상기 패키지 인터페이스 일측의 제1 영역에 배치된 N/2개의 제1 일측 데이터 볼과 제2 영역에 배치된 N/2개의 제2 일측 데이터 볼로 구분되고,
N개의 상기 타측 데이터 볼은, 상기 패키지 인터페이스 타측의 제1 영역에 배치된 N/2개의 제1 타측 데이터 볼과 제2 영역에 배치된 N/2개의 제2 타측 데이터 볼로 구분되며,
2N개의 상기 제1 데이터 패드는, 상기 제1 반도체 칩의 제1 영역에 배치된 N개의 제1A 데이터 패드와 제2 영역에 배치된 N개의 제1B 데이터 패드로 구분되고,
2N개의 상기 제2 데이터 패드는, 상기 제2 반도체 칩의 제1 영역에 배치된 N개의 제2A 데이터 패드와 제2 영역에 배치된 N개의 제2B 데이터 패드로 구분되며,
N개의 상기 제1A 데이터 패드 중 N/2개의 상기 제1A 데이터 패드가 N/2개의 상기 제1 일측 데이터 볼에 연결되고,
N개의 상기 제1B 데이터 패드 중 N/2개의 상기 제1B 데이터 패드가 N/2개의 상기 제2 일측 데이터 볼에 연결되며,
N개의 상기 제2A 데이터 패드 중 N/2개의 상기 제2A 데이터 패드가 N/2개의 상기 제1 타측 데이터 볼에 연결되고,
N개의 상기 제2B 데이터 패드 중 N/2개의 상기 제2B 데이터 패드가 N/2개의 상기 제2 타측 데이터 볼에 연결되는 반도체 장치.
- 제9항에 있어서,
상기 패키지 인터페이스는 일측의 제1 영역에 배치된 제1 데이터 클록 볼과 타측의 제1 영역에 배치된 제2 데이터 클록 볼을 더 포함하며,
상기 제1 데이터 클록 볼에서 상대적으로 인접하지 않은 상기 제1 반도체 칩의 제2 영역을 연결하는 제1 라인과,
상기 제1 데이터 클록 볼에서 상대적으로 인접한 상기 제1 반도체 칩의 제1 영역을 연결하되, 상기 제1 라인과 동일한 길이를 갖도록 하기 위해 분산 배치된 제2 라인과,
상기 제2 데이터 클록 볼에서 상대적으로 인접하지 않은 상기 제2 반도체 칩의 제2 영역을 연결하는 제3 라인, 및
상기 제2 데이터 클록 볼에서 상대적으로 인접한 상기 제2 반도체 칩의 제1 영역을 연결하되, 상기 제3 라인과 동일한 길이를 갖도록 하기 위해 분산 배치시킨 제4 라인을 더 구비하는 반도체 장치.
- 일측의 제1 영역에 배치된 N/2개의 제1 일측 데이터 볼과, 일측의 제2 영역에 배치된 N/2개의 제2 일측 데이터 볼과, 타측의 제1 영역에 배치된 N/2개의 제1 타측 데이터 볼과, 타측의 제2 영역에 배치된 N/2개의 제2 타측 데이터 볼, 및 일측과 타측 사이의 가운데 영역에 배치된 M개의 커맨드/어드레스 볼을 포함하는 패키지 인터페이스;
상기 패키지 인터페이스 위쪽의 단일 평면에서 상기 일측의 제1 영역과 상기 일측의 제2 영역 및 상기 가운데 영역의 일측에 겹쳐서 적층되고, 2N개의 제1 데이터 패드 및 M개의 제1 커맨드/어드레스 패드를 포함하는 제1 반도체 칩; 및
상기 패키지 인터페이스 위쪽의 단일 평면에서 상기 타측의 제1 영역과 상기 타측의 제2 영역 및 상기 가운데 영역의 타측에 겹쳐서 적층되고, 2N개의 제2 데이터 패드 및 M개의 제2 커맨드/어드레스 패드를 포함하는 제2 반도체 칩을 구비하되,
M개의 상기 제1 커맨드/어드레스 패드와 M개의 상기 제2 커맨드/어드레스 패드가 M개의 상기 어드레스/커맨드 볼에 공통으로 연결되고,
2N개의 상기 제1 데이터 패드 중 상기 일측의 제1 영역에 겹치는 N/2개의 상기 제1 데이터 패드가 N/2개의 상기 제1 일측 데이터 볼에 연결되며, 상기 일측의 제2 영역에 겹치는 N/2개의 상기 제1 데이터 패드가 N/2개의 상기 제2 일측 데이터 볼에 연결되고,
2N개의 상기 제2 데이터 패드 중 상기 타측의 제1 영역에 겹치는 N/2개의 상기 제2 데이터 패드가 N/2개의 상기 제1 타측 데이터 볼에 연결되며, 상기 제2 타측 영역에 겹치는 N/2개의 상기 제2 데이터 패드가 N/2개의 상기 제2 타측 데이터 볼에 연결되는 반도체 장치.
- 제11항에 있어서,
상기 제1 반도체 칩은,
2N개의 상기 제1 데이터 패드 중 N/2개의 상기 제1 일측 데이터 볼 및 N/2개의 상기 제2 일측 데이터 볼에 연결된 N개의 상기 제1 데이터 패드를 사용하여 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작하며,
2N개의 상기 제1 데이터 패드 중 N/2개의 상기 제1 일측 데이터 볼 및 N/2개의 상기 제2 일측 데이터 볼에 연결되지 않은 N개의 상기 제1 데이터 패드는 사용되지 않는 것을 특징으로 하는 반도체 장치.
- 제12항에 있어서,
상기 제2 반도체 칩은,
2N개의 상기 제2 데이터 패드 중 N/2개의 상기 제1 타측 데이터 볼 및 N/2개의 상기 제2 타측 데이터 볼에 연결된 N개의 상기 제2 데이터 패드를 사용하여 N비트의 데이터를 동시에 입/출력하는 'N비트 대역폭'으로만 동작하며,
2N개의 상기 제2 데이터 패드 중 N/2개의 상기 제1 타측 데이터 볼 및 N/2개의 상기 제2 타측 데이터 볼에 연결되지 않은 N개의 상기 제2 데이터 패드는 사용되지 않는 것을 특징으로 하는 반도체 장치.
- 제13항에 있어서,
상기 제1 반도체 칩과 상기 제2 반도체 칩이 동시에 인에이블되는 것에 응답하여 상기 패키지 인터페이스는,
N/2개의 상기 제1 일측 데이터 볼과 N/2개의 상기 제2 일측 데이터 볼과 N/2개의 상기 제1 타측 데이터 볼 및 N/2개의 상기 제2 타측 데이터 볼을 모두 사용하여 2N비트의 데이터를 동시에 입/출력하는 '2N비트 대역폭'으로 동작하는 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,
상기 일측의 제1 영역과 상기 일측의 제2 영역은 상기 패키지 인터페이스 내부에서 왼쪽으로 치우쳐서 위치하는 영역이고,
상기 타측의 제1 영역과 상기 타측의 제2 영역은 상기 패키지 인터페이스 내부에서 오른쪽으로 치우쳐서 위치하는 영역이며,
상기 가운데 영역은 상기 패치지 인터페이스 내부에서 일측과 타측 중 어느 한쪽으로 치우치지 않고 가운데에 위치하는 영역인 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,
상기 일측의 제1 영역과 상기 일측의 제2 영역은 상기 패키지 인터페이스 내부에서 오른쪽으로 치우쳐서 위치하는 영역이고,
상기 타측의 제1 영역과 상기 타측의 제2 영역은 상기 패키지 인터페이스 내부에서 왼쪽으로 치우쳐서 위치하는 영역이며,
상기 가운데 영역은 상기 패치지 인터페이스 내부에서 일측과 타측 중 어느 한쪽으로 치우치지 않고 가운데에 위치하는 영역인 것을 특징으로 하는 반도체 장치.
- 제11항에 있어서,
상기 제1 반도체 칩은 제1 ZQ 패드를 더 포함하고,
상기 제2 반도체 칩은 제2 ZQ 패드를 더 포함하며,
상기 패키지 인터페이스는 ZQ 볼을 더 포함하고,
상기 제1 ZQ 패드와 상기 제2 ZQ 패드는 상기 ZQ 볼에 공통으로 연결되는 반도체 장치.
- 제11항에 있어서,
상기 제1 반도체 칩은 제1 ZQ 패드를 더 포함하고,
상기 제2 반도체 칩은 제2 ZQ 패드를 더 포함하며,
상기 패키지 인터페이스는 ZQ 볼 및 더미 볼을 더 포함하고,
상기 제1 ZQ 패드는 상기 ZQ 볼에 연결되며, 상기 제2 ZQ 패드는 상기 더미 볼에 연결되는 반도체 장치.
- 제11항에 있어서,
2N개의 상기 제1 데이터 패드는, 상기 제1 반도체 칩의 제1 영역에 배치된 N개의 제1A 데이터 패드와 제2 영역에 배치된 N개의 제1B 데이터 패드로 구분되고,
2N개의 상기 제2 데이터 패드는, 상기 제2 반도체 칩의 제1 영역에 배치된 N개의 제2A 데이터 패드와 제2 영역에 배치된 N개의 제2B 데이터 패드로 구분되며,
N개의 상기 제1A 데이터 패드 중 N/2개의 상기 제1A 데이터 패드가 N/2개의 상기 제1 일측 데이터 볼에 연결되고,
N개의 상기 제1B 데이터 패드 중 N/2개의 상기 제1B 데이터 패드가 N/2개의 상기 제2 일측 데이터 볼에 연결되며,
N개의 상기 제2A 데이터 패드 중 N/2개의 상기 제2A 데이터 패드가 N/2개의 상기 제1 타측 데이터 볼에 연결되고,
N개의 상기 제2B 데이터 패드 중 N/2개의 상기 제2B 데이터 패드가 N/2개의 상기 제2 타측 데이터 볼에 연결되는 반도체 장치.
- 제19항에 있어서,
상기 패키지 인터페이스는 상기 일측의 제1 영역에 배치된 제1 데이터 클록 볼과 상기 타측의 제1 영역에 배치된 제2 데이터 클록 볼을 더 포함하며,
상기 제1 데이터 클록 볼에서 상대적으로 인접하지 않은 상기 제1 반도체 칩의 제2 영역을 연결하는 제1 라인과,
상기 제1 데이터 클록 볼에서 상대적으로 인접한 상기 제1 반도체 칩의 제1 영역을 연결하되, 상기 제1 라인과 동일한 길이를 갖도록 하기 위해 분산 배치된 제2 라인과,
상기 제2 데이터 클록 볼에서 상대적으로 인접하지 않은 상기 제2 반도체 칩의 제2 영역을 연결하는 제3 라인, 및
상기 제2 데이터 클록 볼에서 상대적으로 인접한 상기 제2 반도체 칩의 제1 영역을 연결하되, 상기 제3 라인과 동일한 길이를 갖도록 하기 위해 분산 배치시킨 제4 라인을 더 구비하는 반도체 장치.
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