JP4685486B2 - Odtを効果的に制御するメモリモジュールシステム - Google Patents
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Description
一般的に、ODT回路が活性化(即ち、ターンオン)されれば、ODT回路は、半導体装置のI/O(Input/Output)パッドで限定された抵抗を提供する。ODT回路が非活性化(即ち、ターンオフ)されれば、ODT回路は、半導体装置のI/Oパッドで抵抗に影響を及ぼさないオープン回路となる。
502 メモリコントローラ
504 第1メモリ素子
506 第2メモリ素子
510,520,530 データ入出力バッファ
512 データ制御信号出力バッファ
521,531 データ制御信号入力バッファ
522,532 ODT制御信号発生部
523,533 ODT回路
524,534 ODT制御信号出力バッファ
525,535 ODT制御信号入力バッファ
Claims (25)
- メモリモジュールシステムにおいて、
第1メモリ装置内でオン・ダイターミネーション(ODT)制御信号を生成するためのODT制御信号生成器と、
前記第1メモリ装置から出力された前記ODT制御信号に従って、第2メモリ装置のODT回路の動作を制御するためのODT制御信号受信器と、を含むことを特徴とするメモリモジュールシステム。 - 前記第1メモリ装置のODT制御信号は、前記第2メモリ装置が非活性化されるときに、前記第2メモリ装置のODT回路を活性化することを特徴とする請求項1に記載のメモリモジュールシステム。
- 前記メモリモジュールシステムは、前記第1、第2メモリ装置へ伝送される命令信号を生成するためのメモリ制御器をさらに含み、
前記ODT制御信号生成器は、前記命令信号から前記ODT制御信号を生成することを特徴とする請求項1に記載のメモリモジュールシステム。 - 前記メモリモジュールシステムは、
前記第1メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第1メモリ装置内の第1制御信号入力バッファと、
前記第2メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第2メモリ装置内の第2制御信号入力バッファと、をさらに含むことを特徴とする請求項3に記載のメモリモジュールシステム。 - 前記第1、第2制御信号入力バッファのうち、前記第1、第2メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの入力バッファは、ターンオフされることを特徴とする請求項4に記載のメモリモジュールシステム。
- 前記メモリモジュールシステムは、
前記第2メモリ装置内でODT制御信号を生成するためのODT制御信号生成器と、
前記第2メモリ装置から出力されたODT制御信号に従って、前記第1メモリ装置のODT回路の動作を制御するためのODT制御信号受信器と、をさらに含むことを特徴とする請求項1に記載のメモリモジュールシステム。 - 前記第1、第2メモリ装置のうち、非活性化されたいずれか一つのメモリ装置に対応するODT制御信号生成器は、ターンオフされることを特徴とする請求項6に記載のメモリモジュールシステム。
- 前記第1、第2メモリ装置のうち、活性化されたいずれか一つのメモリ装置に対応するODT制御信号受信器は、ターンオフされることを特徴とする請求項6に記載のメモリモジュールシステム。
- 前記メモリモジュールシステムは、
活性化された第1メモリ装置から非活性化された第2メモリ装置へ第1ODT制御信号を伝送するために、ターンオンされる第1ODT制御信号出力バッファと、
活性化された第2メモリ装置から非活性化された第1メモリ装置へ第2ODT制御信号を伝送するために、ターンオンされる第2ODT制御信号出力バッファと、をさらに含むことを特徴とする請求項6に記載のメモリモジュールシステム。 - 前記第1、第2ODT制御信号出力バッファのうち、前記第1、第2メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの出力バッファは、ターンオフされることを特徴とする請求項9に記載のメモリモジュールシステム。
- 前記ODT制御信号出力バッファ及び前記ODT制御信号受信器は、前記第1メモリ装置の第1コンタクトボールと前記第2メモリ装置の第2コンタクトボールとの間の信号ラインに互いに連結され、前記第1、第2コンタクトボールは、前記メモリモジュールシステム内で互いに向き合うように配置されることを特徴とする請求項10に記載のメモリモジュールシステム。
- 前記第1メモリ装置のODT制御信号出力バッファと前記第2メモリ装置のODT制御信号受信器とは、第1信号ラインに共に連結され、前記第2メモリ装置のODT制御信号出力バッファと前記第1メモリ装置のODT制御信号受信器とは、第2信号ラインに共に連結されることを特徴とする請求項9に記載のメモリモジュールシステム。
- 前記第1、第2信号ラインのそれぞれは、前記第1メモリ装置の各第1コンタクトボールと前記第2メモリ装置の各第2コンタクトボールとの間に配置され、前記第1、第2コンタクトボールは、前記メモリモジュールシステム内で互いに向き合って位置するように配置されることを特徴とする請求項12に記載のメモリモジュールシステム。
- 前記第1、第2メモリ装置は、一つのメモリモジュールの同一のランクにあることを特徴とする請求項1に記載のメモリモジュールシステム。
- 前記第1、第2メモリ装置は、一つのメモリモジュールの異なるランクにあることを特徴とする請求項1に記載のメモリモジュールシステム。
- 前記第1、第2メモリ装置は、異なるメモリモジュールにあることを特徴とする請求項1に記載のメモリモジュールシステム。
- 前記メモリモジュールシステムは、
活性化された第1メモリ装置から出力されたODT制御信号に従って、他の複数個の非活性化されたメモリ装置の複数個の他のODT回路の動作を制御するための他の複数個のODT制御信号受信器をさらに含むことを特徴とする請求項1に記載のメモリモジュールシステム。 - メモリモジュールシステム内のODTを制御する方法において、
活性化された第1メモリ装置内でODT制御信号を生成する段階と、
前記第1メモリ装置から出力されたODT制御信号に従って、第2メモリ装置のODT回路の動作を制御する段階と、を含むことを特徴とする方法。 - 前記第2メモリ装置は、非活性化されたメモリ装置であることを特徴とする請求項18に記載の方法。
- 前記方法は、
命令信号を生成して、メモリ制御器から前記第1、第2メモリ装置へ伝送する段階と、
前記命令信号から第1メモリ装置内のODT制御信号を生成する段階と、をさらに含むことを特徴とする請求項18に記載の方法。 - 前記方法は、
前記ODT制御信号を生成するために、活性化された前記第1、第2メモリ装置のうち、いずれか一つのメモリ装置で、ODT制御信号生成器及びODT制御信号出力バッファをターンオンし、ODT制御信号受信器をターンオフする段階と、
前記ODT制御信号を受信するために、非活性化された前記第1、第2メモリ装置のうち、いずれか一つのメモリ装置で、制御信号入力バッファ、ODT制御信号生成器、及びODT制御信号出力バッファをターンオフし、制御信号受信器をターンオンする段階と、をさらに含むことを特徴とする請求項18に記載の方法。 - 前記第1、第2メモリ装置は、一つのメモリモジュールの同一のランクにあることを特徴とする請求項18に記載の方法。
- 前記第1、第2メモリ装置は、一つのメモリモジュールの異なるランクにあることを特徴とする請求項18に記載の方法。
- 前記第1、第2メモリ装置は、異なるメモリモジュールにあることを特徴とする請求項18に記載の方法。
- 前記方法は、
活性化された第1メモリ装置から出力されたODT制御信号に従って、他の複数個の非活性化されたメモリ装置の他の複数個のODT回路の動作を制御する段階をさらに含むことを特徴とする請求項18に記載の方法。
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