KR100738969B1 - 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법 - Google Patents

반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법 Download PDF

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Abstract

본 발명의 반도체 메모리의 온-다이 터미네이션 제어 장치는, 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 데이터 리드 구간과 데이터 라이트 구간 중 어느 하나의 구간에서 온-다이 터미네이션 동작을 비활성화시키기 위한 ODT 제어 신호를 생성하는 검출부와; 상기 ODT 제어 신호에 따라 온-다이 터미네이션 동작을 비활성화시키는 제어부; 로 구성됨에 기술적 특징이 있다.
온-다이 터미네이션, 테스트 모드

Description

반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법{Apparatus and Method for Controlling On-Die Termination of Semiconductor Memory}

도 1은 종래 기술에 따른 온-다이 터미네이션 장치의 블록도,

도 2는 도 1의 ODT 인에이블 신호 생성부의 구성을 나타낸 회로도,

도 3은 본 발명에 따른 온-다이 터미네이션 제어 장치의 블록도,

도 4는 도 3의 검출부의 구성을 나타낸 블록도,

도 5는 도 4의 검출부의 구성을 나타낸 회로도,

도 6은 도 3의 제어 신호 생성부의 구성을 나타낸 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100 : ODT 어드레스 디코더 200 : ODT 인에이블 신호 생성부

300 : ODT 회로부 400 : 온-다이 터미네이션 제어 장치

410 : 검출부 411 : 제1검출부

413 : 제2검출부 415 : 신호 생성부

430 : 제어부

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법에 관한 것이다.

일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스 라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온-다이 터미네이션(On-Die Termination; 이하 'ODT'라 칭함)이라 한다.

일반적으로 ODT의 제어는 EMRS(Extended Mode Register Set; 확장 모드 레지스터 세트) 코드 어드레스 중 A<2>, A<6>의 논리값에 따라 이루어지며, 도 1의 종래 기술에 따른 온-다이 터미네이션 장치의 블록도 및 도 2의 ODT 인에이블 신호 생성부의 구성을 나타낸 회로도를 참조하여 온-다이 터미네이션 동작을 간단히 설명하면 다음과 같다.

ODT 어드레스 디코더(10)는 EMRS 코드 어드레스를 디코딩하여 내부 제어신호(ODTS0, ODTS1, ODTS2)를 만들어내며, ODT 인에이블 신호 생성부(20)는 도 2의 회로도에 도시한 바와 같이, 상기 각 내부 제어신호를 입력으로 하는 노어 게이트(NR)를 통해 ODT 인에이블 신호(ODT_EN)를 생성하고, 이를 ODT 회로부(30)로 입력한다.

상기 ODT 회로부(30)는 상기 ODT 인에이블 신호(ODT_EN)에 따라 인에이블되어 유효 저항값(Effective Resistance)을 만들어내며, PMOS 트랜지스터 및 NMOS 트랜지스터를 풀업/풀다운시켜 온-다이 터미네이션 동작을 수행한다.

한편, 상기와 같은 온-다이 터미네이션 동작은 라이트(Write) 동작 시에 구 성되는 것이 일반적이나, 현재 ODT 장치는 라이트(Write)/리드(Read) 동작과 무관하게 동작되도록 설계되어 있으며, 이에 따라 ODT 온(ON) 시, 디램 내부의 라이트/리드 동작에 어떤 작용이 일어나게 되는지 또는, ODT 온 시 디램에 페일(Fail)이 발생하게 되면 디램의 라이트 동작에 페일이 발생한 것인지, 리드 동작에 페일이 발생한 것인지 구분하기 어렵다.

따라서, 실제 ODT 관련 페일이 발생하는 경우 그 분석이 어렵게 되고, 결국 개발 진행에 있어 지연 요소로 작용하여 시장 진출 시기(Time to Market)에도 영향을 미칠 수 있다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 온-다이 터미네이션 동작과 관련한 리드/라이트 구간의 페일 분석을 위해, 데이터 리드/라이트 구간을 구분하여 온-다이 터미네이션 동작을 인에이블/디스에이블시킬 수 있도록 하는 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 데이터 리드 구간과 데이터 라이트 구간 중 어느 하나의 구간에서 온-다이 터미네이션 동작을 비활성화시키기 위한 ODT 제어 신호를 생성하는 검출부와; 상기 ODT 제어 신호에 따라 온-다이 터미네이션 동작을 비활성화시키는 제어부; 로 구성되는 반도체 메모리의 온-다이 터미네이션 제어 장치에 의해 달성된다.

또한, 본 발명의 상기 목적은 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 데이터 리드 구간과 데이터 라이트 구간 중 어느 한 구간의 온-다이 터미네이션 동작을 비활성화시키기 위한 ODT 제어 신호를 생성하는 제1단계와; 상기 ODT 제어 신호에 따라 온-다이 터미네이션 동작을 비활성화시키는 제2단계; 로 구성되는 반도체 메모리의 온-다이 터미네이션 제어 방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

먼저, 도 3은 본 발명에 따른 온-다이 터미네이션 제어 장치의 블록도이고, 도 4는 도 3의 검출부의 구성을 나타낸 블록도이다.

도 3에 도시된 바와 같이, 본 발명의 온-다이 터미네이션 제어 장치(400)는, 테스트 모드 ODT 제어 신호(TM_ODT)를 생성하는 검출부(410)와, 상기 테스트 모드 ODT 제어 신호(TM_ODT)와 ODT 인에이블 신호(ODT_EN)를 입력으로 하여 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 출력하는 제어부(430)로 구성된다.

상기 검출부(410)는 라이트 신호(WT), 라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 외부 명령 신호인 테스트 모드 ODT 라이트 신호(TM_ODT_WT), 리드 신호(RD), 리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 외부 명 령 신호인 테스트 모드 ODT 리드 신호(TM_ODT_RD)를 입력으로 하여, 라이트 구간과 리드 구간 중 어느 한 구간에서 온-다이 터미네이션 동작이 오프되도록 하는 테스트 모드 ODT 제어 신호(TM_ODT)를 생성한다.

이 때, 상기 검출부(410)는 온-다이 터미네이션 동작을 테스트하기 위한 외부 명령 신호(TM_ODT_WT, TM_ODT_RD)가 인에이블되면, 라이트 구간 또는 리드 구간에서 상기 제어부(430)로 인가되는 테스트 모드 ODT 제어 신호(TM_ODT)를 디스에이블시키도록 동작한다.

그리고 상기 제어부(430)는 ODT 인에이블 신호 생성부(415)로부터 입력되는 ODT 인에이블 신호(ODT_EN)를 상기 테스트 모드 ODT 제어 신호(TM_ODT)와 논리 조합하여 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 생성하며, 특히 상기 테스트 모드 ODT 제어 신호(TM_ODT)가 디스에이블되는 경우 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 디스에이블시킴으로써, 상기 ODT 인에이블 신호(ODT_EN)에 의한 온-다이 터미네이션 동작을 비활성화시켜주는 역할을 한다.

검출부(410)의 동작을 도 4의 블록도를 통해 보다 상세히 설명하면 다음과 같다.

도 4에 도시된 바와 같이, 상기 검출부(410)는 제1검출부(411), 제2검출부(413), 신호 생성부(415)로 구성된다.

상기 제1검출부(411)는 라이트 구간의 온-다이 터미네이션 동작을 비활성화시키기 위해 라이트 신호(WT) 및 라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 외부 명령 신호인 테스트 모드 ODT 라이트 신호(TM_ODT_WT)를 입력받으 며, 두 입력 신호의 동시 활성화 구간에 상응하는 신호를 출력하여 해당 구간에서 온-다이 터미네이션 동작이 비활성화될 수 있도록 한다.

제2검출부(413)는 리드 구간의 온-다이 터미네이션 동작을 비활성화시키기 위해 리드 신호(RD) 및 리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 외부 명령 신호인 테스트 모드 ODT 리드 신호(TM_ODT_RD)를 입력받아, 두 입력 신호의 동시 활성화 구간에 상응하는 신호를 출력한다.

신호 생성부(415)는 상기 제1검출부(411) 및 제2검출부(413)의 출력 신호를 입력으로 하여, 온-다이 터미네이션 동작을 비활성화시키기 위한 구간에 상응하는 테스트 모드 ODT 제어 신호(TM_ODT)를 생성하며, 상기 제1검출부(411)에 의해 검출된 구간 또는 상기 제2검출부(413)에 의해 검출된 구간에서 상기 테스트 모드 ODT 제어 신호(TM_ODT)를 디스에이블시킨다.

그리고, 상기 제어부(430)는 상기 테스트 모드 ODT 제어 신호(TM_ODT)가 디스에이블됨에 따라 ODT 인에이블 신호 생성부(415)로부터 입력되는 ODT 인에이블 신호(ODT_EN)를 디스에이블시킨다. 즉, 상기 제어부(430)는 상기 테스트 모드 ODT 제어 신호(TM_ODT)가 디스에이블됨에 따라 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 디스에이블시켜, 외부 명령에 따라 라이트 구간 또는 리드 구간에서 ODT 회로부(300)의 온-다이 터미네이션 동작을 오프시킨다.

본 발명의 일 실시예에 따른 상기 동작을 도 5 및 도 6의 회로도를 통해 설명하면 다음과 같다.

도 5는 도 4의 검출부의 구성을 나타낸 회로도이고, 도 6은 도 3의 제어 신호 생성부의 구성을 나타낸 회로도이다.

도 5에 도시된 바와 같이, 검출부(410)는 라이트 신호(WT)와, 라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호인 테스트 모드 ODT 라이트 신호(TM_ODT_WT)를 입력으로 하는 제1낸드 게이트(ND1), 리드 신호(RD)와, 리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호인 테스트 모드 ODT 리드 신호(TM_ODT_RD)를 입력으로 하는 제2낸드 게이트(ND2), 제1인버터(IV1), 제2인버터(IV2), 제1노어 게이트(NR1)로 구성될 수 있다.

그리고, 도 6에 도시된 바와 같이, 제어부(430)는 ODT 인에이블 신호(ODT_EN)의 레벨을 반전시키는 제3인버터(IV3), 상기 검출부(410)의 제1노어 게이트(NR1)로부터 출력되는 테스트 모드 ODT 제어 신호(TM_ODT)와 상기 제3인버터(IV3)의 출력 신호를 입력으로 하는 제3낸드 게이트(ND3) 및 제4인버터(IV4), 제5인버터(IV5)로 구성될 수 있다.

상기와 같이 구성된 회로에 의한 동작을 설명하여 보면 다음과 같다.

먼저, 제1낸드 게이트(ND1)는 외부의 테스트 장치로부터 인가되는 테스트 모드 ODT 라이트 신호(TM_ODT_WT)가 하이 레벨로 입력된 경우, 라이트 신호(WT)가 하이 레벨인 구간에서 로우 레벨로 신호를 출력하게 되며, 이에 따라 제1노어 게이트(NR1)는 로우 레벨의 테스트 모드 ODT 제어 신호(TM_ODT)를 출력한다.

상기 로우 레벨의 테스트 모드 ODT 제어 신호(TM_ODT)는 제어부(430)의 제3낸드 게이트(ND3)로 입력되고, ODT 인에이블 신호(ODT_EN)의 레벨과 관계 없이 제3 낸드 게이트(ND3)를 거쳐 하이 레벨의 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 만들어내며, 이는 로우 레벨에서 인에이블되는 ODT 회로부(300)를 디스에이블시킨다.

마찬가지로, 외부의 테스트 장치로부터 인가되는 테스트 모드 ODT 리드 신호(TM_ODT_RD)가 하이 레벨로 입력된 경우에도, 제2낸드 게이트(ND2)가 리드 신호(RD)가 하이 레벨인 구간에서 로우 레벨로 신호를 출력하게 되므로, 제1노어 게이트(NR1)는 로우 레벨의 테스트 모드 ODT 제어 신호(TM_ODT)를 출력하며, 이는 ODT 회로부(300)를 디스에이블시키게 된다.

한편, 상기에서 라이트 신호(WT)는 라이트 구간에서 하이 레벨인 어떠한 신호로도 대체될 수 있고, 리드 신호(RD) 역시 리드 구간에서 하이 레벨인 어떠한 신호로로 대체될 수 있음은 당연하다.

한편, 테스트 모드로 ODT를 동작시키기 위한 테스트 모드 ODT 라이트 신호(TM_ODT_WT) 및 테스트 모드 ODT 리드 신호(TM_ODT_RD)가 둘 다 로우 레벨인 경우, 상기 검출부(410)는 하이 레벨의 테스트 모드 ODT 제어 신호(TM_ODT)를 출력하게 되며, 이 경우 제어부(430)는 ODT 인에이블 신호(ODT_EN)의 레벨과 동일한 레벨의 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)를 출력하게 된다. 이 경우, 테스트 모드 ODT 인에이블 신호(TM_ODT_EN)는 ODT 인에이블 신호(ODT_EN)를 단순히 지연시킨 신호로 볼 수 있다.

따라서, ODT 회로부(300)는 테스트 모드로 ODT를 동작시키기 위한 명령이 인가되지 않는 경우, EMRS 코드 어드레스를 디코딩하여 만들어지는 내부 제어신 호(ODTS0, ODTS1, ODTS2)에 따라 생성되는 ODT 인에이블 신호(ODT_EN)에 의존하여 동작하게 된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법에 의하면, 테스트 모드에서 리드 구간 또는 라이트 구간의 온-다이 터미네이션 동작을 구분하여 볼 수 있어, 온-다이 터미네이션 동작과 관련한 데이터 리드/라이트 동작 페일 분석 시 리드 또는 라이트 구간에서 온-다이 터미네이션 동작을 인에이블/디스에이블시킴으로써 페일 발생 원인의 파악을 용이하게 할 수 있으며, 이에 따라 반도체 메모리의 개발 지연 요소를 해소하여 반도체 메모리의 원활한 개발 진행을 기대할 수 있다는 효과가 있다.

Claims (15)

  1. 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 데이터 리드 구간과 데이터 라이트 구간 중 어느 하나의 구간에서 온-다이 터미네이션 동작을 비활성화시키기 위한 ODT 제어 신호를 생성하는 검출부와;
    상기 ODT 제어 신호에 따라 온-다이 터미네이션 동작을 비활성화시키는 제어부;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  2. 제1항에 있어서,
    상기 검출부는,
    라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 라이트 구간에서 상기 ODT 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  3. 제1항에 있어서,
    상기 검출부는,
    리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 리드 구간에서 상기 ODT 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제어부는,
    상기 ODT 제어 신호가 디스에이블되면, 온-다이 터미네이션 동작을 인에이블시키는 ODT 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  5. 제1항에 있어서,
    상기 검출부는,
    라이트 신호와, 라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 온-다이 터미네이션 동작을 비활성화시킬 구간을 검출하는 제1검출부; 및
    상기 제1검출부의 출력 신호에 따라, 상기 검출된 구간에서 상기 온-다이 터미네이션 동작을 비활성화시키기 위한 상기 ODT 제어 신호를 생성하는 신호 생성부;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  6. 제5항에 있어서,
    상기 제1검출부는,
    라이트 신호와, 라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호를 입력으로 하는 제1낸드 게이트와;
    상기 제1낸드 게이트의 출력 레벨을 반전시키는 제1인버터;
    로 이루어지고,
    상기 신호 생성부는,
    상기 제1인버터의 출력 신호를 입력으로 하는 제1노어 게이트;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  7. 제1항에 있어서,
    상기 검출부는,
    리드 신호와, 리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 온-다이 터미네이션 동작을 비활성화시킬 구간을 검출하는 제2검출부; 및
    상기 제2검출부의 출력 신호에 따라, 상기 검출된 구간에서 상기 온-다이 터미네이션 동작을 비활성화시키기 위한 상기 ODT 제어 신호를 생성하는 신호 생성부;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  8. 제7항에 있어서,
    상기 제2검출부는,
    리드 신호와, 리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호를 입력으로 하는 제2낸드 게이트와;
    상기 제2낸드 게이트의 출력 레벨을 반전시키는 제2인버터;
    로 이루어지며,
    상기 신호 생성부는,
    상기 제2인버터의 출력 신호를 입력으로 하는 제1노어 게이트;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  9. 제1항에 있어서,
    상기 제어부는,
    상기 ODT 제어 신호에 따라, 온-다이 터미네이션 동작을 인에이블시키는 ODT 인에이블 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  10. 제9항에 있어서,
    상기 제어부는,
    상기 ODT 인에이블 신호의 반전 신호와, 상기 ODT 제어 신호를 입력으로 하는 제3낸드 게이트;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 장치.
  11. 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 데이터 리드 구간과 데이터 라이트 구간 중 어느 한 구간의 온-다이 터미네이션 동작을 비활성화시키기 위한 ODT 제어 신호를 생성하는 제1단계와;
    상기 ODT 제어 신호에 따라 온-다이 터미네이션 동작을 비활성화시키는 제2단계;
    로 구성됨을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 방법.
  12. 제11항에 있어서,
    상기 제1단계는,
    라이트 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 라이트 구간에서 상기 ODT 제어 신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 방법.
  13. 제11항에 있어서,
    상기 제1단계는,
    리드 구간의 온-다이 터미네이션 동작을 테스트하기 위한 명령 신호에 응답하여, 리드 구간에서 상기 ODT 제어 신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2단계는,
    상기 ODT 제어 신호가 디스에이블되면, 온-다이 터미네이션 동작을 인에이블시키는 ODT 인에이블 신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 방법.
  15. 제11항에 있어서,
    상기 제1단계는,
    상기 ODT 제어 신호에 따라, 온-다이 터미네이션 동작을 인에이블시키는 ODT 인에이블 신호를 디스에이블시키는 단계인 것을 특징으로 하는 반도체 메모리의 온-다이 터미네이션 제어 방법.
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