KR100897253B1 - 반도체 집적 회로 및 그의 제어 방법 - Google Patents

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    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0002Multistate logic

Abstract

반도체 집적 회로가 제공된다. 반도체 집적 회로는 ODT 명령 신호, ODT 리셋 신호 및 ODT저항 조절 설정 횟수를 만족시키면 활성화되는 ODT 캘리브레이션 종료 신호에 응답하여 ODT 제어 신호를 생성하는 ODT 신호 생성부 및 상기 ODT 제어 신호에 응답하여 온-다이 터미네이션 동작을 수행하는 ODT 저항 조절부를 포함하며, 상기 ODT 저항 조절부는 기 설정된 횟수만큼 반복하여 ODT 저항을 조절한다.
ODT, 저항 조정, 캘리브레이션

Description

반도체 집적 회로 및 그의 제어 방법{Semiconductor Integrated Circuit and Method of Controlling the Same}

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,

도 2는 도 1에 따른 ODT 신호 생성부의 개략적인 블록도,

도 3은 도 2에 따른 ODT 신호 생성부의 상세한 회로도,

도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 나타내는 타이밍도, 및

도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로의 제어 방법을 나타내는 순서도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : ODT 신호 생성부 110 : 제 1 신호 제어부

120 : 제 2 신호 제어부 130 : 래치부

200 : 펄스 생성부 300 : ODT 저항 조절부

310 : ODT 저항부 320 : 전압 비교부

330 : ODT 저항 카운터 400 : 레지스터

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 온-다이 터미네이션 회로에 관한 것이다.

최근 전기적 제품의 동작 속도가 고속화됨에 따라 반도체 장치들간의 인터페이스(interface) 신호의 전달 시간을 최소화하기 위해 신호의 스윙폭을 감소시키는 추세이다. 이러한 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증대된다. 즉, 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 다른 값의 임피던스를 갖는 버스 라인과 만나는 경우 신호의 일부가 반사됨에 따라 손실될 수 있다. 이를 임피던스 미스매칭(impedance mismatching)이라 하며, 이러한 두 버스 라인의 임피던스를 매칭시키는 회로를 온-다이 터미네이션(On-Die Termination; 이하 ‘ODT’'라 칭함) 회로라고 한다.

한편, 공정, 전압, 온도(Process, Voltage, Temperature, 이하 ‘PVT’라 함) 변화에 의해 저항이 변할 수 있으므로 이러한 PVT 변화에도 안정적인 임피던스를 갖는 것이 중요하다. 그리하여, ODT 회로 동작시, 일정한 저항을 구현하도록 보정하는 캘리브레이션(calibration)이 필요하다.

이러한 캘리브레이션은 반도체 집적 회로의 초기 동작시인 즉 파워업(power up) 및 초기화(initialization) 구간 또는 온도 변화로 수행될 수 있는 오토 리프레쉬(auto refresh) 구간에서 필요할 수 있다. 캘리브레이션 동작은 ODT 회로의 저항값을 조정하는 동안 ODT 저항부가 활성화와 비활성화를 반복하면서 최적(optimize)의 저항을 구현하도록 한다. 특히, 반도체 집적 회로의 초기 동작시 통상적으로 많은 횟수동안 ODT 저항값을 조정하게됨으로써, 그 구간동안 ODT 저항부의 활성화와 비활성화의 반복으로인한 캘리브레이션 시간이 오래 걸릴 수 있다. 또한, ODT 저항부의 활성화와 비활성화를 반복하는 동안 많은 전류가 소모될 수 있다.

본 발명의 기술적 과제는 캘리브레이션 시간을 단축하는 반도체 집적 회로를 제공하는 것이다.

또한, 본 발명의 다른 기술적 과제는 캘리브레이션 시간을 단축하는 반도체 집적 회로의 제어 방법을 제공하는 것이다.

상기한 본 발명의 일 실시예에 따른 기술적 과제를 달성하기 위하여 본 발명의 반도체 집적 회로는 ODT 명령 신호, ODT 리셋 신호 및 ODT저항 조절 설정 횟수를 만족시키면 활성화되는 ODT 캘리브레이션 종료 신호에 응답하여 ODT 제어 신호를 생성하는 ODT 신호 생성부 및 상기 ODT 제어 신호에 응답하여 온-다이 터미네이션 동작을 수행하는 ODT 저항 조절부를 포함하며, 상기 ODT 저항 조절부는 기 설정된 횟수만큼 반복하여 ODT 저항을 조절한다.

상기한 본 발명의 다른 실시예에 따른 기술적 과제를 달성하기 위한 반도체 집적 회로는 ODT 명령 신호, ODT 리셋 신호 및 ODT 캘리브레이션 종료 신호를 수신하여, ODT저항 조절 설정 횟수를 만족시키면 활성화되는 ODT캘리브레이션 종료 신호에 따라 ODT 제어 신호를 생성하는 ODT 신호 생성부, 적어도 하나의 내부 저항을 구비하며, 상기 ODT 제어 신호를 수신하여 외부 기준 저항과 디바이드된 내부 저항 의 전압을 제공하는 ODT 저항부, 상기 내부 저항 전압과 기준 전압을 비교하는 전압 비교부, 상기 ODT 제어 신호를 수신하여 상기 전압 비교부를 활성화시키는 비교부 제어 신호를 제공하는 펄스 생성부, 및 상기 전압 비교부의 출력 신호에 응답하여 상기 내부 저항의 저항값을 조정하는 ODT 저항 카운터를 포함한다.

상기한 본 발명의 또 다른 실시예에 따른 기술적 과제를 달성하기 위한 반도체 집적 회로는 ODT 명령 신호 및 ODT 리셋 신호에 응답하여ODT 제어 신호를 생성하는 ODT 신호 생성부, ODT저항 조절 설정 횟수를 만족시키는 동안 상기 ODT 제어 신호의 신호 레벨을 유지시키는 ODT 신호 레벨 유지부, ODT 제어 신호에 응답하여 온-다이 터미네이션 동작을 수행하는 ODT 저항 조절부를 포함한다.

상기한 본 발명의 일 실시예에 따른 다른 기술적 과제를 달성하기 위한 반도체 집적 회로의 제어 방법은 ODT 명령 신호를 생성하는 제 1 단계, 상기 ODT 명령 신호보다 소정 시간 지연되어 ODT 리셋 신호를 생성하는 제 2단계, ODT 캘리브레이션 종료 신호가 활성화되는지 여부를 판단하는 제 3단계, 상기 ODT 명령 신호에 의해 활성화되고 상기 ODT 리셋 신호에 의해 비활성화되는 ODT 제어 신호를 생성하되, 상기 ODT 캘리브레이션 종료 신호가 비활성화되는 구간동안은 상기 ODT 제어 신호가 상기ODT리셋 신호에 응답하지 않도록 제어하며 ODT 저항을 조절하는 제 4단계를 포함한다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.

본 발명은 ODT 저항에 대한 캘리브레이션 시간을 단축하는 반도체 집적 회로 를 제공한다. 특히, ODT 캘리브레이션 종료 신호가 비활성화되는 구간에서 ODT 제어 신호가 지속적으로 활성화 될 수 있도록 제어한다. 이로써, ODT 캘리브레이션 종료 신호가 비활성화되는 구간동안에는 ODT 저항부의 반복적인 활성화 및 비활성화되는 동작을 하지 않으므로 ODT 저항 캘리브레이션 시간을 단축할 수 있다. 또한, 이로 인한 전류의 소모를 감소시킬 수 있다.

이와 같은 반도체 집적 회로 및 제어 방법에 대해 보다 구체적으로 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도이다.

도 1을 참조하면, 일 실시예에 따른 반도체 집적 회로는 ODT 신호 생성부(100), 펄스 발생부(200), ODT 저항 조정부(300) 및 레지스터(400)를 포함한다.

우선, ODT 신호 생성부(100)는 ODT 명령 신호(calp), ODT 리셋 신호(ireset), 파워업 신호(pwup) 및 ODT 캘리브레이션 종료 신호(cal_end)를 수신한다. 그리하여, 캘리브레이션이 필요한 구간에서 캘리브레이션 동작을 활성화시키는 ODT 제어 신호(ODT-en)를 제공한다. 본 발명의 일 실시예에 따른 ODT 신호 생성부(100)는 ODT 캘리브레이션 종료 신호(cal_end)의 위상에 따라 ODT 제어 신호(ODT_en)를 제어할 수 있다. 그리하여, ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간 동안에는 ODT 리셋 신호(ireset)에 응답하지않고 지속적으로 활성화되는 ODT 제어 신호(ODT_en)를 제공한다. 여기서, ODT 캘리브레이션 종료 신호(cal_end)는 반도체 집적 회로의 캘리브레이션 동작을 시작하여 ODT 조절 설정 횟수(2n)를 만족시키면 활성화되는 신호이다. ODT 신호 생성부(100)의 자세한 설명은 후술하기로 한다.

펄스 발생부(200)는 ODT 제어 신호(ODT_en)를 수신하여 비교부 제어 신호(comp_en) 및 ODT 저항 카운터 제어 신호(count_en)를 제공한다. 여기서, 비교부 제어 신호(comp_en)는 전압 비교부(320)를 활성화시킬 수 있는 신호이며, ODT 저항 카운터 제어 신호(count_en)는 ODT 저항 카운터(330)를 활성화시킬 수 있는 신호이다. 통상적으로 비교부 제어 신호(comp_en)는 ODT 제어 신호(ODT_en)의 라이징 에지(rising edge)에 트리거되되, 안정적으로 동작하기 위해 소정 시간 지연되어 제공되는 펄스 신호이다. 전술한 바와 같이, 본 발명의 일 실시예에 따르면 ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간동안은 지속적으로 활성화되는 ODT 제어 신호(ODT_en)를 제공할 수 있다. 따라서, 비교부 제어 신호(comp_en)는 ODT 제어 신호(ODT_en)의 처음(first) 라이징 에지에만 트리거되어 제공될 수 있다. 즉, 지속적으로 활성화되는 ODT 제어 신호(ODT_en)라는 것은 ODT 제어 신호(ODT_en)의 라이징 에지가 한번만 발생함을 의미한다. 따라서, 비교부 제어 신호(comp_en)는 각 ODT 제어 신호(ODT_en)의 라이징 에지로부터 소정 시간 동안 지연되어야 하는 규정(rule)에서 자유로울 수 있다. 그리하여, 비교부 제어 신호(comp_en)의 처음 펄스는 ODT 제어 신호(ODT_en)의 라이징 에지에 트리거되어 발생하되, 이후의 비교부 제어 신호(comp_en)는 최소 펄스폭(minimum pulse width)을 갖는 펄스 주기로 발생한다. 따라서, ODT 캘리브레이션 종료 신호(cal_end)가 비활 성화되는 구간에서의 비교부 제어 신호(comp_en)의 펄스 주기는 ODT 캘리브레이션 종료 신호(cal_end)가 활성화되는 구간에서의 펄스 주기보다 짧을 수 있다. 이로써, ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간에서의 캘리브레이션 시간을 단축시킬 수 있다.

ODT 저항 조절부(300)는 ODT 저항부(310), 전압 비교부(320) 및 ODT 저항 카운터(330)를 포함한다.

ODT 저항부(310)는 외부 기준 저항(ZQ)과 디바이드되는(devided) 적어도 하나의 내부 저항을 구비한다. ODT 저항부(310)는 활성화된 ODT 제어 신호(ODT_en)를 수신하여 내부 저항의 전압(Vcomp)을 제공한다. ODT 저항부(310)는 이후의 피드백(feedback)되는 조정 코드 신호(code)에 응답하여 각각의 내부 저항들이 활성화 또는 비활성화 상태로 제어됨으로써 외부 기준 저항(ZQ)에 기초하는 소정의 ODT 저항을 구현할 수 있다.

전압 비교부(320)는 내부 저항 전압(Vcomp)이 기준 전압(Vref)보다 높은지 낮은지 비교하여 전압 비교 신호(comp_out)를 제공한다. 전술한 바와 같이, 전압 비교부(320)는 활성화된 비교부 제어 신호(comp_en)를 수신함으로써 활성화된다.

ODT 저항 카운터(330)는 ODT 저항 카운터 제어 신호(count_en)로써 활성화되어 전압 비교 신호(comp_out)에 응답하여 조정 코드 신호(code)를 제공한다. 여기서, 조정 코드 신호(code)는 ODT 저항부(310)의 저항을 조정할 수 있는 신호로서, ODT 저항부(310)에 구비된 다수의 저항 개수를 n이라 할 때, n 비트로 구성되는 2n 코드수의 조정 코드 신호(code)를 제공할 수 있다. 즉, 전압 비교 신호(comp_out)를 수신하면 이에 대응하도록 한 비트씩 증감한 조정 코드 신호(code)를 ODT 저항부(310)에 피드백하여 제공한다. 이로써, 캘리브레이션동안 구현하려는 소정의 ODT 저항을 미세하게 조정할 수 있다.

레지스터(400)는 최종의 조정 코드 신호(code)를 수신하여 캘리브레이션된 최종의 저항값을 최종 코드 신호(code_out)로 저장하여 제공할 수 있다.

도 2는 본 발명의 일 실시예에 따른 ODT 신호 생성부(100)의 개략적인 블록도이다.

ODT 신호 생성부(100)는 초기화부(105), 제 1 신호 제어부(110), 제 2 신호 제어부(120) 및 래치부(130)를 포함한다.

초기화부(105)는 파워업 신호(pwup) 및 ODT 명령 신호(calp)를 수신한다. 그리하여, 초기화부(105)는 파워업 신호(pwup)의 위상에 따라, ODT 신호 생성부(100)를 초기화시키거나 ODT 명령 신호(calp)에 응답하여 동작한다.

제 1 신호 제어부(110)는 ODT 캘리브레이션 종료 신호(cal_end)에 응답하여 제 2 신호 제어부(120)의 신호 경로를 제공하거나 차단함으로써 ODT 제어 신호(ODT_en)를 제어한다. 전술한 바와 같이, ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수(2n)를 만족시키면 활성화되는 신호이다. 또한, ODT 조절 설정 횟수(2n)는 도 1의 ODT 저항부(310)를 구성하는 저항의 수(n)에 따라 달라질 수 있다. 이러한 ODT 캘리브레이션 종료 신호(cal_end)가 ODT 조절 설정 횟수를 만족 시킬때까지 계속 비활성화됨으로써 제 1 신호 제어부(110)가 비활성화된다. 그리하여, 제 2 신호 제어부(120)의 신호 경로를 차단한다. 그러나, ODT 저항 설정 횟수를 만족하여 ODT 캘리브레이션 종료 신호(cal_end)가 활성화되면 제 1 신호 제어부(110)가 활성화된다. 이로써, 제 2 신호 제어부(120)의 신호 경로를 제공할 수 있다. 한편, ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수를 만족시키고 나면 이후로는 계속 활성화되는 신호이다. 따라서, ODT 캘리브레이션 종료 신호(cal_end)가 활성화된 이후에는 제 1 신호 제어부(110)는 제 2 신호 제어부(120)의 신호 경로를 차단하지 않는다.

한편, 본 발명의 일 실시예에 따른 제 1 신호 제어부(110)를 ODT 신호 생성부(100) 내 위치시켜, 제 2 신호 제어부(120)의 신호 경로를 제공하거나 차단하는 것으로 예시하나, 이에 제한되지 않는 것은 물론이다. 본 발명의 목적을 만족시키는 범위내에서 제 1 신호 제어부(110)는 ODT 신호 생성부(100)를 제어하도록 ODT 신호 생성부(100)의 외부에 구비될 수 있다. 예를 들어, 반도체 집적 회로의 구성에 따라 ODT 신호 생성부(100)의 외부에 구비된 제 1 신호 제어부(110)가, ODT 조절 설정 횟수 동안 ODT 제어 신호(ODT_en)의 신호 레벨을 하이 레벨로 유지시키며 제어할 수 있다.

제 2 신호 제어부(120)는 제 1 신호 제어부(110)와 직렬로 접속되고, ODT 리셋 신호(ireset)에 응답하며 ODT 제어 신호(ODT_en)를 제어한다. 전술한 바와 같이, 제 2 신호 제어부(120)는 ODT 캘리브레이션 종료 신호(cal_end)가 비활성화된 구간 동안은 제 1 신호 제어부(110)에 의해 경로가 차단된다. 이후, ODT 캘리브레 이션 종료 신호(cal_end)가 활성화된 구간에서 캘리브레이션이 필요한 상황이 발생할 수 있다. 예를 들어, 온도 변화에 따라 오토 리프레쉬가 수행되는 구간일 수 있다. 이 경우, 제 2 신호 제어부(120)는 ODT 리셋 신호(ireset)에 응답함으로써 제 1 신호 제어부(110)를 경유하여 ODT 제어 신호(ODT_en)를 제공한다.

래치부(130)는 제 1 및 제 2 신호 제어부에서 제공하는 신호를 래치(latch)하여 ODT 제어 신호(ODT_en)로 제공한다.

도 3은 도 2에 따른 ODT 신호 생성부(100)의 상세한 회로도로서, 도 3을 참조하여 보다 구체적으로 설명하기로 한다.

도 3을 참조하면, 초기화부(105)는 파워업 신호(pwup) 및 ODT 회로 저항 조절부(300)의 캘리브레이션 여부를 결정하는 ODT 명령 신호(calp)를 수신한다. 초기화부(105)는 제 1 PMOS 트랜지스터(PM1) 및 제 1 NMOS 트랜지스터(NM1)를 포함한다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 파워업 신호(pwup)를 수신하고, 소스는 전원 전압(VDD)과 연결되며 드레인은 제 1 NMOS 트랜지스터(NM1)의 드레인과 연결된다. 제 1 NMOS 트랜지스터(NM1)의 게이트는 ODT 명령 신호(calp)를 수신하며, 소스는 접지 전압(VSS)과 연결된다. 파워업 신호(pwup)는 초기에는 로우 레벨이나 소정의 전원 레벨에 도달할때까지 신호 레벨이 점차 증가되어 하이 레벨이 되는 신호이다. ODT 명령 신호(calp)는 캘리브레이션이 필요한 경우에 발생하는 펄스 신호이다.

제 1 신호 제어부(110)는 제 1 인버터(INV1) 및 제 2 PMOS 트랜지스터(PM2)를 포함한다. 제 1 신호 제어부(110)의 제 1 인버터(INV1)는 ODT 캘리브레이션 종 료 신호(cal_end)를 수신하며, 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 인버터(INV1)의 출력신호를 수신하며 소스는 노드 A와 연결된다. ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수(2n)를 만족하면 비로소 활성화된 하이 레벨을 갖는다. 즉, ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수를 만족할때까지 비활성화된 로우 레벨을 유지한다.

제 2 신호 제어부(120)는 제 2 인버터(INV2) 및 제 3 PMOS 트랜지스터(PM3)를 포함한다. 제 2 신호 제어부(120)의 제 2 인버터(INV2)는 ODT 리셋 신호(ireset)를 수신한다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 제 2 인버터(INV2)의 출력 신호를 수신하며 드레인은 제 1 신호 제어부(110)와 접속된다. ODT 리셋 신호(ireset)는 ODT 저항부(도 1의 310 참조)의 캘리브레이션 동작을 리셋시킨다. 즉, ODT 리셋 신호(ireset)는 ODT 저항부(도 1의 310 참조)를 비활성화시킬 수 있는 신호이다.

래치부(130)는 두개의 인버터(INV3, INV4)가 크로스커플로 연결되어 일측이 노드 A에 접속된다. 이러한 래치부(130)는 제 1 및 제 2 신호 제어부(110, 120)에서 제공한 신호를 반전 및 래치하여 안정적으로 신호를 제공하는 역할을 한다.

도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 설명하기로 한다.

반도체 집적 회로의 초기 동작시에는 캘리브레이션이 필요한 상황이므로 내부적으로 활성화된 ODT 명령 신호(calp)가 발생한다. 그러나, 처음의 파워업 신 호(pwup)는 로우 레벨이므로 제 1 PMOS(P1)가 턴온되어 노드 A는 하이 레벨이된다. 따라서 로우 레벨의 비활성화된 ODT 제어 신호(ODT_en)를 제공한다. 점차 파워업 신호(pwup)가 하이 레벨이 되어 제 1PMOS(P1)가 턴오프되고, ODT 명령 신호(calp)의 펄스의 하이 레벨이 수신되어 제 1NMOS 트랜지스터(NM1)가 턴온된다. 따라서, 노드 A는 로우 레벨이 된다.

그러나, ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수(2n)를 만족할때까지 로우 레벨로 비활성화된다. 따라서, 제 1 신호 제어부(110)는 비활성화된다. 한편, ODT 명령 신호(calp)가 발생하고 소정 시간 후 ODT 리셋 신호(ireset)신호가 발생하여도, 제 2 신호 제어부(120)는 ODT 캘리브레이션 종료 신호(cal_end)가 비활성화 구간동안 제 1 신호 제어부(110)에 의해 신호 경로가 차단된다. 따라서, 노드 A에는 여전히 로우 레벨이 되고 래치부(130) 및 다수의 인버터(INV4, INV5)를 경유하여 활성화된 하이 레벨의 ODT 제어 신호(ODT_en)를 제공한다.

펄스 신호인 ODT 명령 신호(calp)가 로우 레벨로 천이되어 제 1 NMOS 트랜지스터(NM1)가 턴 오프되어도, 래치부(130)에 의해 노드 A의 로우 레벨을 반전하고 래치함으로써 활성화된 ODT 제어 신호(ODT_en)를 제공할 수 있다. 즉, ODT 캘리브레이션 종료 신호(cal_end)가 로우 레벨인 구간에서는, 지속적으로 활성화된 ODT 제어 신호(ODT_en)를 제공할 수 있다.

이후, ODT 저항 캘리브레이션 설정 회수를 만족하여 ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨로 활성화되면, 비로소 제 1 신호 제어부(110)가 활성화된다. 이로써, 제 2 신호 제어부(120)의 신호 경로를 제공할 수 있다. ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨이 되고 난 후의 캘리브레이션이 필요한 상황이 발생하는 경우는, ODT 리셋 신호(ireset)에 응답하여 ODT 제어 신호(ODT_en)를 비활성화되도록 제어할 수 있다.

즉, ODT 명령 신호(calp)가 펄스 신호로 발생하면 제 1 NMOS 트랜지스터(NM1)을 턴온 시키고 노드 A는 로우 레벨이 된다. 따라서, ODT 제어 신호(ODT_en)는 하이 레벨로 활성화됨으로써 ODT 저항부(도 1의 310 참조)를 활성화시키며 저항을 조정할 수 있다. 이어서, ODT 명령 신호(calp)보다 소정 시간 지연되어 ODT 리셋 신호(ireset)가 발생한다. 그리하여, 제 3 PMOS 트랜지스터(PM3)가 턴 온되어 전원 전압(VDD) 레벨의 신호가 제 1 신호 제어부(110)를 경유하여 노드 A에 전달된다. 이로써, 활성화된 ODT 리셋 신호(ireset)에 의해 ODT 제어 신호(ODT_en)는 비활성화되어 ODT 저항부의 저항 조정 동작을 중단시킨다.

종래에는, ODT 저항부(도 1의 310 참조)가 ODT 명령 신호(calp)에 의해 활성화되고, 소정 시간 후 발생되는 ODT 리셋 신호(ireset)신호에 의해 비활성화된다. 이러한 ODT 저항부(도 1의 310 참조)의 활성화에서 비활성화로 천이되는 동작은 내부적으로 많은 시간을 소모하게 될 수 있다. 특히, 반도체 집적 회로의 초기 동작시에는 ODT 저항을 조정하는데 있어서 ODT 저항부의 활성화 및 비활성화의 수많은 단계를 반복해야 하는 구간이다. 따라서, 파워업 및 초기화 구간에서는 많은 캘리브레이션 시간을 소비하게 될 뿐 아니라 과도한 전류가 흐를 수 있다.

그러나, 본 발명의 일 실시예에서는 ODT 캘리브레이션 종료 신호(cal_end)가 로우 레벨인 구간동안에는 ODT 리셋 신호(ireset)에 의해 ODT 제어 신호(ODT_en)가 제어되는 경로를 차단하도록 제 1 신호 제어부(110)가 구비된다. 다시 말하면, ODT 조절 설정 횟수(2n)를 만족하기 전까지는 ODT 캘리브레이션 종료 신호(cal_end)가 로우 레벨을 유지하는 신호이다. 따라서, 이를 이용하면 ODT 제어 신호(ODT_en)가 반복하며 천이되는 동작을 억제할 수 있다. 이후, ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨이되고 나면 ODT 리셋 신호(ireset)에 의해 ODT 저항부(도 1의 310 참조)를 제어할 수 있다.

도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작을 나타내는 타이밍도이다.

이하에서 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로의 동작에 대하여 설명하기로 한다.

시간축의 t0에서 t4 구간은 ODT 캘리브레이션 종료 신호(cal_end)가 로우 레벨로 비활성화 되는 구간으로 예시하기로 한다.

우선, 시간 t0에서 t1구간을 설명하기로 한다.

ODT 명령 신호(calp)가 캘리브레이션이 필요한 구간에서는 펄스 신호로 발생한다. ODT 명령 신호(calp)에 동기되어 ODT 제어 신호(ODT_en)가 활성화된다. ODT 캘리브레이션 종료 신호(cal_end)는 ODT 저항 설정 회수를 만족시킬때까지 로우 레벨을 유지한다.

한편, ODT 리셋 신호(ireset)가 ODT 명령 신호(calp)보다 지연되어 발생한다. 그러나, ODT 제어 신호(ODT_en)는 ODT 리셋 신호(ireset)에 의해 비활성화 되지 않는다. 전술한 바와 같이, ODT 캘리브레이션 종료 신호(cal_end)가 로우 레벨을 유지하는 동안은 ODT 제어 신호(ODT_en)는 ODT 리셋 신호(ireset)에 응답하지 않는다.

t1에서 t2 구간을 설명하기로 한다.

비교부 제어 신호(comp_en)가 ODT 제어 신호의 라이징 에지(rising edge)에 트리거되어 소정 시간(△t) 지연되어 발생한다. 비교부 제어 신호(comp_en)는 ODT 저항부의 저항을 매회 비교하도록 비교부를 활성화시키는 신호이다. ODT 저항부가 활성화되어 안정화하기까지 소정의 시간(t)이 필요하다. 따라서, 비교부 제어 신호(comp_en)는 ODT 제어 신호(ODT_en)가 활성화되는 시점보다 반드시 소정 시간(△t) 지연후 발생되도록 한다.

t2에서 t3구간을 설명하기로 한다.

본 발명의 일 실시예에 따른 ODT 신호 생성부(100)는 파워업 및 초기화 구간에서는 ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨이 되기 전까지는 ODT 제어 신호(ODT_en)를 계속 하이 레벨로 유지시킬 수 있다. 따라서, ODT 제어 신호(ODT_en)의 라이징 에지에 트리거되어 발생하는 비교부 제어 신호(comp_en)도 처음의 라이징 에지에만 트리거되어 발생되고, t2에서 t3구간동안에는 소정 시간(△t) 지연의 규정 없이 비교부 제어 신호(comp_en)의 펄스 주기만큼 만족하며 발생함으로써 많은 시간을 단축할 수 있다.

t3에서 t4구간을 설명하기로 한다.

파워업 및 초기화 구간에서의 저항 조절 횟수를 만족하게 되면, ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨로 천이된다. t3 구간 이후 ODT 캘리브레이션 종료 신호(cal_end)는 계속 하이 레벨을 유지함을 알 수 있다. ODT 제어 신호(ODT_en)는 ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨로 되고 난 후의 ODT 리셋 신호(ireset)에 동기되어 로우 레벨로 천이된다. ODT 저항 설정 횟수를 만족하여 ODT 캘리브레이션 종료 신호(cal_end)가 하이 레벨이 되면, ODT 제어 신호(ODT_en)는 ODT 리셋 신호(ireset)에 응답하며 비활성화될 수 있다.

이로써, ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간 동안, ODT 제어 신호(ODT_en)가 활성화되도록 제어함으로써 전류의 소모를 줄일 수 있다. 또한, ODT 제어 신호(ODT_en)에 동기되는 비교부 제어 신호(comp_en)도 짧은 펄스 주기로 발생하도록 함으로써 ODT 캘리브레이션 시간을 단축시킬 수 있다.

도 5는 본 발명의 일 실시예에 따른 파워업 및 초기화 구간에서의 반도체 집적 회로의 제어 방법을 나타내는 순서도이다. 도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로의 제어 방법을 설명하기로 한다.

ODT 명령 신호(calp)를 생성한다(S10).

ODT 저항 캘리브레이션이 필요한 경우, ODT 저항을 조절하는 명령 신호가 발생한다. 이러한 ODT 명령 신호(calp)에 동기되어 ODT 제어 신호(ODT_en)를 활성화시킬 수 있다.

ODT 명령 신호보다 소정 시간 지연되어 ODT 리셋 신호(ireset)가 발생한 다(S20).

ODT 리셋 신호(ireset)는 ODT 제어 신호(ODT_en)를 비활성화시킬 수 있는 신호이다.

ODT 캘리브레이션 종료 신호(cal_end)가 활성화되는지 여부를 판단한다(S30).

즉, ODT 저항을 조절하도록 기 설정된 ODT 저항 조절 횟수를 만족하는지 판단하여, 만족하면 ODT 캘리브레이션 종료 신호(cal_end)는 하이레벨로 활성화된다.

ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간동안은 ODT 명령 신호(calp)에 의해 활성화되며 ODT 리셋 신호(ireset)에 의해 리셋되지 않는 ODT 제어 신호(ODT_en)를 생성한다(S40).

보다 구체적으로 ODT 제어 신호(ODT-en)를 제공하는 단계에서, ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간동안 ODT 리셋 신호(ireset)에 응답하지 않도록 신호 경로를 차단한다. 즉, ODT 캘리브레이션 종료 신호(cal_end)가 비활성화되는 구간동안의 ODT 제어 신호(ODT_en)는 ODT 캘리브레이션 종료 신호(cal_end)에 응답하게 함으로써 가능하다. 이미 전술한 바와 같이 ODT 캘리브레이션 종료 신호(cal_end)는 ODT 조절 설정 횟수를 만족시키면 활성화되는 신호이다.

ODT 캘리브레이션 종료 신호(cal_end)가 활성화되는 구간동안은 상기 ODT 리셋 신호(ireset)에 응답하여 리셋되는 ODT 제어 신호(ODT_en)를 생성한다(S50).

구체적으로 설명하면, ODT 캘리브레이션 종료 신호(cal_end)가 활성화되는 구간동안은 ODT 명령 신호(calp)에 의해 활성화되고 ODT 리셋 신호(ireset)에 의해 비활성화되는 ODT 제어 신호(ODT_en)를 생성한다. 즉, ODT캘리브레이션 종료 신호(cal_end)가 활성화되는 구간동안은 ODT 리셋 신호(ireset)에 응답하도록 신호 경로가 연결됨으로써, ODT 제어 신호(ODT_en)가 ODT 리셋 신호(ireset)에 의해 리셋될 수 있다.

도 4에는 도시하지 않았으나 이후 이러한 ODT 제어 신호(ODT-en)를 수신함으로써 외부 기준 저항과 디바이드되며 ODT 저항부에 접속되는 내부 저항의 전압을 제공한다. ODT 저항부는 다수의 내부 저항을 구비할 수 있으며, 이러한 내부 저항의 전압을 제공함으로써 외부 기준 저항에 기초하는 ODT 저항을 구현할 수 있다. 그리하여 내부 저항 전압과 기준 전압을 비교하여 전압 비교 신호를 제공한다. 기준 전압 대비 내부 저항 전압이 높은지 낮은지를 비교하여 그 차이를 전압 비교 신호로써 제공한다. 전압 비교 신호에 응답하여 내부 저항의 저항값을 조정한다. 즉, 전압 비교 신호에 대응하는 조정 코드 신호를 ODT 저항부에 피드백하여 ODT 저항부의 내부 저항을 활성화 또는 비활성화로 제어할 수 있다.

ODT 캘리브레이션 종료 신호(cal_end)가 활성화되기 전까지 이전 단계(S10-S40)를 반복 수행한다(S60).

이와 같이 본 발명의 일 실시예에 따른 반도체 집적 회로 및 제어 방법은 ODT 캘리브레이션 종료 신호(cal_end)가 활성화되기 전까지 ODT 제어 신호(ODT-en)를 지속적으로 활성화 될 수 있도록 제어함으로써 전류의 소모를 감소시키고, ODT 저항 캘리브레이션 시간을 단축시킬 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 집적 회로 및 그 제어 방법에 따르면 ODT 캘리브레이션 종료 신호가 활성화되기 전까지 ODT 제어 신호가 지속적으로 활성화되도록 ODT 리셋 신호의 경로를 차단한다. 따라서, ODT 저항 캘리브레이션 시간을 단축시킬 수 있다. 또한, 이로 인한 전류의 소모를 줄일 수 있다

Claims (25)

  1. ODT 명령 신호, ODT 리셋 신호 및 ODT저항 조절 설정 횟수를 만족시키면 활성화되는 ODT 캘리브레이션 종료 신호에 응답하여 ODT 제어 신호를 생성하는 ODT 신호 생성부; 및
    상기 ODT 제어 신호에 응답하여 온-다이 터미네이션 동작을 수행하는 ODT 저항 조절부를 포함하며, 상기 ODT 저항 조절부는 기 설정된 횟수만큼 반복하여 ODT 저항을 조절하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 ODT 신호 생성부는,
    상기 ODT 캘리브레이션 종료 신호에 응답하여 스위칭 동작을 하는 제 1 신호 제어부; 및
    상기 제 1 신호 제어부와 직렬로 접속되며 상기 ODT 리셋 신호에 응답하여 상기 ODT 제어 신호에 대한 리셋 동작을 수행하는 제 2 신호 제어부를 포함하고, 상기 제 1 신호 제어부는 상기 제 2 신호 제어부의 신호 경로를 차단 또는 연결하는 반도체 집적 회로.
  3. 삭제
  4. 제 2항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 비활성화 되면 상기 제 1 신호 제어부는 상기 제 2 신호 제어부의 신호 경로를 차단하는 반도체 집적 회로.
  5. 제 2항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되면 상기 제 1 신호 제어부는 상기 제 2 신호 제어부의 신호 경로를 연결하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되는 경우,
    상기 제 2 신호 제어부는 상기 ODT 리셋 신호가 활성화되면 상기 ODT 제어 신호를 리셋하는 반도체 집적 회로.
  7. 제 1항에 있어서,
    상기 ODT 신호 생성부는 상기 ODT제어 신호를 래치하는 래치부를 더 포함하는 반도체 집적 회로.
  8. ODT 명령 신호, ODT 리셋 신호 및 ODT 캘리브레이션 종료 신호를 수신하여, ODT저항 조절 설정 횟수를 만족시키면 활성화되는 상기ODT캘리브레이션 종료 신호 에 따라 ODT 제어 신호를 생성하는 ODT 신호 생성부;
    적어도 하나의 내부 저항을 구비하며, 상기 ODT 제어 신호를 수신하여 외부 기준 저항과 디바이드된 상기 내부 저항의 전압을 제공하는 ODT 저항부;
    상기 내부 저항 전압과 기준 전압을 비교하는 전압 비교부;
    상기 ODT 제어 신호를 수신하여 상기 전압 비교부를 활성화시키는 비교부 제어 신호를 제공하는 펄스 생성부; 및
    상기 전압 비교부의 출력 신호에 응답하여 상기 내부 저항의 저항값을 조정하는 ODT 저항 카운터를 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 ODT 신호 생성부는,
    상기 ODT 캘리브레이션 종료 신호에 응답하여 스위칭 동작을 하는 제 1 신호 제어부; 및
    상기 제 1 신호 제어부와 직렬로 접속되며 상기 ODT 리셋 신호에 응답하여 상기 ODT 제어 신호에 대한 리셋 동작을 수행하는 제 2 신호 제어부를 포함하고, 상기 제 1 신호 제어부는 상기 제2 신호 제어부의 신호 경로를 차단 또는 연결하는 반도체 집적 회로.
  10. 제 8항에 있어서,
    상기 ODT 저항부는 상기 기 설정된 횟수만큼 반복하여 ODT 저항을 조절하는 반도체 집적 회로.
  11. 제 9항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 비활성화 되면 상기 제 1 신호 제어부는 상기 제 2 신호 제어부의 신호 경로를 차단하는 반도체 집적 회로.
  12. 제 9항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되면 상기 제 1 신호 제어부는 상기 제 2 신호 제어부의 신호 경로를 연결하는 반도체 집적 회로.
  13. 제 12항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되는 경우,
    상기 제 2 신호 제어부는 상기 ODT 리셋 신호가 활성화되면 상기 ODT 제어 신호를 리셋하는 반도체 집적 회로.
  14. 제 8항에 있어서,
    상기 ODT 신호 생성부는 상기 ODT제어 신호를 래치하는 래치부를 더 포함하는 반도체 집적 회로.
  15. 제 8항에 있어서,
    상기 비교부 제어 신호는 상기 ODT 제어 신호의 라이징 에지에 트리거되되 소정 시간 지연되어 제공되는 반도체 집적 회로.
  16. 제 15항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되는 구간보다 비활성화되는 구간의 상기 비교부 제어 신호 펄스 주기가 짧은 반도체 집적 회로.
  17. ODT 명령 신호 및 ODT 리셋 신호에 응답하여ODT 제어 신호를 생성하는 ODT 신호 생성부;
    ODT저항 조절 설정 횟수를 만족시키는 동안 상기 ODT 제어 신호의 신호 레벨을 유지시키는 ODT 신호 레벨 유지부;
    상기 ODT 제어 신호에 응답하여 온-다이 터미네이션 동작을 수행하는 ODT 저항 조절부를 포함하는 반도체 집적 회로.
  18. 제 17항에 있어서,
    상기 ODT 신호 레벨 유지부는 상기 ODT 저항 설정 횟수를 만족하면 활성화되는ODT 캘리브레이션 종료 신호를 수신하여 ODT 유지 신호를 제공하는 반도체 집적 회로.
  19. 제 18항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 비활성화되면 상기 ODT 제어 신호의 신호 레벨을 유지시키는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되면 상기 ODT 제어 신호는 상기 ODT 명령 신호에 의해 활성화되고 상기 ODT 리셋 신호에 의해 리셋되는 반도체 집적 회로.
  21. 제 17항에 있어서,
    상기 ODT 저항 조절부는 적어도 하나의 내부 저항을 구비하며, 상기 ODT 제어 신호를 수신하여 외부 기준 저항과 디바이드된 상기 내부 저항의 전압을 제공하는 반도체 집적 회로.
  22. ODT 명령 신호를 생성하는 제 1 단계;
    상기 ODT 명령 신호보다 소정 시간 지연되어 ODT 리셋 신호를 생성하는 제 2단계;
    ODT 캘리브레이션 종료 신호가 활성화되는지 여부를 판단하는 제 3단계;
    상기 ODT 캘리브레이션 종료 신호가 비활성화되는 구간동안은 상기 ODT 명령 신호에 의해 활성화되며 이전의 신호 레벨을 유지하는 ODT 제어 신호를 생성하는 제 4단계를 포함하는 반도체 집적 회로의 제어 방법.
  23. 제 22항에 있어서,
    상기 ODT캘리브레이션 종료 신호가 활성화되는 구간동안은 상기 ODT 리셋 신호에 응답하여 리셋되는 상기 ODT 제어 신호를 생성하는 제 5 단계를 추가로 포함하는 반도체 집적 회로의 제어 방법.
  24. 제 22항에 있어서,
    상기 ODT 캘리브레이션 종료 신호가 활성화되기 전까지 상기 제 1 내지 제 4 단계를 반복 수행하는 제 5 단계를 포함하는반도체 집적 회로의 제어 방법.
  25. 제 23항에 있어서,
    ODT 저항의 조절을 위한 동작의 수행 횟수가 기 설정된 횟수를 만족하면 상기 ODT 캘리브레이션 종료 신호가 활성화되는 반도체 집적 회로의 제어 방법.
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