JP2003223784A - メモリシステムの能動終端抵抗の制御装置及び方法 - Google Patents

メモリシステムの能動終端抵抗の制御装置及び方法

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Abstract

(57)【要約】 【課題】 メモリモジュールに装着されたＤＲＡＭの動
作モードにかかわらずＤＲＡＭの能動終端抵抗のオン／
オフを制御できる能動終端抵抗の制御装置及び方法を提
供する。 【解決手段】 本発明に係るメモリ回路に装着されたバ
ッファ回路は、信号入力端と、信号入力端に接続された
入力端を有する同期入力バッファと、信号入力端に接続
された入力端を有する非同期入力バッファと、メモリ回
路の動作モードによって同期入力バッファの出力信号ま
たは非同期入力バッファの出力信号を選択的に出力する
スイッチング回路とを具備する。本発明に係る能動終端
抵抗を制御するための装置及び方法は、遅延同期ループ
または位相同期ループの動作モードにかかわらず終端抵
抗のオン／オフを制御できるため、データバブルを最小
化させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリ回路及びシス
テムに係り、特にメモリ回路及びシステムにおいて改善
された信号特性を使って能動終端抵抗を制御する装置及
び方法に関する。
【０００２】
【従来の技術】通常、メモリシステム、例えばＤＲＡＭ
装置を具備するメモリシステムのバス周波数の増加につ
れて、メモリシステムの信号忠実度は歪曲する。したが
って、信号忠実度の歪曲を減少させるための多様なバス
・トポロジーが研究されつつある。メモリシステム内の
受信機及び/または送信機に抵抗性の素子を用いて終端
することは反射(波)を効果的に吸収するので信号特性を
改善させる。このような抵抗性素子を用いて終端は受動
終端と能動終端とに分かれる。
【０００３】図１は、メモリシステムで使われる受動抵
抗素子を用いた終端の一例を示す。図１のスタブ・バス
構造を有するメモリシステム１００はバスの終端のため
にＳＳＴＬ(stub series terminated logic)を多く使用
する。すなわち、図１はＳＳＴＬ構造を有するメモリシ
ステム１００を表す。いわゆるＳＳＴＬ構造を有するメ
モリシステム１００のバスは終端抵抗を介して終端電源
Ｖｔｅｒｍに接続される。また、ＤＲＡＭを装着したメ
モリモジュールは所定のスタブ抵抗Ｒｓｔｕｂを有する
スロットに挿入される。
【０００４】この場合、スタブ抵抗ＲｓｔｕｂはＤＲＡ
Ｍチップに装着されない。したがって、スタブ抵抗Ｒｓ
ｔｕｂは“オフ−チップ”受動抵抗素子を用いた終端の
一例である。このうち、データ率(ＤＤＲ)メモリシステ
ムにおいて、ＳＳＴＬ構造の受動抵抗素子を用いた終端
はおおよそ３００Ｍｂｐｓのデータレートが得られる。
しかし、データレートが３００Ｍｂｐｓ以上に増加すれ
ば、抵抗性のスタブＲｓｔｕｂを持つバスの負荷の増加
により信号忠実度が悪くなるので、ＳＳＴＬバス構造で
は４００Ｍｂｐｓ以上のデータレートを得難い。
【０００５】図２は、能動抵抗素子を用いた終端を有す
るメモリシステムを示す。特に図２は、能動終端スタブ
・バス構造を有するメモリシステムを示す。図２を参照
すれば、メモリモジュールの動作を制御する各チップセ
ットと各メモリモジュールに装着されたＤＲＡＭのそれ
ぞれは能動終端抵抗を各々内蔵する。能動終端抵抗Ｒｔ
ｅｒｍは“オン−チップ”に装着され、ＣＭＯＳ装置よ
り具現できる。このようなメモリシステムにおいて、能
動バス終端はメモリモジュールに装着された入/出力ポ
ート（Ｉ／Ｏポート）を通じてなされる。各ＤＲＡＭの
１又は２以上の抵抗性素子Ｒｔｅｒｍ、及び１又は２以
上のオン／オフスイッチング装置を結合したものを“能
動終端器”と称する。能動終端器は多様な構造より具現
できる。
【０００６】図３は、特許文献１に示された中央にタブ
を有する能動終端器を表す。図３に示された回路の有効
抵抗値Ｒｔｅｒｍは信号ＯＮ／ＯＦＦ_１、ＯＮ／ＯＦ
Ｆ_２のイネーブル/ディセーブル状態によって相異なる
値(例えば、１５０Ω乃至７５０Ω)の間で可変される。
メモリモジュールに装着されたＤＲＡＭがアクセスされ
ない場合(例えば、書込み動作、または読出し動作が実
行されない場合)、アクセスされないＤＲＡＭの能動終
端抵抗Ｒｔｅｒｍは信号忠実度の向上のためにイネーブ
ルされ、バスに能動終端抵抗を接続させる。
【０００７】しかし、メモリモジュールに装着されたＤ
ＲＡＭがアクセスされる場合(例えば、書込み動作また
は読出し動作が実行される場合)、アクセスされた能動
終端抵抗Ｒｔｅｒｍはディセーブルされ、負荷の減少の
ためにバスから分離される。しかし、能動終端制御信号
に応答してＤＲＡＭ回路に設置された能動終端抵抗をイ
ネーブルさせるためには、相当の時間が必要である。そ
してモジュール-インターリーブ書込み/読出し動作が実
行される場合、このような多くの時間はデータバブルを
発生させるため、メモリシステムの性能が低下される問
題点がある。
【０００８】遅延同期ループ(ＤＬＬ)または位相同期ル
ープ(ＰＬＬ)を具備するＤＲＡＭはＤＲＡＭの能動終端
抵抗のイネーブル/ディセーブルを外部クロックに同期
させて解決できる。しかし、この場合、対応するメモリ
モジュールのＤＲＡＭがパワーダウンモードまたはスタ
ンバイモードである間、遅延同期ループＤＬＬまたは位
相同期ループＰＬＬは非活性化される。したがって、能
動終端抵抗のイネーブル/ディセーブルは制御されな
い。
【０００９】
【特許文献１】 米国特許第４７４８４２６号明細書
【００１０】
【発明が解決しようとする課題】本発明は上記課題を解
決するため、メモリモジュールに装着されたＤＲＡＭの
動作モードにかかわらず、ＤＲＡＭの能動終端抵抗のオ
ン／オフが制御できる能動終端抵抗の制御装置及び方法
を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記技術的課題を達成す
るため、本発明に係るメモリ回路に装着されたバッファ
回路は、信号入力端と、前記信号入力端に接続された入
力端を有する同期入力バッファと、前記信号入力端に接
続された入力端を有する非同期入力バッファと、前記メ
モリ回路の動作モードによって前記同期入力バッファの
出力信号または前記非同期入力バッファの出力信号を選
択的に出力するスイッチング回路とを具備する。
【００１２】前記スイッチング回路の出力信号は、前記
メモリ回路の終端抵抗をイネーブルまたはディセーブル
させる。前記スイッチング回路は、前記メモリ回路の外
部から供給されるパワーモード信号に応じて前記同期入
力バッファの出力信号または前記非同期入力バッファの
出力信号を選択的に出力する。または前記スイッチング
回路は、前記メモリ回路のモードレジスタに保存された
値に応じて前記同期入力バッファの出力信号または前記
非同期入力バッファの出力信号を選択的に出力する。
【００１３】本発明に係るメモリ回路に装着された能動
終端回路は、前記メモリ回路を終端するための終端抵抗
と、外部から供給される能動終端制御信号を受信し、前
記能動終端制御信号に応じて前記終端抵抗のオン／オフ
を選択的にスイッチする制御回路とを具備し、前記制御
回路は、前記能動終端制御信号を各々受信する同期入力
バッファ及び非同期入力バッファと、前記メモリ回路の
動作モードによって前記同期入力バッファの出力信号ま
たは前記非同期入力バッファの出力信号を選択的に出力
するスイッチング回路とを具備し、前記スイッチング回
路の出力信号は前記終端抵抗のオン／オフ状態を制御す
る。
【００１４】本発明に係るメモリ回路に装着された能動
終端回路は、前記メモリ回路を終端するための終端抵抗
と、前記メモリ回路の動作モードを指示するデータを保
存するモードレジスタと、外部から供給される能動終端
制御信号と前記モードレジスタの出力信号とを受信する
制御回路とを具備し、前記制御回路は、前記能動終端制
御信号を各々受信する同期入力バッファと非同期入力バ
ッファと、前記モードレジスタの出力信号によって前記
同期入力バッファの出力信号または前記非同期入力バッ
ファの出力信号とを選択的に出力するスイッチング回路
とを具備し、前記スイッチング回路の出力信号は前記終
端抵抗のオン／オフ状態を制御する。
【００１５】本発明に係るメモリシステムは、バスライ
ンと、前記バスラインに接続される多数のメモリ回路
と、前記バスラインに接続され、多数の能動終端制御信
号を前記多数のメモリ回路に供給するチップセットとを
具備し、前記多数のメモリ回路のそれぞれは終端抵抗と
制御回路とを具備し、前記制御回路は、前記メモリ回路
に供給される能動終端制御信号を受信し、前記能動終端
制御信号に応じて前記終端抵抗のオン／オフを選択的に
スイッチし、前記制御回路は、前記能動終端制御信号を
各々受信する同期入力バッファと非同期入力バッファ
と、前記バッファ回路を含む前記メモリ回路の動作モー
ドによって前記同期入力バッファの出力信号または前記
非同期入力バッファの出力信号を選択的に出力するスイ
ッチング回路とを具備し、前記スイッチング回路の出力
信号は前記終端抵抗のオン／オフ状態を制御する。
【００１６】本発明に係るメモリシステムは、バスライ
ンと、前記バスラインに接続される多数のメモリ回路
と、前記バスラインに接続され、多数の能動終端制御信
号を前記メモリ回路に供給するチップセットとを具備
し、前記多数のメモリ回路のそれぞれは終端抵抗、制御
回路及び前記メモリ回路の動作モードを指示するデータ
を保存するモードレジスタを具備し、前記制御回路は、
前記能動終端制御信号を各々受信する同期入力バッファ
と非同期入力バッファと、前記モードレジスタのデータ
によって前記同期入力バッファの出力信号または前記非
同期入力バッファの出力信号を選択するスイッチング回
路とを具備し、前記スイッチング回路の出力信号は前記
終端抵抗のオン／オフ状態を制御する。
【００１７】本発明に係るメモリ回路の動作を制御する
方法は、入力信号を前記メモリ回路の同期入力バッファ
と非同期入力バッファとに供給する段階と、前記メモリ
回路の動作モードによって前記同期入力バッファの出力
信号または前記非同期入力バッファの出力信号を選択的
に出力する段階とを具備する。前記メモリ回路の動作制
御方法は、選ばれた前記同期入力バッファの出力信号ま
たは前記非同期入力バッファの出力信号によって前記メ
モリ回路の終端抵抗をイネーブル及びディセーブルさせ
る段階をさらに具備する。前記メモリ回路の動作制御方
法は、前記メモリ回路の外部から供給されたパワーモー
ド信号を受信する段階をさらに具備し、前記パワーモー
ドの値は、前記同期入力バッファの出力信号または非同
期入力バッファの出力信号を選択的に出力することを制
御する。前記メモリ回路の動作制御方法は、前記メモリ
回路のモードレジスタに保存された値を受信する段階を
さらに具備し、前記モードレジスタの値は前記同期入力
バッファの出力信号または非同期入力バッファの出力信
号を選択的に出力することを制御する。
【００１８】本発明に係るメモリ回路の終端抵抗のオン
／オフ状態を制御する方法は、能動終端制御信号を前記
メモリ回路の同期入力バッファと非同期入力バッファと
に供給する段階と、前記メモリ回路が活性化動作モード
である時に前記同期入力バッファの出力信号を選択し、
前記メモリ回路がスタンバイ動作モードまたはパワーダ
ウン動作モードである時に前記非同期入力バッファの出
力信号を選択する段階と、選ばれた前記同期入力バッフ
ァの出力信号または選ばれた前記非同期入力バッファの
出力信号によって前記終端抵抗のオン／オフ状態を設定
する段階とを具備する。
【００１９】本発明に係るデータバスに接続された多数
のメモリモジュールを有し、前記メモリモジュールのそ
れぞれは少なくとも１つのメモリ回路を装着するメモリ
システムで多数のメモリ回路のそれぞれの多数の終端抵
抗を制御する方法は、能動終端制御信号を各メモリモジ
ュールに装着された各メモリ回路の同期入力バッファと
非同期入力バッファとに供給する段階と、各メモリ回路
において、前記メモリ回路が活性動作モードである時に
前記同期入力バッファの出力信号を選択し、前記メモリ
回路がスタンバイ動作モードまたはパワーダウン動作モ
ードである時に前記非同期入力バッファの出力信号を選
択する段階と、各メモリ回路において、選ばれた前記同
期入力バッファの出力信号または選ばれた前記非同期入
力バッファの出力信号によって前記終端抵抗のオン／オ
フ状態を設定する段階とを具備する。
【００２０】本発明に係るデータバスに接続された少な
くとも第１メモリモジュールと第２メモリモジュールと
を有し、前記メモリモジュールのそれぞれは少なくとも
１つのメモリ回路を装着するメモリシステムから多数の
メモリ回路のそれぞれの多数の終端抵抗を制御する方法
は、前記第１メモリモジュールの読出し／書込み指示に
応答して、能動終端制御信号を前記第２メモリモジュー
ルの前記メモリ回路の各々に伝送する段階と、前記能動
終端制御信号を前記第２メモリモジュールの各メモリ回
路の同期入力バッファと非同期入力バッファとに供給す
る段階と、前記第２メモリモジュールの各メモリ回路に
おいて、前記第２メモリモジュールが活性動作モードで
ある時に前記同期入力バッファの出力信号を選択し、前
記第２メモリモジュールがスタンバイ動作モードまたは
パワーダウン動作モードである時に前記非同期入力バッ
ファの出力信号を選択する段階と、前記第２メモリモジ
ュールの各メモリ回路において、選ばれた前記同期入力
バッファの出力信号または選ばれた前記非同期入力バッ
ファの出力信号によって前記終端抵抗のオン／オフ状態
を設定する段階とを具備する。
【００２１】本発明に係るメモリ回路に装着され、前記
メモリ回路を終端するための終端抵抗は、ノードと、対
応する制御信号に応じて電源電圧と前記ノードとの間に
各々接続される多数の第１終端抵抗と、対応する制御信
号に応じて接地電圧と前記ノードとの間に各々接続され
る多数の第２終端抵抗とを具備する。前記ノードと前記
電源電圧との間の抵抗は、前記対応する制御信号に応じ
て前記ノードと前記電源電圧との間に各々接続される第
１終端抵抗により調節され、前記ノードと前記接地電圧
との間の抵抗は、前記対応する制御信号に応じて前記ノ
ードと前記電源電圧との間に各々接続される第１終端抵
抗により調節される。
【００２２】本発明に係るメモリ回路に装着され、前記
メモリ回路を終端するための終端抵抗は、ノードと、電
源電圧と前記ノードとの間に接続される第１アップ抵抗
と、第１制御信号に応答して前記電源電圧と前記ノード
との間に接続される第２アップ抵抗と、第２制御信号に
応答して前記電源電圧と前記ノードとの間に接続される
第３アップ抵抗とを具備する
【００２３】前記終端抵抗は、接地電圧と前記ノードと
の間に接続される第１ダウン抵抗と、第３制御信号に応
答して前記接地電圧と前記ノードとの間に接続される第
２ダウン抵抗と、第４制御信号に応答して前記接地電圧
と前記ノードとの間に接続される第３ダウン抵抗とをさ
らに具備する。前記終端抵抗は、アップ−テスト信号に
応答して前記電源電圧を前記第１アップ抵抗に接続させ
る第１スイッチング回路と、前記第１制御信号に応答し
て前記電源電圧を前記第２アップ抵抗に接続させる第２
スイッチング回路と、前記第２制御信号に応答して前記
電源電圧を前記第３アップ抵抗に接続させる第３スイッ
チング回路とをさらに具備する。
【００２４】前記終端抵抗は、ダウンテスト信号に応答
して前記第１ダウン抵抗を前記接地電圧に接続させる第
４スイッチング回路と、前記第３制御信号に応答して前
記第２ダウン抵抗を前記接地電圧に接続させる第５スイ
ッチング回路と、前記第４制御信号に応答して前記第３
ダウン抵抗を前記接地電圧に接続させる第６スイッチン
グ回路とをさらに具備する。前記第１乃至第６スイッチ
ング回路はＭＯＳトランジスタである。
【００２５】本発明に係るメモリ回路に装着され、前記
メモリ回路を終端するための終端抵抗の抵抗値を調節す
る方法は、対応する制御信号に応じて電源電圧とノード
との間に各々接続される多数の第１終端抵抗のうち１つ
の終端抵抗の抵抗値を測定する段階と、測定された抵抗
値を用いて、前記対応する制御信号に応じて前記ノード
と前記電源電圧との間に接続される第１終端抵抗の数を
調節する段階とを具備する。前記終端抵抗の抵抗値調節
方法は、対応する制御信号に応じて接地電圧と前記ノー
ドとの間に各々接続される多数の第２終端抵抗のうち１
つの終端抵抗の抵抗値を測定する段階と、測定された抵
抗値を用いて、前記対応する制御信号に応じて前記ノー
ドと前記接地電圧との間に接続される第２終端抵抗の数
を調節する段階とをさらに具備する。
【００２６】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施により達成できる目的を十分に理解する
ためには本発明の望ましい実施の形態を例示の添付図面
及び図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき、本発明の望ましい実施の
形態を説明することにより本発明を詳細に説明する。各
図面に提示された同じ参照符号は同じ部材を示す。
【００２７】図４に、能動終端スタブ・バス構造を有す
る本発明に係るメモリシステム４００の望ましい実施の
形態を示す。図４を参照すれば、メモリシステム４００
はチップセット４１０、データバス４２０、ＤＲＡＭ４
６０、４７０が装着された第１メモリモジュール４４
０、ＤＲＡＭ４８０、４９０が装着された第２メモリモ
ジュール４５０を具備する。各メモリモジュール４４
０、４５０はメモリシステム４００に対応する各カード
スロット(図示せず)に装着されうる。
【００２８】第１メモリモジュール及び第２メモリモジ
ュール４４０、４５０はＤＩＭＭ(dual in-line memory
module)、またはＳＩＭＭ(single in-line memory mod
ule)より具現できる。図４を参照すれば、２つのＤＲＡ
Ｍ４６０、４７０が第１メモリモジュール４４０に装着
され、２つのＤＲＡＭ４８０、４９０が第２メモリモジ
ュール４５０に装着されたが、多数のＤＲＡＭがそれぞ
れのメモリモジュール４４０と第２メモリモジュール４
５０に装着されうる。チップセット４１０とＤＲＡＭ４
６０、４７０、４８０、４９０各々はデータの書込みと
読出しのためのドライバー４０１及び入力バッファ４０
２を具備する。
【００２９】チップセット４１０は、チップセット制御
信号ＡＴＣ_ＣＳ信号によりイネーブル／ディセーブル
される能動終端器４３０を具備する。さらに、第１メモ
リモジュール４４０のＤＲＡＭ４６０、４７０のそれぞ
れは第１制御信号ＡＴＣ_０信号によりイネーブル／デ
ィセーブルされる能動終端器４３１を具備し、第２メモ
リモジュール４５０のＤＲＡＭ４８０、４９０のそれぞ
れは第２制御信号ＡＴＣ_１によりイネーブル／ディセ
ーブルされる能動終端器４３２を具備する。また、チッ
プセット４１０は、第１メモリモジュール４４０及び第
２メモリモジュール４５０の読出し／書込みモードによ
ってチップセット制御信号ＡＴＣ_ＣＳ、第１制御信号
ＡＴＣ_０及び第２制御信号ＡＴＣ_０を発する。
【００３０】通常、データがＤＲＡＭ４６０、４７０に
書込まれたり、またはＤＲＡＭ４６０、４７０から読出
される時、チップセット４１０は第１メモリモジュール
４５０に装着されたＤＲＡＭ４６０及び４７０にデータ
書込み/読出し命令を出力する。そして、チップセット
４１０はＤＲＡＭ４６０、４７０の能動終端器４３１を
ディセーブルさせるための第１制御信号ＡＴＣ_０をＤ
ＲＡＭ４６０、４７０に出力し、ＤＲＡＭ４８０、４９
０の能動終端器４３２をイネーブルさせるための第２制
御信号ＡＴＣ_１をＤＲＡＭ４８０、４９０に出力す
る。すなわち、データ書込み動作またはデータ読出し動
作を必要とするメモリモジュールの能動終端器はディセ
ーブルされ、データ書込み動作またはデータ読出し動作
をしない他のメモリモジュールの能動終端器はイネーブ
ルされる。
【００３１】本発明に係る能動終端器は、各メモリモジ
ュールの動作モードによって選択的に同期的に制御され
るか、あるいは非同期的に制御される。“同期能動終端
制御ＡＴＣモード”は、ＤＲＡＭの遅延同期ループＤＬ
Ｌまたは位相同期ループＰＬＬが活性化した時、外部ク
ロック信号ＣＬＫに同期させて、ＤＲＡＭの能動終端器
をイネーブルまたはディセーブルするモードを意味す
る。すなわち、ＤＲＡＭの終端抵抗は同期ＡＣＴ制御モ
ードにおいて外部クロック信号ＣＬＫに同期して、イネ
ーブルまたはディセーブルされる。
【００３２】“非同期ＡＴＣモード”は、ＤＲＡＭのＤ
ＬＬまたはＰＬＬが非活性化された時(例えば、パワー
ダウンＰｄｎモード、またはスタンバイＳｔｂｙ)、外
部クロック信号ＣＬＫに非同期的にＤＲＡＭの終端抵抗
をイネーブルまたはディセーブルさせるモードを意味す
る。すなわち、ＤＲＡＭの終端抵抗は非同期ＡＴＣ制御
モードにおいて外部クロック信号ＣＬＫに非同期されて
イネーブルまたはディセーブルされる。
【００３３】例えば、図５（ａ）を参照すれば、ＤｉＭ
Ｍ０は第１メモリモジュール４４０を表し、ＤｉＭＭ１
は第２メモリモジュール４５０を表す。各メモリモジュ
ールＤｉＭＭ０、ＤｉＭＭ１は図５（ａ）に示されたよ
うにＤＲＡＭ(RANK０とRANK１)を具備し、データバス５
２０を介してチップセット５１０と接続される。それ
に、各ＤＲＡＭは外部クロック信号ＣＬＫに同期された
内部クロックを発生するための同期回路（例えば、遅延
同期ループＤＬＬまたは位相同期ループＰＬＬ）を具備
する。ＤＬＬ及びＰＬＬの構造及び動作は当業者によく
知られているので、ＤＬＬ及びＰＬＬに関する詳細な説
明は省略する。
【００３４】図５（ｂ）は、図５（ａ）に使われるＤＬ
ＬまたはＰＬＬの状態と能動終端器の制御モードとを表
す。図５（ｂ）を参照すれば、各メモリモジュールＤｉ
ＭＭ０、ＤｉＭＭ１がパワーダウンＰｄｎモードまたは
スタンバイＳｔｂｙモードにある場合、各モジュールの
能動終端器は非同期的に制御され、各メモリモジュール
ＤｉＭＭ０、ＤｉＭＭ１が活性化モードにある場合、各
モジュールの能動終端器は同期的に制御される。
【００３５】メモリモジュールが活性化モード、パワー
ダウンＰｄｎモード、スタンバイＳｔｂｙモードのうち
いずれかに動作するかはメモリモジュールのＤＬＬまた
はＰＬＬの状態により決定される。ＤｉＭＭ０及びＤｉ
ＭＭ１が共に活性化モードの場合、ＤｉＭＭ０及びＤｉ
ＭＭ１の能動終端器は同期的に制御される。しかし、Ｄ
ｉＭＭ０及びＤｉＭＭ１の一方がパワーダウンＰｄｎモ
ードまたはスタンバイＳｔｂｙモードであり、残りのメ
モリモジュールが活性化モードの場合、１つのメモリモ
ジュールの能動終端器は非同期的に制御される。対応す
るメモリモジュールがパワーダウンＰｄｎモードまたは
スタンバイＳｔｂｙモードの間にＤＬＬまたはＰＬＬが
非活性化される場合、能動終端器のイネーブル/ディセ
ーブルは制御できる。よって、能動終端器を制御する前
にＤＬＬまたはＰＬＬを活性化させる必要がない。
【００３６】図６（ａ）はメモリシステムのＤｉＭＭ１
が空の場合を表し、図６（ｂ）はＤｉＭＭ０またはＤｉ
ＭＭ１のうち一方が空の場合の、ＤＬＬまたはＰＬＬの
状態と能動終端器の制御モードを表す。
【００３７】図７を参照すると、本発明に係る同期能動
終端制御ＡＴＣ入力バッファ及び非同期能動終端制御入
力バッファの機能的ブロックが示されている。ＡＴＣパ
ッド６０１は図４に示されたチップセット４１０より出
力される第１制御信号(ＡＴＣ_i、i=０）を受信する。
第１制御信号ＡＴＣ_０信号は並列的にクロック入力バ
ッファ(または同期入力バッファ)６０２及び非同期入力
バッファ６０３に供給される。マルチプレクサ（ＭＵ
Ｘ）６０４はマルチプレクサ６０４に入力されるパワー
モード信号によって同期入力バッファ６０２の出力信号
または非同期入力バッファ６０３の出力信号のうち１つ
を効果的に選択する。
【００３８】また、メモリシステムのパワーモードステ
イトマシンより出力されるパワーモードはバッファ６０
２、６０３をイネーブル/ディセーブルさせるために使
われる。図７の能動終端制御入力バッファはメモリモジ
ュールの能動終端器を同期モードまたは非同期モードに
選択的に制御するために前述した図５（ｂ）及び図６
（ｂ）にしたがって動作する。
【００３９】読出し動作及び書込み動作の各々に対する
同期モードにおける能動終端制御ＡＴＣは図８（ａ）及
び図８（ｂ）に示される。まず、データはクロックの中
央により書込まれ、データはクロックのエッジにより読
出され、ＤＲＡＭはダブルデータレートＤＤＲ、バース
ト長さは８と仮定する。ＤＲＡＭの能動終端器は、チッ
プセット４１０より出力される制御信号ＡＴＣの活性化
後からカウントされた第１時間ｔＴＡＣＴが経過した
後、第２時間ｔＯＮ内にイネーブルされることが望まし
い。ＤＲＡＭの能動終端器は、制御信号ＡＴＣの非活性
化後からカウントされた第３時間ｔＴＰＲＥが経過した
後、第４時間ｔＯＦＦ内にディセーブルされることが望
ましい。ここで、第１時間ｔＴＡＣＴと第３時間ｔＴＰ
ＲＥとは外部クロック信号ＣＬＫに基づかない絶対時間
長に設定される。
【００４０】まず、図８（ａ）の読出し動作を参照すれ
ば、能動終端器はチップセット４１０より出力される制
御信号ＡＴＣがイネーブルされた後、クロック信号
“２”の立上りエッジから第１時間ｔＴＡＣＴが経過し
た後に応答する。この場合、能動終端器は図８（ａ）に
示されたようにクロック信号“４”の立下りエッジに同
期してイネーブルされ、能動終端器は第２時間ｔＯＮ後
に“オン”と見なされる。
【００４１】そして、能動終端器は制御信号ＡＴＣがデ
ィセーブルされた後、クロック信号“７”の立上りエッ
ジから第３時間ｔＴＰＲＥ後に応答する。能動終端器
は、図８（ａ）に示されたようにクロック信号“９”の
立下りエッジに同期してディセーブルされ、能動終端器
は第４時間ｔＯＦＦ後に“オフ”と見なされる。“TERM
INATION_ON”区間は能動終端器(または終端抵抗)がイネ
ーブルされる区間である。上記の例から次の関係が成立
する。２.５ｔＣＣ-５００ｐｓ<ｔＴＡＣＴ、ｔＴＰＲ
Ｅ<２.５ｔＣＣ+５００ｐｓここで、ｔＣＣはクロック
サイクル時間である。また、第２時間区間ｔＯＮ及び/
または第４時間区間ｔＯＦＦは０．５ｔＣＣ-５００ｐ
ｓより小さな値に設定できる。
【００４２】図８（ｂ）の書込み動作を参照すれば、能
動終端器はチップセット４１０より出力される制御信号
ＡＴＣがイネーブルされた後、クロック信号“２”の立
上りエッジから第１時間ｔＴＡＣＴが経過した後に応答
する。この場合、能動終端器は図８（ｂ）に示されたよ
うにクロック信号ＣＬＫ“４”の立上りエッジに同期し
てイネーブルされ、能動終端器は第２時間ｔＯＮ後に
“オン”と見なされる。
【００４３】そして、能動終端器は制御信号ＡＴＣがデ
ィセーブルされた後クロック信号“７”の立上りエッジ
から第３時間ｔＴＰＲＥ後に応答する。能動終端器は図
８（ｂ）に示されたようにクロック信号ＣＬＫ“９”の
立上りエッジに同期してディセーブルされ、能動終端器
は第４時間ｔＯＦＦ後に“オフ”と見なされる。“TERM
INATION_ON”区間は能動終端器(または終端抵抗)がイネ
ーブルされる区間である。上記の例から次の関係が成立
する。２.０ｔＣＣ-５００ｐｓ<ｔＴＡＣＴ及びｔＴＰ
ＲＥ<２.０ｔＣＣ+５００ｐｓここで、ｔＣＣはクロッ
クサイクル時間である。また、第２時間区間ｔＯＮ及び
/または第４時間区間ｔＯＦＦは０．５ｔＣＣ-５００ｐ
ｓより小さな値に設定できる。
【００４４】図９は、非同期ＡＴＣモードのタイミング
図を示す。能動終端器はチップセットより出力された制
御信号ＡＴＣが活性化された後、第１時間ｔＴＡＣＴが
経過した後に応答する。ここで、能動終端器のイネーブ
ルはクロック信号ＣＬＫに同期されず、第１時間ｔＴＡ
ＣＴの長さによって決定される。前述したように能動終
端器は第２時間ｔＯＮ後に“オン”と見なされる。
【００４５】能動終端器はチップセットから出力された
制御信号ＡＴＣが非活性化された後第３時間ｔＴＰＲＥ
が経過した後に応答する。ここで能動終端器のディセー
ブルはクロック信号ＣＬＫに同期されず、第３時間ｔＴ
ＰＲＥの長さによって決定される。前述したように能動
終端器は第４時間ｔＯＦＦ後に“オフ”と見なされる。
第１時間ｔＴＡＣＴと第３時間ｔＴＰＲＥとは、２．５
ｎｓから５．０ｎｓの間である。そして、第２時間ｔＯ
Ｎ及び/または第４時間ｔＯＦＦは、０．５ｔＣＣ-５０
０ｐｓより小さな値に設定できる。
【００４６】図１０（ａ）乃至図１１は、ＤｉＭＭ０と
ＤｉＭＭ１とが活性化モードである時、メモリシステム
の動作に対するタイミングチャートである。ＤｉＭＭ０
とＤｉＭＭ１とがいずれも活性化される場合、図５
（ｂ）に示された能動抵抗器の制御モードを見れば、Ｄ
ｉＭＭ０とＤｉＭＭ１とは同期モードとして動作する。
図１０（ａ）は、チップセットの動作を表し、図１０
（ｂ）はＤｉＭＭ０の動作を表し、図１１はＤｉＭＭ１
に対する動作を表す。示されたようにチップセットは第
１読出し命令ＲＤをＤｉＭＭ０に、書込み命令ＷＲをＤ
ｉＭＭ１に、そして第２読出し命令ＲＤをＤｉＭＭ０に
連続的に出力する。
【００４７】第１メモリモジュールＤｉＭＭ０からデー
タを読出すために、第２メモリモジュールＤｉＭＭ１の
能動終端器はイネーブルされなければならない。よっ
て、チップセットが第１読出し命令ＲＤをＤｉＭＭ０に
出力し、チップセットは第２制御信号ＡＣＴ１をＤｉＭ
Ｍ１に出力する。第２メモリモジュールＤｉＭＭ１は図
１１に示された能動終端器ＡＴ_ＤｉＭＭ１を一時的に
イネーブルさせるための第２制御信号ＡＴＣ１信号に応
答する。したがって、ＤｉＭＭ１の能動終端器がイネー
ブルされる周期の間、データＲｉ１は第１メモリモジュ
ールＤｉＭＭ０より出力される。
【００４８】次に、ＤｉＭＭ１よりデータを書込むため
に、第１メモリモジュールＤｉＭＭ０の能動抵抗器はイ
ネーブルされなければならない。よって、書込み命令Ｗ
Ｒが第２メモリモジュールＤｉＭＭ１に入力されれば、
チップセットから出力される第１制御信号ＡＣＴ０は第
１メモリモジュールＤｉＭＭ０に入力される。第１メモ
リモジュールＤｉＭＭ０は図１０（ｂ）に示された能動
終端器ＡＴ_ＤｉＭＭ０を一時的にイネーブルさせるた
めの第２制御信号ＡＴＣ０信号に応答する。したがっ
て、ＤｉＭＭ０の能動終端器がイネーブルされる周期の
間、データＤｉは第２メモリモジュールＤｉＭＭ１に書
込まれる。
【００４９】ＤｉＭＭ０の第２読出し動作は第１読出し
動作と同じ方法で実行される。第２メモリモジュールＤ
ｉＭＭ１は図１１に示された能動終端器ＡＴ_ＤｉＭＭ
１を一時的にイネーブルさせるための第２制御信号ＡＴ
Ｃ１に応答する。図１０（ａ）を参照すれば、チップセ
ットの能動終端器ＡＴ_ＣＳはデータ読出し動作時のみ
イネーブルされる。能動終端はドライバー間にインピー
ダンス整合され、書込み動作をする場合には必要でな
い。
【００５０】図１２（ａ）乃至図１３は、ＤｉＭＭ０が
活性化モードであり、ＤｉＭＭ１がパワーダウンモード
またはスタンバイモードである時の、メモリシステムの
動作に対するタイミングチャートである。この場合、図
５（ｂ）に示されたように、能動終端制御を見れば、Ｄ
ｉＭＭ０はオフであり、ＤｉＭＭ１は非同期モードとし
て実行する。
【００５１】図１２（ａ）はチップセットの動作を表
し、図１２（ｂ）はＤｉＭＭ０の動作を表し、図１３は
ＤｉＭＭ１の動作を表す。図１２（ａ）に示されたよう
にチップセットは活性化されたＤｉＭＭ０に、読出し命
令ＲＤ、書込み命令ＷＲ、及び他の読出し命令の一連の
命令を出力する。第１メモリモジュールＤｉＭＭ０から
データを読出すために、第２メモリモジュールＤｉＭＭ
１の能動終端器はイネーブルされなければならない。よ
って、チップセットよりデータ読出し命令がＤｉＭＭ０
に入力され、チップセットより出力される第２制御信号
ＡＴＣ１信号はＤＩＭＭ１に入力される。第２メモリモ
ジュールＤｉＭＭ１は図１３による能動終端器ＡＴ_Ｄ
ｉＭＭ１を一時的にイネーブルさせるための第２制御信
号ＡＴＣ１信号に応答する。よって、ＤｉＭＭ１の能動
終端器がイネーブルされる周期の間、データＲｉ１は第
１メモリモジュールＤｉＭＭ０から読出される。
【００５２】次に、ＤｉＭＭ０にデータを書込むため
に、第２メモリモジュールＤｉＭＭ１の能動抵抗器はイ
ネーブルされなければならない。よって、書込み命令Ｗ
Ｒが第１メモリモジュールＤｉＭＭ０に入力され、チッ
プセットより出力される第２制御信号ＡＣＴ１は第２メ
モリモジュールＤｉＭＭ１に入力される。第１メモリモ
ジュールＤｉＭＭ０は図１３に示された能動終端器ＡＴ
_ＤｉＭＭ１を一時的にイネーブルさせるため、第２制
御信号ＡＴＣ１信号に非同期的に応答する。この時、デ
ータＤｉは第１メモリモジュールＤｉＭＭ０に書込まれ
る。
【００５３】図１２（ａ）乃至図１３を参照すれば、第
２読出し命令ＲＤは書込み命令ＷＲ直後に発される。第
２制御信号ＡＣＴ１が‘ハイ'を維持し、ＤｉＭＭ１の
能動終端器は第２読出し動作中にイネーブルを維持す
る。図１３を参照すれば、ＤｉＭＭ１の能動終端器のデ
ィセーブルも非同期的である。
【００５４】図１４を参照しながら、本発明に係る第２
実施の形態を詳細に説明する。第２実施の形態において
は、各ＤｉＭＭの各面に位置したＤＲＡＭは共通のＡＴ
Ｃ信号とモードレジスタとの組合により個別的に能動終
端制御される。特に、図１４に示されたように、メモリ
システム１１００はチップセット１１１０、データバス
１１２０、ＤＲＡＭ１１６０、１１７０が装着された第
１メモリモジュール１１４０、及びＤＲＡＭ１１８０、
１１９０が装着された第２メモリモジュール１１５０を
具備する。各メモリモジュール１１４０、１１５０はメ
モリシステム１１００に対応するカードスロット(図示
せず)に装着される。
【００５５】第１メモリモジュール１１４０及び第２メ
モリモジュール１１５０はＤｉＭＭより具現できる。図
１４に示されたようにＤＲＡＭ１１６０、１１７０は第
１メモリモジュール１１４０に装着され、ＤＲＡＭ１１
８０、１１９０は第２メモリモジュール１１５０に装着
される。しかし、多数のＤＲＡＭが第１メモリモジュー
ル１１４０及び第２メモリモジュール１１５０のそれぞ
れに装着されうる。チップセット１１１０とＤＲＡＭ１
１６０、１１７０、１１８０、１１９０のそれぞれはデ
ータを読出し、書込むためのドライバー１１０１と入力
バッファ１１０２とを各々具備する。第１実施の形態と
対照的に、ＤＲＡＭ１１６０、１１７０、１１８０、１
１９０は各対応するＤＲＡＭの動作モード(例えば、活
性化、パワーダウン、スタンバイ)を指示するデータを
有するモードレジスタ１１０５を具備する。
【００５６】図１５乃至図１８を参照すれば、各レジス
タの出力は図７に示された各能動終端入力バッファのマ
ルチプレクサ（ＭＵＸ）６０４の動作を制御するため、
マルチプレクサ（ＭＵＸ）６０４は同期モードまたは非
同期モードを選択する。特に、図１９は、ＤｉＭＭ０及
びＤｉＭＭ１各々が２つのＤＲＡＭを具備する２ｒ/２
ｒ構造を表す。この場合、メモリシステムの能動終端器
制御は図１５に示されたように実行される。ここで、ラ
ンク０（Ｒ０）はＤＲＡＭ１１６０を、ランク１
（Ｒ１）はＤＲＡＭ１１７０を、ランク２（Ｒ２）はＤ
ＲＡＭ１１８０を、ランク３（Ｒ３）はＤＲＡＭ１１９
０を各々表す。“ＯＦＦ（フラグ）”は、フラグのセッ
トによってのみ終端抵抗をディセーブルさせることを意
味し、“ＯＦＦ（ＡＣＴまたはフラグ）”は使用者の選
択により制御信号、またはフラグにより終端抵抗をディ
セーブルさせることを意味する。
【００５７】モードレジスタがあらゆるランクが活性化
されたことを表す時、ＤｉＭＭ０及びＤｉＭＭ１は同期
ＡＴＣモードとして動作する。一方、ランク３（Ｒ３）
がパワーダウンＰｄｎ/スタンバイＳｔｂｙモードであ
る時、Ｒ３の能動終端器制御はフラグのセットによりタ
ーンオフ(またはフラグ)され、残りのランクＲ０乃至Ｒ
２は同期ＡＴＣモードとして動作する。また、ランク２
（Ｒ２）とランク３（Ｒ３）とのすべてがパワーダウン
Ｐｄｎ/スタンバイＳｔｂｙモードである時、ＤｉＭＭ
０の能動終端器制御はターンオフされ、ＤｉＭＭ１のラ
ンクＲ２、Ｒ３はいずれも非同期ＡＴＣモードとして動
作する。
【００５８】図２０は、ＤｉＭＭ０が２つのＤＲＡＭを
具備し、ＤｉＭＭ１が１つのＤＲＡＭを具備する２ｒ/
１ｒ構造を表す。この場合、メモリシステムの能動終端
器制御は図１６に示されたように実行される。ここで、
ランク０（Ｒ０）はＤＲＡＭ１１６０を、ランク１（Ｒ
１）はＤＲＡＭ１１７０を、ランク２（Ｒ２）はＤＲＡ
Ｍ１１８０を各々表す。
【００５９】図２１は、ＤｉＭＭ０が１つのＤＲＡＭを
具備し、ＤｉＭＭ１が１つのＤＲＡＭを具備する１ｒ/
１ｒ構造を表す。この場合、メモリシステムの能動終端
器制御は図１７（ａ）に示されたように実行される。こ
こでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１１６０
を、ランク２（Ｒ２）はＤｉＭＭ１のＤＲＡＭ１１８０
を表す。
【００６０】図２２は、ＤｉＭＭ０が２つのＤＲＡＭを
具備し、ＤｉＭＭ１が１つのＤＲＡＭも具備できない２
ｒ/empty構造を表す。この場合、メモリシステムの能動
終端器制御は図１７（ｂ）に示されたように実行され
る。ここでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１
１６０を、ランク１（Ｒ１）はＤｉＭＭ０のＤＲＡＭ１
１７０を表す。
【００６１】図２３は、ＤｉＭＭ０が１つのＤＲＡＭを
具備し、ＤｉＭＭ１が１つのＤＲＡＭも具備できない１
ｒ/empty構造を表す。この場合、メモリシステムの能動
終端器制御はランク０（Ｒ０）が活性化モードである
時、同期ＡＴＣモードを実行し、ランク０（Ｒ０）がパ
ワーダウンＰｄｎ/スタンバイＳｔｂｙモードである
時、能動終端器制御はオフされるように実行される。こ
こでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１１６０
を表す。
【００６２】図２４を参照して本発明に係る第３実施の
形態を詳細に説明する。図２４を参照すれば、各ＤｉＭ
Ｍ１８４０、１８５０の各面に位置するＤＲＡＭチップ
１８６０と１８７０、及び１８８０と１８９０はチップ
セット１８１０より出力される各ＡＴＣ信号ＡＴＣ_０_
Ｒ１、ＡＴＣ_０_Ｒ０、ＡＴＣ_１_Ｒ３、ＡＴＣ_１_Ｒ
２によって個別的に能動終端制御される。
【００６３】特に、図２４に示されたメモリシステム１
８００はチップセット１８１０、データバス１８２０、
ＤＲＡＭ１８６０、１８７０が装着される第１メモリモ
ジュール１８４０、及びＤＲＡＭ１８８０、１８９０が
装着される第２メモリモジュール１８５０を具備する。
メモリシステム１８００において各メモリモジュール１
８４０、１８５０は対応するスロット(図示せず)に装着
される。
【００６４】第１メモリモジュール１８４０及び第２メ
モリモジュール１８５０はＤｉＭＭより具現できる。図
２４に示されたようにＤＲＡＭ１８６０、１８７０は第
１メモリモジュール１８４０に装着され、ＤＲＡＭ１８
８０、１８９０は第２メモリモジュール１８５０に装着
される。しかし、多数のＤＲＡＭが第１メモリモジュー
ル１８４０及び第２メモリモジュール１８５０のそれぞ
れに装着できる。チップセット１８１０とＤＲＡＭ１８
６０、１８７０、１８８０、１８９０それぞれはデータ
を読出し、書込むためのドライバー１８０１と入力バッ
ファ１８０２とを各々具備する。
【００６５】第１及び第２実施の形態とは違い、図２４
に示されたメモリシステム１８００のＡＴＣ信号発生回
路１８１１は、各ＡＴＣ信号ＡＴＣ_０_Ｒ０、ＡＴＣ_
０_Ｒ１を第１メモリモジュール１８４０の各ＤＲＡＭ
１８６０、１８７０に出力する。また、ＡＴＣ信号発生
回路１８１１は、各ＡＴＣ信号ＡＴＣ_１_Ｒ２、ＡＴＣ
_０_Ｒ３を第２メモリモジュール１８５０の各ＤＲＡＭ
１８８０、１８９０に出力する。
【００６６】図１８に示したように、図７の各能動終端
制御入力バッファのマルチプレクサ（ＭＵＸ）６０４は
各ＤＲＡＭ(またはランク）の動作状態に基づいて同期
制御モードまたは非同期制御モードを選択する。特に、
図１８に示した能動終端器の制御モードは、図１９に示
したＤｉＭＭ０とＤｉＭＭ１とのそれぞれが２つのＤＲ
ＡＭを具備する２ｒ/２ｒ構造であるときのものに該当
する。ここでランク０（Ｒ０）はＤＲＡＭ１８６０を、
ランク１（Ｒ１）はＤＲＡＭ１８７０を、ランク２（Ｒ
２）はＤＲＡＭ１８８０を、ランク３（Ｒ３）はＤＲＡ
Ｍ１８９０を各々表す。
【００６７】図２５は、図１９に示された終端抵抗のＲ
ｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮを詳細に示す回路図で
ある。図２５を参照すれば、第１アップ抵抗（Ｒｕ０）
はＰＭＯＳトランジスタ１９１０を介して電源電圧ＶＤ
ＤＱとノードＮＤとの間に接続され、第２アップ抵抗
（Ｒｕ１）はＰＭＯＳトランジスタ１９３０を介して電
源電圧ＶＤＤＱとノードＮＤとの間に接続され、第３ア
ップ抵抗（Ｒｕ２）はＰＭＯＳトランジスタ１９５０を
介して電源電圧ＶＤＤＱとノードＮＤとの間に接続され
る。各ＰＭＯＳトランジスタ１９１０、１９３０、１９
５０は対応する制御信号ＵＰ、Ｓｕ１、Ｓｕ２に応じて
ターンオン/ターンオフされる。
【００６８】ＤＲＡＭの設計時の各抵抗Ｒｕ０、Ｒ
ｕ１、Ｒｕ２の抵抗値は、次のように設計されることが
望ましい。第１アップ抵抗Ｒｕ０の抵抗値は、所定の目
標値よりわずかに大きくなりように設定する。また、第
２アップ抵抗Ｒｕ１の抵抗値は、第１アップ抵抗Ｒｕ０
と第２アップ抵抗Ｒｕ１とが並列に接続された場合、Ｒ
ｕ ０//Ｒｕ１の抵抗値と所定の目標値とが同一になるよ
うに設定する。
【００６９】そして、第３アップ抵抗Ｒｕ２の抵抗値
は、第１アップ抵抗Ｒｕ０、第２アップ抵抗Ｒｕ１と第
３アップ抵抗Ｒｕ２とが並列に接続された場合、Ｒｕ０
//Ｒｕ １//Ｒｕ２の抵抗値が、所定の目標値よりわずか
に小さくなるように設定する。したがって、終端抵抗Ｒ
ｔｅｒｍ_ＵＰの抵抗値は、抵抗Ｒｕ０，Ｒｕ１，Ｒｕ
２の組合により決定される。
【００７０】そして、第１ダウン抵抗Ｒｄ０は、ＮＭＯ
Ｓトランジスタ１９２０を介してノードＮＤと接地電源
ＶＳＳＱとの間に接続され、第２ダウン抵抗Ｒｄ１はＮ
ＭＯＳトランジスタ１９４０を介してノードＮＤと接地
電源ＶＳＳＱとの間に接続され、第３ダウン抵抗Ｒｄ２
はＮＭＯＳトランジスタ１９６０を介してノードＮＤと
接地電源ＶＳＳＱとの間に接続される。
【００７１】各ＮＭＯＳトランジスタ１９２０、１９４
０、１９６０は対応する制御信号ＤＯＷＮ，Ｓｄ１，Ｓ
ｄ２に応じてターンオン/ターンオフされる。ＭＯＳト
ランジスタ１９３０、１９４０はデフォルトでターンオ
ン状態を維持し、ＭＯＳトランジスタら１９５０、１９
６０はデフォルトでターンオフ状態を維持することが望
ましい。しかし、その反対の場合もされうる。
【００７２】ＤＲＡＭの設計時の各抵抗Ｒｄ０、Ｒ
ｄ１、Ｒｄ２の抵抗値は次のように設計されることが望
ましい。第１ダウン抵抗Ｒｄ０の抵抗値は、所定の目標
値よりわずかに大きくなるように設定する。また、第２
ダウン抵抗Ｒｄ１の抵抗値は、第１ダウン抵抗Ｒｄ０と
第２ダウン抵抗Ｒｄ１とが並列に接続された場合、Ｒｄ
０//Ｒｄ１の抵抗値と所定の目標値とが同一になるよう
に設定する。そして、第３ダウン抵抗Ｒｄ２の抵抗値
は、第１ダウン抵抗Ｒｄ０、第２ダウン抵抗Ｒｄ１と第
３ダウン抵抗Ｒｄ２が並列に接続された場合Ｒｄ０//Ｒ
ｄ１//Ｒｄ２の抵抗値が、所定の目標値よりわずかに小
さくなるように設定される。よって、終端抵抗Ｒｔｅｒ
ｍ_ＤＮの抵抗値は、抵抗Ｒｄ０、Ｒｄ１、Ｒｄ２の組
合により決定される。
【００７３】図２６は、ヒューズを具備する制御信号発
生回路の第１の実施の形態を表す。図２６を参照すれ
ば、制御信号発生回路２０００は、多数のトランジスタ
２０１０、２０３０、２０４０、ヒューズ２０２０及び
論理ゲート２０５０を具備する。ＰＭＯＳトランジスタ
２０１０は、電源電圧ＶＤＤＱとヒューズ２０２０との
一端との間に接続され、パワーアップ信号ＶＣＣＨＢは
ＰＭＯＳトランジスタ２０１０のゲートに入力される。
ＮＭＯＳトランジスタ２０３０は、ヒューズ２０２０の
他端と接地電源ＶＳＳＱとの間に接続され、パワーアッ
プ信号ＶＣＣＨＢはＮＭＯＳトランジスタ２０３０のゲ
ートに入力される。ここで、パワーアップ信号ＶＣＣＨ
Ｂは、図２６に示されたように所定時間電源電圧ＶＳＳ
Ｑにつれて増加し、所定時間経過後は‘ロー’レベルを
維持する。
【００７４】ヒューズ２０２０は、ＰＭＯＳトランジス
タ２０１０のドレーンとＮＭＯＳトランジスタ２０３０
のドレーンとの間に接続される。ヒューズ２０２０は、
レーザーを含む多様な技術で切断できる。そして、ヒュ
ーズ２０２０はメークリンクまたはアンチ‐ヒューズが
使われ得る。論理ゲート２０５０はパワーアップ信号Ｖ
ＣＣＨＢとＮＭＯＳトランジスタ２０３０のドレーンの
信号とを各々受信し、否定論理和ＮＯＲをもとめ、その
結果Ｆ１を出力する。ＮＭＯＳトランジスタ２０４０
は、ＮＭＯＳトランジスタ２０３０のドレーンと接地電
源ＶＳＳＱとの間に接続され、ＮＭＯＳトランジスタ２
０４０のゲートは論理ゲート２０５０の出力端に接続さ
れる。
【００７５】図２６を参照すれば、ヒューズ２０２０が
切断され、パワーアップ信号ＶＣＣＨＢが印加されて所
定時間が経過した場合、論理ゲート２０５０の出力信号
Ｆ１は論理‘ハイ’である。しかし、ヒューズ２０２０
が切断されず、パワーアップ信号ＶＣＣＨＢが印加され
て所定時間が経過した場合、論理ゲート２０５０の出力
信号Ｆ１は論理‘ロー’である。
【００７６】図２７はヒューズを備える制御信号発生回
路の第２の実施の形態を表す。図２７を参照すれば、制
御信号発生回路２０００'は図２６の制御信号発生回路
の出力端にインバータが追加される。すなわち、制御信
号発生回路２０００'のヒューズ２０２０が切断されな
い場合、インバータの出力信号Ｆ２は‘ハイ’であり、
制御信号発生回路２０００'のヒューズ２０２０が切断
された場合、インバータの出力信号Ｆ２は‘ロー’であ
る。
【００７７】図２５及び図２７を参照しながら、終端抵
抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を所定の
目標値に調節する場合を詳細に説明する。まず、各抵抗
Ｒｕ ０、Ｒｕ１、Ｒｕ２、Ｒｄ０、Ｒｄ１、Ｒｄ２が半
導体チップ上で具現されれば、テストモードでテスター
を用いて第１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵
抗Ｒｄ０の抵抗値とを各々測定する。ここで、第１アッ
プ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の抵抗値
とは、製造工程の変化によって相異なりうる。また、Ｐ
ＭＯＳトランジスタ１９１０とＮＭＯＳトランジスタ１
９２０との不整合により、第１アップ抵抗Ｒｕ０の抵抗
値と第１ダウン抵抗Ｒｄ０の抵抗値とが相異なりうる。
したがって、抵抗値Ｒｕ０、Ｒｄ０自体の誤差、及び第
１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の
抵抗値との不整合は信号忠実度を阻害する。
【００７８】テストモードで第１アップ抵抗Ｒｕ０の抵
抗値を測定する場合、トランジスタ１９２０、１９４
０、１９６０はターンオフされ、第１ダウン抵抗Ｒｄ０
を測定する場合トランジスタ１９１０、１９３０、１９
５０はターンオフされる。測定された第１アップ抵抗Ｒ
ｕ０の抵抗値と所定の目標値とを比べて、その差によっ
て図２６及び図２７のヒューズ２０２０を適切に切断す
れば、各出力信号Ｆ１，Ｆ２の状態はヒューズ２０２０
の切断有無に応じて変化する。
【００７９】初期状態において、各ＭＯＳトランジスタ
１９３０、１９４０、１９５０、１９６０の入力信号の
状態は次の通りである。各ＭＯＳトランジスタ１９３
０、１９６０のゲートは図２６に示された制御信号発生
回路２０００の出力信号Ｆ１を受信し、各ＭＯＳトラン
ジスタ１９４０、１９５０のゲートは図２７に示された
制御信号発生回路２０００'の出力信号Ｆ２を受信す
る。したがって、各ヒューズ２０２０が切断されない初
期状態で、各ＭＯＳトランジスタ１９３０、１９４０は
ターンオンされ、各ＭＯＳトランジスタ１９５０、１９
６０はターンオフされる。
【００８０】そして、測定された第１アップ抵抗Ｒｕ０
の抵抗値が所定の目標値より大きい場合、ＰＭＯＳトラ
ンジスタ１９５０のゲートに接続された制御信号発生回
路２０００'のヒューズ２０２０を切断すれば、制御信
号Ｓｕ２は非活性化(例えば、‘ロー’)されるので、第
３アップ抵抗Ｒｕ２は、第１アップ抵抗Ｒｕ０及び第２
アップ抵抗Ｒｕ１と並列に接続される。よって、終端抵
抗Ｒｔｅｒｍ_ＵＰの抵抗値は減少するため、終端抵抗
Ｒｔｅｒｍ_ＵＰの抵抗値は所定の目標値に近接する。
【００８１】一方、測定された第１アップ抵抗Ｒｕ０の
抵抗値が所定の目標値より小さい場合、ＰＭＯＳトラン
ジスタ１９３０のゲートに接続された制御信号発生回路
２０００のヒューズ２０２０を切断すれば、制御信号Ｓ
ｕ１は活性化されるので、第２アップ抵抗Ｒｕ１は第１
アップ抵抗Ｒｕ０から分離される。よって、終端抵抗Ｒ
ｔｅｒｍ_ＵＰの抵抗値は増加するため、終端抵抗Ｒｔ
ｅｒｍ_ＵＰの抵抗値は所定の目標値に近接する。
【００８２】そして、測定された第１ダウン抵抗Ｒｄ０
の抵抗値が所定の目標値より大きい場合、ＮＭＯＳトラ
ンジスタ１９６０のゲートに接続された制御信号発生回
路２０００のヒューズ２０２０を切断すれば、制御信号
Ｓｄ２は活性化されるので、第３ダウン抵抗Ｒｄ２は第
１ダウン抵抗Ｒｄ０及び第２ダウン抵抗Ｒｄ１と並列に
接続される。よって、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗
値は減少するため、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値
は所定の目標値に近接する。
【００８３】一方、測定された第１ダウン抵抗Ｒｄ０の
抵抗値が所定の目標値より小さい場合、ＮＭＯＳトラン
ジスタ１９４０のゲートに接続された制御信号発生回路
２０００'のヒューズ２０２０を切断すれば、制御信号
Ｓｄ１は非活性化されるので、第２ダウン抵抗Ｒｄ１は
第１ダウン抵抗Ｒｕ０から分離される。よって、終端抵
抗Ｒｔｅｒｍ_ＤＮの抵抗値は増加するため、終端抵抗
Ｒｔｅｒｍ_ＤＮの抵抗値は所定の目標値に近接する。
【００８４】図２５を参照すれば、各終端抵抗Ｒｔｅｒ
ｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を調節するためにそ
れぞれ２つずつの抵抗Ｒｕ１とＲｕ２、Ｒｄ１とＲｄ２
が示されたが、これは例示に過ぎない。よって、本発明
は各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗
値を細密に調節するために多数の抵抗が接続されるもの
も含む。そして、テストモードにおいて、ヒューズ２０
２０の切断有無は所定のルックアップテーブルを用いて
決定できる。
【００８５】また、本発明に係る各制御信号ＵＰ，ＳＵ
１，ＳＵ２，ＤＯＷＮ，Ｓｄ１，Ｓｄ２はモードレジス
タセットＭＲＳを用いて発生することができる。また、
本発明に係る終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_Ｄ
Ｎの抵抗値は半導体チップをテストする段階、またはパ
ッケージング以後にも所定の目標値に調節できる。従っ
て、本発明に係る各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅ
ｒｍ_ＤＮの抵抗値は効果的に調節できるため、メモリ
システムの信号忠実度は増加する。
【００８６】本発明は添付した図面に示された一実施の
形態に基づいて説明されたが、これは例示的なものに過
ぎず、当業者ならばこれより多様な変形及び均等な他実
施の形態が可能である。従って、本発明の真の技術的保
護範囲は特許請求の範囲によってのみ決まるべきであ
る。
【００８７】
【発明の効果】このように、本発明に係る能動終端抵抗
を制御するための装置及び方法は、遅延同期ループまた
は位相同期ループの動作モードにかかわらず終端抵抗の
オン／オフを制御できるので、データバブルを最小化さ
せることができる。また、本発明に係る能動終端抵抗を
制御するための装置は、スタブ・バスを有するメモリシ
ステムのデータレートを増加させることができる。さら
に、本発明に係る各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅ
ｒｍ_ＤＮの抵抗値を効果的に調節できるので、メモリ
システムの信号忠実度は増加される。
【図面の簡単な説明】
【図１】従来のＳＳＴＬ構造を有するメモリシステムを
示す図。
【図２】従来の能動終端スタブ・バス構造を有するメモ
リシステムを示す図。
【図３】中央タブを有する従来の能動終端器の一例を示
す図。
【図４】本発明の実施の形態によるメモリシステムを示
す図。
【図５】本発明に係るＤｉＭＭを装着した第１メモリシ
ステムを示す図。
【図６】本発明に係るＤｉＭＭを装着した第２メモリシ
ステムを示す図
【図７】本発明に係る能動終端制御入力バッファを示す
図。
【図８】同期ＡＴＣモードでの書込み動作と読出し動作
を各々表すタイミング図。
【図９】非同期ＡＴＣモードでのタイミング図。
【図１０】本発明に係るメモリシステムのタイミングチ
ャートを示す図。
【図１１】本発明に係るメモリシステムのタイミングチ
ャートを示す図。
【図１２】本発明に係るメモリシステムのタイミングチ
ャートを示す図。
【図１３】本発明に係るメモリシステムのタイミングチ
ャートを示す図。
【図１４】本発明の実施の形態による他のメモリシステ
ムを示す図。
【図１５】本発明に係る各ＤｉＭＭの状態と能動終端器
の制御モードを示す図。
【図１６】本発明に係る各ＤｉＭＭの状態と能動終端器
の制御モードを示す図。
【図１７】本発明に係る各ＤｉＭＭの状態と能動終端器
の制御モードを示す図。
【図１８】本発明に係る各ＤｉＭＭの状態と能動終端器
の制御モードを示す図。
【図１９】発明に係るＤｉＭＭを各々装着したメモリシ
ステムを示す図。
【図２０】発明に係るＤｉＭＭを各々装着したメモリシ
ステムを示す図。
【図２１】発明に係るＤｉＭＭを各々装着したメモリシ
ステムを示す図。
【図２２】発明に係るＤｉＭＭを各々装着したメモリシ
ステムを示す図。
【図２３】発明に係るＤｉＭＭを各々装着したメモリシ
ステムを示す図。
【図２４】本発明の実施の形態による他のメモリシステ
ムを示す図。
【図２５】終端抵抗を詳細に表す回路図。
【図２６】ヒューズを具備する制御信号発生回路の第１
実施の形態を示す図。
【図２７】ヒューズを具備する制御信号発生回路の第２
実施の形態を示す図。
【符号の説明】
４００ メモリシステム ４０１ ドライバー ４０２ 入力バッファ ４１０ チップセット ４２０ データバス ４３０，４３１，４３２ 能動終端器 ４４０ 第１メモリモジュール ４５０ 第２メモリモジュール ４６０，４７０ ＤＲＡＭ ４８０，４９０ ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 MM06 5J055 AX00 BX17 CX27 DX22 DX72 DX73 DX83 EX02 EY01 EY21 EZ07 EZ25 EZ48 FX18 FX37 GX01 GX02 GX04 5J056 AA11 AA40 BB00 CC00 DD13 DD29 EE06 EE15 FF01 FF07 FF08 GG09 KK01 5M024 AA91 BB17 BB33 BB34 DD20 DD83 DD85 HH09 HH10 JJ02 JJ38 LL01 PP01 PP02 PP03 PP07 PP10

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 メモリ回路に装着されたバッファ回路に
    おいて、 信号入力端と、 前記信号入力端に接続された入力端を有する同期入力バ
    ッファと、 前記信号入力端に接続された入力端を有する非同期入力
    バッファと、 前記メモリ回路の動作モードによって、前記同期入力バ
    ッファの出力信号または前記非同期入力バッファの出力
    信号を選択的に出力するスイッチング回路とを具備する
    ことを特徴とするバッファ回路。
  2. 【請求項２】 前記スイッチング回路の出力信号は、前
    記メモリ回路の終端抵抗をイネーブルまたはディセーブ
    ルさせることを特徴とする請求項１に記載のバッファ回
    路。
  3. 【請求項３】 前記スイッチング回路は、前記メモリ回
    路の外部から供給されるパワーモード信号に応答して前
    記同期入力バッファの出力信号または前記非同期入力バ
    ッファの出力信号を選択的に出力することを特徴とする
    請求項２に記載のバッファ回路。
  4. 【請求項４】 前記スイッチング回路は、前記メモリ回
    路のモードレジスタに保存された値に応じて前記同期入
    力バッファの出力信号または前記非同期入力バッファの
    出力信号を選択的に出力することを特徴とする請求項２
    に記載のバッファ回路。
  5. 【請求項５】 メモリ回路に装着された能動終端回路に
    おいて、 前記メモリ回路を終端するための終端抵抗と、 外部から供給される能動終端制御信号を受信し、前記能
    動終端制御信号に応じて前記終端抵抗のオン／オフを選
    択的にスイッチする制御回路とを具備し、 前記制御回路は、 前記能動終端制御信号を各々受信する同期入力バッファ
    及び非同期入力バッファと、 前記メモリ回路の動作モードによって前記同期入力バッ
    ファの出力信号または前記非同期入力バッファの出力信
    号を選択的に出力するスイッチング回路とを具備し、 前記スイッチング回路の出力信号は前記終端抵抗のオン
    ／オフ状態を制御することを特徴とする能動終端回路。
  6. 【請求項６】 前記スイッチング回路は、前記メモリ回
    路が活性化動作モードである時に前記同期入力バッファ
    の出力信号を選択し、前記メモリ回路がスタンバイ動作
    モードまたはパワーダウン動作モードである時に前記非
    同期入力バッファの出力信号を選択することを特徴とす
    る請求項５に記載の能動終端回路。
  7. 【請求項７】 前記メモリ回路は、ＳＩＭＭのＤＲＡＭ
    であることを特徴とする請求項５に記載の能動終端回
    路。
  8. 【請求項８】 前記メモリ回路は、ＤＩＭＭのＤＲＡＭ
    であることを特徴とする請求項５に記載の能動終端回
    路。
  9. 【請求項９】 メモリ回路に装着された能動終端回路に
    おいて、 前記メモリ回路を終端するための終端抵抗と、 前記メモリ回路の動作モードを指示するデータを保存す
    るモードレジスタと、 外部から供給される能動終端制御信号と前記モードレジ
    スタの出力信号とを受信する制御回路とを具備し、 前記制御回路は、 前記能動終端制御信号を各々受信する同期入力バッファ
    と非同期入力バッファと、 前記モードレジスタの出力信号によって前記同期入力バ
    ッファの出力信号または前記非同期入力バッファの出力
    信号を選択的に出力するスイッチング回路とを具備し、 前記スイッチング回路の出力信号は前記終端抵抗のオン
    ／オフ状態を制御することを特徴とする能動終端回路。
  10. 【請求項１０】 前記スイッチング回路は、前記モード
    レジスタの出力信号が前記メモリ回路が活性化動作モー
    ドであることを指示する時に前記同期入力バッファの出
    力信号を選択し、前記モードレジスタの出力信号が前記
    メモリ回路がスタンバイ動作モードまたはパワーダウン
    動作モードであることを指示する時に前記非同期入力バ
    ッファの出力信号を選択することを特徴とする請求項９
    に記載の能動終端回路。
  11. 【請求項１１】 前記メモリ回路は、ＳＩＭＭのＤＲＡ
    Ｍであることを特徴とする請求項９に記載の能動終端回
    路。
  12. 【請求項１２】 前記メモリ回路は、ＤＩＭＭのＤＲＡ
    Ｍであることを特徴とする請求項９に記載の能動終端回
    路。
  13. 【請求項１３】 メモリシステムにおいて、 バスラインと、 前記バスラインに接続される多数のメモリ回路と、 前記バスラインに接続され、多数の能動終端制御信号を
    前記多数のメモリ回路に供給するチップセットとを具備
    し、 前記多数のメモリ回路のそれぞれは終端抵抗と制御回路
    とを具備し、前記制御回路は前記メモリ回路に供給され
    る能動終端制御信号を受信し、前記能動終端制御信号に
    応じて前記終端抵抗のオン／オフを選択的にスイッチ
    し、 前記制御回路は前記能動終端制御信号を各々受信する同
    期入力バッファ及び非同期入力バッファと、 前記バッファ回路を含む前記メモリ回路の動作モードに
    よって前記同期入力バッファの出力信号または前記非同
    期入力バッファの出力信号を選択的に出力するスイッチ
    ング回路とを具備し、 前記スイッチング回路の出力信号は前記終端抵抗のオン
    ／オフ状態を制御することを特徴とするメモリシステ
    ム。
  14. 【請求項１４】 前記スイッチング回路は、前記メモリ
    回路が活性化動作モードである時に前記同期入力バッフ
    ァの出力信号を選択し、前記メモリ回路がスタンバイ動
    作モードまたはパワーダウン動作モードである時に前記
    非同期入力バッファの出力信号を選択することを特徴と
    する請求項１３に記載のメモリシステム。
  15. 【請求項１５】 前記メモリシステムは、前記多数のメ
    モリ回路のうち少なくとも１つのメモリ回路を各々装着
    した多数のメモリモジュールをさらに具備し、 前記多数の能動終端制御信号は前記多数のメモリモジュ
    ール各々に装着されたメモリ回路に供給され、各メモリ
    モジュールに装着されたメモリ回路は前記多数の能動終
    端制御信号から１つの同一信号を受信することを特徴と
    する請求項１３に記載のメモリシステム。
  16. 【請求項１６】 前記メモリシステムは、前記多数のメ
    モリ回路のうち少なくとも１つのメモリ回路を各々装着
    した多数のメモリモジュールをさらに具備し、 前記多数の能動終端制御信号は、前記多数のメモリモジ
    ュールのメモリ回路に供給され、各メモリモジュールの
    メモリ回路は多数の能動終端制御信号より相異なる信号
    を受信することを特徴とする請求項１４に記載のメモリ
    システム。
  17. 【請求項１７】 前記多数のメモリ回路は、ＤＩＭＭに
    装着されたＤＲＡＭ回路であることを特徴とする請求項
    １４に記載のメモリシステム。
  18. 【請求項１８】 メモリシステムにおいて、 バスラインと、 前記バスラインに接続される多数のメモリ回路と、 前記バスラインに接続され、多数の能動終端制御信号を
    前記メモリ回路に供給するチップセットとを具備し、 前記多数のメモリ回路のそれぞれは終端抵抗、制御回路
    及び前記メモリ回路の動作モードを指示するデータを保
    存するモードレジスタを具備し、 前記制御回路は前記能動終端制御信号を各々受信する同
    期入力バッファ及び非同期入力バッファと、 前記モードレジスタのデータによって前記同期入力バッ
    ファの出力信号または前記非同期入力バッファの出力信
    号を選択するスイッチング回路とを具備し、 前記スイッチング回路の出力信号は前記終端抵抗のオン
    ／オフ状態を制御することを特徴とするメモリシステ
    ム。
  19. 【請求項１９】 前記メモリシステムは、前記多数のメ
    モリ回路のうち少なくとも１つのメモリ回路を各々装着
    した多数のメモリモジュールをさらに具備し、 前記多数の能動終端制御信号は、前記多数のメモリモジ
    ュールのそれぞれに装着されたメモリ回路に供給され、
    各メモリモジュールに装着されたメモリ回路は前記多数
    の能動終端制御信号から１つの同一信号を受信すること
    を特徴とする請求項１８に記載のメモリシステム。
  20. 【請求項２０】 前記スイッチング回路は、対応するメ
    モリモジュールの少なくとも１つのメモリ回路が活性化
    動作モードである時に前記同期入力バッファの出力信号
    を選択し、対応するメモリモジュールのあらゆるメモリ
    回路がスタンバイ動作モードまたはパワーダウン動作モ
    ードである時に前記非同期入力バッファの出力信号を選
    択することを特徴とする請求項１８に記載のメモリシス
    テム。
  21. 【請求項２１】 前記多数のメモリ回路は、ＤＩＭＭに
    装着されたＤＲＡＭ回路であることを特徴とする請求項
    １８に記載のメモリシステム。
  22. 【請求項２２】 メモリ回路の動作を制御する方法にお
    いて、 入力信号を前記メモリ回路の同期入力バッファと非同期
    入力バッファとに供給する段階と、 前記メモリ回路の動作モードによって前記同期入力バッ
    ファの出力信号または前記非同期入力バッファの出力信
    号を選択的に出力する段階とを具備することを特徴とす
    るメモリ回路の動作制御方法。
  23. 【請求項２３】 前記メモリ回路の動作制御方法は、選
    ばれた前記同期入力バッファの出力信号または前記非同
    期入力バッファの出力信号によって前記メモリ回路の終
    端抵抗をイネーブル／ディセーブルさせる段階を具備す
    ることを特徴とする請求項２２に記載のメモリ回路の動
    作制御方法。
  24. 【請求項２４】 前記メモリ回路の動作制御方法は、前
    記メモリ回路の外部から供給されたパワーモード信号を
    受信する段階を具備し、 前記パワーモードの値は前記同期入力バッファの出力信
    号または非同期入力バッファの出力信号を選択的に出力
    するよう制御することを特徴とする請求項２３に記載の
    メモリ回路の動作制御方法。
  25. 【請求項２５】 前記メモリ回路の動作制御方法は、前
    記メモリ回路のモードレジスタに保存された値を受信す
    る段階を具備し、 前記モードレジスタの値は、前記同期入力バッファの出
    力信号または非同期入力バッファの出力信号を選択的に
    出力することを制御することを特徴とする請求項２３に
    記載のメモリ回路の動作制御方法。
  26. 【請求項２６】 メモリ回路の終端抵抗のオン／オフ状
    態を制御する方法において、 能動終端制御信号を前記メモリ回路の同期入力バッファ
    と非同期入力バッファとに供給する段階と、 前記メモリ回路が活性化動作モードである時に前記同期
    入力バッファの出力信号を選択し、前記メモリ回路がス
    タンバイ動作モードまたはパワーダウン動作モードであ
    る時に前記非同期入力バッファの出力信号を選択する段
    階と、 選ばれた前記同期入力バッファの出力信号または選ばれ
    た前記非同期入力バッファの出力信号によって前記終端
    抵抗のオン／オフ状態を設定する段階とを具備すること
    を特徴とするメモリ回路の終端抵抗オン／オフ状態の制
    御方法。
  27. 【請求項２７】 データバスに接続された多数のメモリ
    モジュールを有し、前記メモリモジュールのそれぞれは
    少なくとも１つのメモリ回路を装着するメモリシステム
    で、多数のメモリ回路のそれぞれの多数の終端抵抗を制
    御する方法において、 能動終端制御信号を各メモリモジュールに装着された各
    メモリ回路の同期入力バッファと非同期入力バッファと
    に供給する段階と、 各メモリ回路において、前記メモリ回路が活性動作モー
    ドである時に前記同期入力バッファの出力信号を選択
    し、前記メモリ回路がスタンバイ動作モードまたはパワ
    ーダウン動作モードである時に前記非同期入力バッファ
    の出力信号を選択する段階と、 各メモリ回路において、選ばれた前記同期入力バッファ
    の出力信号または選ばれた前記非同期入力バッファの出
    力信号によって前記終端抵抗のオン／オフ状態を設定す
    る段階とを具備することを特徴とするメモリシステムに
    おける終端抵抗制御方法。
  28. 【請求項２８】 データバスに接続された少なくとも第
    １メモリモジュールと第２メモリモジュールとを有し、
    前記メモリモジュールのそれぞれは少なくとも１つのメ
    モリ回路を装着するメモリシステムから多数のメモリ回
    路のそれぞれの多数の終端抵抗を制御する方法におい
    て、 前記第１メモリモジュールの読出し／書込み指示に応答
    して、能動終端制御信号を前記第２メモリモジュールの
    前記メモリ回路の各々に伝送する段階と、 前記能動終端制御信号を前記第２メモリモジュールの各
    メモリ回路の同期入力バッファと非同期入力バッファと
    に供給する段階と、 前記第２メモリモジュールの各メモリ回路において、前
    記第２メモリモジュールが活性動作モードである時に前
    記同期入力バッファの出力信号を選択し、前記第２メモ
    リモジュールがスタンバイ動作モードまたはパワーダウ
    ン動作モードである時に前記非同期入力バッファの出力
    信号を選択する段階と、 前記第２メモリモジュールの各メモリ回路において、選
    ばれた前記同期入力バッファの出力信号または選ばれた
    前記非同期入力バッファの出力信号によって前記終端抵
    抗のオン／オフ状態を設定する段階とを具備することを
    特徴とするメモリシステムにおける終端抵抗制御方法。
  29. 【請求項２９】 メモリ回路に装着され、前記メモリ回
    路を終端するための終端抵抗において、 ノードと、 対応する制御信号に応じて電源電圧と前記ノードとの間
    に各々接続される多数の第１終端抵抗と、 対応する制御信号に応じて接地電圧と前記ノードとの間
    に各々接続される多数の第２終端抵抗とを具備すること
    を特徴とする終端抵抗。
  30. 【請求項３０】 前記ノードと前記電源電圧間の抵抗
    は、前記対応する制御信号に応じて前記ノードと前記電
    源電圧との間に各々接続される第１終端抵抗により調節
    されることを特徴とする請求項２９に記載の終端抵抗。
  31. 【請求項３１】 前記ノードと前記接地電圧間の抵抗
    は、前記対応する制御信号に応じて前記ノードと前記電
    源電圧との間に各々接続される第１終端抵抗により調節
    されることを特徴とする請求項２９に記載の終端抵抗。
  32. 【請求項３２】 メモリ回路に装着され、前記メモリ回
    路を終端するための終端抵抗において、 ノードと、 電源電圧と前記ノードとの間に接続される第１アップ抵
    抗と、 第１制御信号に応答して前記電源電圧と前記ノードとの
    間に接続される第２アップ抵抗と、 第２制御信号に応答して前記電源電圧と前記ノードとの
    間に接続される第３アップ抵抗とを具備することを特徴
    とする終端抵抗。
  33. 【請求項３３】 前記終端抵抗は、 接地電圧と前記ノードとの間に接続される第１ダウン抵
    抗と、 第３制御信号に応答して前記接地電圧と前記ノードとの
    間に接続される第２ダウン抵抗と、 第４制御信号に応答して前記接地電圧と前記ノードとの
    間に接続される第３ダウン抵抗とを具備することを特徴
    とする請求項３２に記載の終端抵抗。
  34. 【請求項３４】 前記終端抵抗は、 アップ−テスト信号に応答して前記電源電圧を前記第１
    アップ抵抗に接続させる第１スイッチング回路と、 前記第１制御信号に応答して前記電源電圧を前記第２ア
    ップ抵抗に接続させる第２スイッチング回路と、 前記第２制御信号に応答して前記電源電圧を前記第３ア
    ップ抵抗に接続させる第３スイッチング回路とを具備す
    ることを特徴とする請求項３２に記載の終端抵抗。
  35. 【請求項３５】 前記終端抵抗は、 ダウンテスト信号に応答して前記第１ダウン抵抗を前記
    接地電圧に接続させる第４スイッチング回路と、 前記第３制御信号に応答して前記第２ダウン抵抗を前記
    接地電圧に接続させる第５スイッチング回路と、 前記第４制御信号に応答して前記第３ダウン抵抗を前記
    接地電圧に接続させる第６スイッチング回路とを具備す
    ることを特徴とする請求項３４に記載の終端抵抗。
  36. 【請求項３６】 前記第１乃至第６スイッチング回路
    は、ＭＯＳトランジスタであることを特徴とする請求項
    ３５に記載の終端抵抗。
  37. 【請求項３７】 メモリ回路に装着され、前記メモリ回
    路を終端するための終端抵抗の抵抗値を調節する方法に
    おいて、 対応する制御信号に応じて電源電圧とノードとの間に各
    々接続される多数の第１終端抵抗のうち１つの終端抵抗
    の抵抗値を測定する段階と、 測定された抵抗値を用いて、前記対応する制御信号に応
    じて前記ノードと前記電源電圧との間に接続される第１
    終端抵抗の数を調節する段階とを具備することを特徴と
    する終端抵抗の抵抗値調節方法。
  38. 【請求項３８】 前記終端抵抗の抵抗値調節方法は、 対応する制御信号に応じて接地電圧と前記ノードとの間
    に各々接続される多数の第２終端抵抗のうち１つの終端
    抵抗の抵抗値を測定する段階と、 測定された抵抗値を用いて、前記対応する制御信号に応
    じて前記ノードと前記接地電圧との間に接続される第２
    終端抵抗の数を調節する段階とを具備することを特徴と
    する請求項３７に記載の終端抵抗の抵抗値調節方法。
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