DE102006011967A1 - Halbleiterbauteil mit mehreren in ein gemeinsames Gehäuse gepackten Halbleiterchips und dafür eingerichtete Halbleiterchips - Google Patents

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Abstract

Die Erfindung betrifft ein Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) (Chip 1, Chip 2) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass von wenigstens zwei nahe beieinander liegenden und miteinander verbundenen Signalpads (P1, P2), die jeweils an unterschiedlichen Chips angeordnet sind und dasselbe Signal führen, nur ein Teil dieser Signalpads durch einen Abschlusswiderstand (RT) abgeschlossen ist.

Description

  • Die Erfindung betrifft ein Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind und dafür eingerichtete Halbleiterchips.
  • Auf dem Halbleitermarkt nehmen Halbleiterbauteile mit mehreren in ein Gehäuse gepackten Chips einen immer breiteren Raum ein. Dasselbe gilt für derartige Zwecke hergestellte Halbleiterchips. Unter derartigen Halbleiterchips werden immer häufiger Abschlusswiderstände bzw. -impedanzen auf dem Chip vorgesehen. Das gilt insbesondere für Halbleiterchips, die Signale mit sehr hoher Signalübertragungsfrequenz empfangen, wie dies z. B. bei DRAM-Halbleiterspeicherchips der DDR-2-Generation der Fall ist.
  • Anhand der beiliegenden 5A, 5B und 5C werden im Stand der Technik übliche und typische Arten von Impedanzanpassungen erläutert. Gemäß 5A ist mit einem auf dem Halbleiterchip liegenden Pad P ein Abschlusswiderstand RT verbunden, und zwar hier für den Abschluss eines von einem Empfänger RX empfangenen Signals, z. B. eines Adressensignals. Dasselbe Konzept gilt, obwohl es hier nicht dargestellt ist, für Pads, die Ausgangssignale vom Chip führen. Der Abschlusswiderstand RT bewirkt eine Impedanzanpassung bzw. Rauschanpassung. In einem 50 Ω Sigalübertragungssystem würde man für den Abschlusswiderstand RT den Wert 50 Ω wählen. An Ausgangslei tungen liegende Abschlusswiderstände sind üblicherweise inaktiv, solange der Signaltreiber aktiviert ist und werden erst aktiviert, wenn der Signaltreiber inaktiv ist.
  • Eine Realisationsmöglichkeit eines 50 Ω Abschlusswiderstandes ist in 5B gezeigt. Dabei ist der Abschlusswiderstand RT durch zwei MOS-Transistoren verwirklicht, die jeweils eine Impedanz von 100 Ω besitzen. Dies wird symmetrischer Abschluss genannt, und dabei sind die beiden MOS-Transistoren jeweils mit einer eigenen Versorgungsspannung beaufschlagt, die im Allgemeinen symmetrisch zum mittleren Signalpotenzial liegt. Die zwei 100 Ω Impedanzen der 5B ergeben zusammengenommen einen 50 Ω Abschlusswiderstand.
  • 5C zeigt einen unsymmetrischen mit einem einzigen MOS-Transistor mit einer 50 Ω Impedanz realisierten Abschlusswiderstand.
  • Selbstverständlich lassen sich derartige Abschlusswiderstände statt mit MOS-Transistoren, wie in den 5A bis 5C auch durch andere Techniken erzielen, z. B. mit Hilfe von Polysilizium-Leitungsabschnitten, Metall-Leitungsabschnitten und diffundierten Leitungsabschnitten, mit welchen sich auch ein Permanentwiderstand realisieren lässt.
  • Für den Fall, dass eine einzelne Signalleitung, die ein Signal zu Signalpads auf mehreren in ein gemeinsames Gehäuse gepackten Chips leitet, sollten Abschlusswiderstände so vorgesehen sein, dass inaktive Pads die Signalausbreitung nicht durch Reflexionen stören.
    •
  • Es ist Aufgabe der Erfindung ein gattungsgemäßes mehrere Halbleiterchips in einem gemeinsamen Gehäuse aufweisendes Halbleiterbauteil so zu ermöglichen, das störende auf kri tische Signalleitungen einwirkende parasitäre Kapazitäten verringert und damit eine höhere Signalübertragungsgeschwindigkeit ermöglicht werden, ohne dass Design-Änderungen des Halbleiterchips oder des Halbleiterbauteils mit mehreren Halbleiterchips notwendig sind.
  • Diese Aufgabe wird gemäß einem ersten wesentlichen Aspekt der Erfindung gelöst durch ein Halbleiterbauteil, bei dem mehrere Halbleiterchips in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass von wenigstens zwei nahe beieinander liegenden und miteinander verbundenen Signalpads die jeweils an unterschiedlichen Chips angeordnet sind und dasselbe Signal empfangen nur ein Teil dieser Signalpads durch einen Abschlusswiderstand abgeschlossen ist.
  • Wenn in einem erfindungsgemäßen Halbleiterbauteil mit z. B. zwei in Flip-Chip-Anordnung in einem gemeinsamen Gehäuse angeordneten Halbleiterchips ein erstes Pad auf dem ersten Halbleiterchip und ein mit dem ersten Pad verbundenes zweites Pad auf dem zweiten Halbleiterchip nahe beieinander liegen, werden, wenn das zweite Pad geeignet abgeschlossen ist, Signalreflexionen vom ersten Signalpad verschwindend klein. Das heißt, dass ein Abschlusswiderstand von 50 Ω für ein 50 Ω Sigalübertragungssystem geeignet ist.
  • Würden entgegen dem erfindungsgemäßen Prinzip Abschlusswiderstände jeweils für beide Pads vorgesehen, müssten diese an jedem Pad eine Impedanz von 100 Ω haben, um insgesamt einen 50 Ω Abschluss zu erzielen. Weiterhin würden in einem derartigen Halbleiterbauteil, bei dem mehrere Halbleiterchips in ein gemeinsames Gehäuse gepackt sind, wenn sowohl 100 Ω als auch ein 50 Ω Abschluss für die Chips vorgesehen wäre, die parasitären Kapazitäten des 50 Ω Abschlusses auch auf den 100 Ω Abschluss einwirken. Deshalb wären in einem derartigen Halbleiterbauteil die parasitären Kapazitäten doppelt so hoch wie in einem besonderen Entwurf für einen 100 Ω Abschlusswiderstand.
  • In einer vorteilhaften Ausführungsform der Erfindung ist bei derartigen miteinander verbundenen Signalpads für den Fall, dass über sie dasselbe Signal jeweils über eine längere und eine vergleichsweise kürzere Signalverbindung zu den wenigstens zwei Chips geführt ist, nur dasjenige mit der längeren Signalverbindung verbundene Signalpad durch einen Abschlusswiderstand abgeschlossen. Ein solcher Fall kann dort vorliegen, wo z. B. zwei übereinander liegende Chips mit nach oben weisenden Pads dasselbe Signal durch eine längere und kürzere Signalverbindungsleitung empfangen. Bei einer derartigen Bondverbindung kann eine durch den längeren Bonddraht zum oberen Chip eingestreute parasitäre Induktivität nicht ignoriert werden und deshalb muss das Pad dieses Chips durch einen passenden Abschlusswiderstand abgeschlossen werden. Dagegen muss das Pad des unteren Chips mit der jeweils kürzeren Signalverbindungsleitung nicht abgeschlossen werden.
  • Weiterhin wird die obige Aufgabe gemäß einem zweiten wesentlichen Aspekt der Erfindung gelöst durch ein Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass jeder Chip für jedes kritische Signal mehrere Signalpads jeweils mit einem unterschiedlichen Abschlusswiderstand aufweist und dass auf jedem Chip eine Auswahlschaltung vorgesehen ist, um jeweils eines dieser Signalpads und damit einen gewünschten Abschlusswiderstand von den mehreren unterschiedlichen Abschlusswiderständen auszuwählen.
  • Die zuletzt vorgeschlagene Lösung ist z. B. bei einem Halbleiterbauteil vorteilhaft, wo jedes von mehreren identischen Chips im gemeinsamen Gehäuse einen Mehrfachabschluss benötigt, ohne dass parasitäre Kapazitäten oder Induktivitäten eine Rolle spielen.
  • Die Auswahl in der Auswahlschaltung wird vorteilhafterweise durch eine entsprechende Führung und Verbindung von Bonddrähten hergestellt. Dies kostet zwar Chipfläche, ist jedoch bei Lösungen akzeptierbar, bei denen die Chips nicht zu viele Pads aufweisen.
  • Gemäß einem dritten wesentlichen Aspekt der Erfindung wird die obige Aufgabe gelöst durch ein Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass auf jedem Chip mehrere unterschiedliche mit einem jeweiligen Signalpad verbundene Abschlusswiderstände und für jeden Abschlusswiderstand eine Fuse vorgesehen sind, wobei wenigstens ein Teil der Abschlusswiderstände durch einen Trennvorgang der Fuse von dem Signalpad abtrennbar ist.
  • Das heißt, dass die betreffenden Signalpads jedes Chips mit den zu wählenden Abschlusswiderständen über jeweilige Schmelz-Fuses oder elektrisch oder durch Laserstrahl oder in anderer Weise abtrennbare Fuses verbunden sind, mit denen ein Teil oder alle Abschlusswiderstände vom Signalpad abtrennbar sind. Somit lassen sich hier durch das Abtrennen die parasitären Komponenten minimieren.
  • Des Weiteren sind die erfindungsgemäßen Lösungsprinzipien bei Halbleiterchips anwendbar, die zum Einsatz bei den oben genannten erfindungsgemäßen Halbleiterbauteilen konzipiert sind, und bei denen Signalpads, über die kritische Signale zum Chip geführt sind, durch Abschlusswiderstände abgeschlossen sind.
  • Die obigen und weitere vorteilhafte Merkmale eines erfindungsgemäßen Halbleiterbauteils sowie eines erfindungsgemäßen Halbleiterchips werden in der nachfolgenden Beschreibung, die sich auf die Zeichnung bezieht, noch deutlicher.
  • Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1A schematisch eine Flip-Chip-Anordnung zweier in ein (nicht gezeigtes) gemeinsames Gehäuse gepackter Chips;
  • 1B schematisch die Anordnung eines Abschlusswiderstandes nur in einem der beiden Chips gemäß 1A;
  • 2A schematisch die Anordnung von zwei übereinander gestapelten Chips mit zu deren Oberseite geführten Bonddrähten;
  • 2B schematisch die Anordnung eines Abschlusswiderstandes an einem Pad eines Chips, dessen Verbindungsleitung oder Bonddraht länger ist als die Verbindungsleitung oder der Bonddraht zu dem anderen Chip;
  • 3 schematisch die Anordnung von zwei Pads, die jeweils dasselbe Signal führen und einer Auswahlschaltung zur Auswahl von zwei unterschiedlichen Abschlusswiderständen eines Chips;
  • 4 eine alternative Auswahlschaltung zur Auswahl von Abschlusswiderständen unterschiedlicher Impedanz in einem Halbleiterchip;
  • 5A-5C (eingangs bereits beschrieben) verschiedenartig gestaltete Abschlüsse an einer Signalleitung eines Halbleiterchips.
  • Es soll hier bemerkt werden, dass die nachfolgende Beschreibung der Ausführungsbeispiele die Bezeichnungen Halbleiterchip und -die synonym verwendet.
  • 1A zeigt eine Anordnung von zwei in Flip-Chip-Anordnung übereinander gestapelten Chips, Chip 1 und Chip 2. In diesem speziellen Fall liegen, wie 1B zeigt, zwei Signalpads P1 und P2 nahe beieinander und sind miteinander verbunden, da sie den beiden Chips, Chip 1 und Chip 2, dasselbe Signal, z. B. ein Adressensignal, zuführen. Deshalb verursacht, wenn, wie 1B zeigt, das zweite Pad P2 mit einem Abschlusswiderstand RT richtig abgeschlossen ist, das erste Pad P1 nur minimale Reflexionen auf der dasselbe Signal zu einer ersten Empfängerschaltung RX1 auf dem ersten Chip, Chip 1, und einer zweiten Empfängerschaltung RX2 auf dem zweiten Chip, Chip 2, führenden Signalleitung. Der Abschlusswiderstand RT hat in einem 50 Ω Signalübertragungssystem den Wert 50 Ω.
  • Wenn, abweichend von der Erfindung, beide Pads, P1 und P2, durch einen Abschlusswiderstand abgeschlossen wären, müsste dieser jeweils den Wert 100 Ω haben, um einen effektiven Abschlusswiderstand von 50 Ω zu realisieren.
  • Ein Halbleiterchip, wenn es sowohl als einzelnes Chip in einem Gehäuse oder zusammen mit einem anderen Halbleiterchip in einem gemeinsamen Gehäuse verwendbar sein sollte, müsste nach dem zuletzt Gesagten sowohl eine 100 Ω als auch eine 50-Ω Abschlussimpedanz aufweisen, so dass dann der 50 Ω Abschluss parasitären Einfluss auf den 100 Ω Abschluss hätte. In einem Mehrchip-Halbleiterbauteil, in dem beispielsweise zwei Chips dasselbe Signal empfangen, wären somit die parasitären Einflüsse doppelt so hoch wie in einer Gestaltung des Chips lediglich mit einem 100 Ω Abschluss.
  • 2A zeigt eine ähnliche Situation wie 1A, wo beispielsweise zwei Halbleiterchips übereinander in einer so genannten „face-up-Anordnung" angeordnet sind, deren das gleiche Signal zuführende Pads mit unterschiedlich langen Bonddrähten L1 und L2 verbunden sind. Bei dieser Anordnung liegen die (nicht gezeigten) Signalpads auf der Oberseite der beiden Chips.
  • Die Erfinder haben erkannt, dass es vorteilhaft ist, um die parasitären Komponenten des längeren Bonddrahts L1 (der hauptsächlich eine induktive parasitäre Komponente hat) zu beseitigen, gemäß 2B das Signalpad P1 nur des ersten (oberen) Chips, Chip 1, durch einen Abschlusswiderstand RT abzuschließen, während der verhältnismäßig kürzere Bonddraht L2 nicht abgeschlossen ist, da dessen parasitäre Komponenten vernachlässigbar sind.
  • Somit wirkt bei den beiden anhand der 1A, 1B einerseits und 2A, 2B andererseits beschriebenen Ausführungsbeispielen der eine Abschlusswiderstand RT auch als Abschluss der ande ren Signalleitung, d. h. des anderen Pads P2, und damit sind die gesamten parasitären Komponenten reduziert, was eine höhere Übertragungsgeschwindigkeit des übertragenen Signals ermöglicht.
  • Das in 3 gezeigte dritte Ausführungsbeispiel der Erfindung ist insbesondere vorteilhaft für einen Fall, wo mehrere, z. B. zwei identische Chips (bzw. Dies), in ein gemeinsames Gehäuse gepackt sind, um eine Auswahl zwischen mehreren Abschlusswiderständen RT1, RT2 unterschiedlicher Impedanz, z. B. 100 Ω und 50 Ω, zu ermöglichen. Die Erfindung schlägt vor, jedes Signalpad mehrfach, im Beispiel der 3 mit zwei Pads P1 und P2, auszuführen. Der Chip enthält außerdem eine Auswahlschaltung SEL, die im Beispiel der 3 aus einem ersten Gate G1, einem zweiten Gate G2 und einem Invertierglied INV besteht und die es gestattet, einen gewünschten der beiden Abschlusswiderstände RT1, RT2 auszuwählen. Dazu kann am Eingang En der Auswahlschaltung SEL ein Bonddraht mit einem passenden Potenzial verbunden werden. Die Vervielfachung der Pads, hier z. B. die Verdoppelung, und die Auswahlschaltung benötigen zwar Chipfläche, sind jedoch überall dort vorteilhaft, wo eine Auswahl zwischen mehreren unterschiedlichen Abschlusswiderständen eines Halbleiterchips getroffen werden soll, welches insgesamt nur relativ wenige Pads aufweist.
  • 4 zeigt ein viertes Ausführungsbeispiel, bei dem ebenfalls eine Auswahl zwischen mehreren Abschlusswiderständen RT1 und RT2 unterschiedlicher Impedanz, z. B. 100 Ω und 50 Ω oder auch hochohmig, zu treffen ist. Dies geschieht gemäß 4 dadurch, dass die Abschlusswiderstände mit den unterschiedlichen Impedanzen auf dem Chip durch auf trennbare Fuses mit der Signalleitung vom Pad P1 verbunden sind. Die Fuses können metallische, elektrisch trennbare oder durch Laser strahlen trennbare Fuses sein und bewirken in ihrem aufgetrennten Zustand eine Abtrennung von einem oder mehreren der Abschlusswiderstände RT1, RT2 von der gemeinsamen Signalleitung.
  • Selbstverständlich gelten die anhand der vorangehend beschriebenen Ausführungsbeispiele verdeutlichten Prinzipien der Erfindung auch für Halbleiterbauteile in denen mehr als zwei Chips übereinander gestapelt sind, z. B. für Halbleiterbauteile mit vierfach gestapelten Speicherchips, die einige der Signalleitungen gemeinsam haben.
    •
    • Chip
    Halbleiterchip
    Chip 1, Chip 2
    in einem gemeinsamen Gehäuse
    angeordnete Halbleiterchips
    P1, P2
    erstes, zweites Signalpad
    RX1, RX2
    erster, zweiter Signalempfänger
    RT, RT1, RT2
    Abschlusswiderstände
    EN
    Enable
    INV
    Invertierglied
    SEL
    Auswahlschaltung
    G1, G2
    erstes, zweites Gate
    L1, L2
    erste, zweite Verbindungsleitung
    RX
    Empfängerschaltung
    P
    Signalpad

Claims (11)

  1. Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) (Chip 1, Chip 2) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass von wenigstens zwei nahe beieinander liegenden und miteinander verbundenen Signalpads (P1, P2), die jeweils an unterschiedlichen Chips angeordnet sind und dasselbe Signal führen, nur ein Teil dieser Signalpads durch einen Abschlusswiderstand (RT) abgeschlossen ist.
  2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass von solchen miteinander verbundenen Signalpads, die dasselbe Signal jeweils über längere und vergleichsweise kürzere Signalverbindungen empfangen nur diejenigen mit der längeren Signalverbindung durch einen Abschlusswiderstand (RT) abgeschlossen sind.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass von den mehreren Signalpads nur ein einzelnes Pad durch einen Abschlusswiderstand (RT) abgeschlossen ist.
  4. Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass jeder Chip für jedes kritische Signal mehrere Signalpads (P1, P2) jeweils mit einem unterschiedlichen Abschlusswider stand (RT1, RT2) aufweist und dass auf jedem Chip eine Auswahlschaltung (SEL) vorgesehen ist, um jeweils eines dieser Signalpads (P1, P2) und damit einen gewünschten Abschlusswiderstand von den mehreren unterschiedlichen Abschlusswiderständen (RT1, RT2) auszuwählen.
  5. Halbleiterbauteil nach Anspruch 4, dadurch gekennzeichnet, dass die Auswahl in der Auswahlschaltung durch eine entsprechende Führung und Verbindung von Bonddrähten hergestellt ist.
  6. Halbleiterbauteil, bei dem mehrere Halbleiterchips (bzw. -dies) in ein gemeinsames Gehäuse gepackt sind und bei dem Signalpads, von denen kritische Signale zum jeweiligen Chip führen, durch einen Abschlusswiderstand abgeschlossen sind, dadurch gekennzeichnet, dass auf jedem Chip mehrere unterschiedliche mit einem jeweiligen Signalpad (P1) verbundene Abschlusswiderstände (RT1, RT2) und für jeden Abschlusswiderstand (RT1, RT2) eine Fuse vorgesehen sind, wobei wenigstens ein Teil der Abschlusswiderstände (RT1, RT2) durch einen Trennvorgang der Fuse von dem Signalpad (P1) abtrennbar ist.
  7. Halbleiterchip, bei dem Signalpads, die kritische Signale zum Chip führen, durch Abschlusswiderstände abgeschlossen sind, dadurch gekennzeichnet, dass der Halbleiterchip für jedes kritische Signal mehrere Signalpads (P1, P2) jeweils mit einem unterschiedlichen Abschlusswiderstand (RT1, RT2) aufweist und dass auf jedem Chip eine Auswahlschaltung (SEL) vorgesehen ist, um jeweils eines dieser Signalpads (P1, P2) und damit einen gewünschten Abschlusswiderstand (RT1, RT2) auszuwählen.
  8. Halbleiterchip nach Anspruch 7, dadurch gekennzeichnet, dass die Auswahl mit der Auswahlschaltung durch eine entsprechende Führung und Verbindung von Bonddrähten hergestellt ist.
  9. Halbleiterchip, bei dem kritische Signale zum Chip führende Signalpads durch Abschlusswiderstände abgeschlossen sind, dadurch gekennzeichnet, dass mit jedem Signalpad mehrere unterschiedliche Abschlusswiderstände verbunden sind und für jeden Abschlusswiderstand eine Fuse vorgesehen ist, wobei wenigstens ein Teil der Abschlusswiderstände durch einen Trennvorgang der Fuse von dem Signalpad abtrennbar ist.
  10. Halbleiterchip nach Anspruch 9, dadurch gekennzeichnet, dass die Fuses Laser-Fuses sind.
  11. Halbleiterchip nach Anspruch 9, dadurch gekennzeichnet, dass die Fuses elektrische Fuses sind.
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0780851A1 (de) * 1995-12-20 1997-06-25 International Business Machines Corporation Elektrisch verstellbare Widerstandstruktur
US5691673A (en) * 1995-06-15 1997-11-25 Nec Corporation Semiconductor integrated circuit apparatus having input/output portions impedance-matched for transmission lines
KR20000050770A (ko) * 1999-01-14 2000-08-05 윤종용 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치
EP1306849A2 (de) * 2001-10-19 2003-05-02 Samsung Electronics Co., Ltd. Vorrichtung und Vefahren zum kontrollieren von aktiven Wiederstandsabschlüsse in einem Speichersystem
DE10320518A1 (de) * 2002-05-24 2003-12-18 Samsung Electronics Co Ltd Schaltung und Verfahren zur Impedanzsteuerung eines Kontaktstellenabschlusses
DE10338675A1 (de) * 2002-08-23 2004-03-11 Infineon Technologies Ag Reserve-Eingangs-/Ausgangs-Puffer
DE69909642T2 (de) * 1998-11-10 2004-06-09 Gennum Corp., Burlington Durchgehende busabschlussschaltung
US20050105318A1 (en) * 2002-10-31 2005-05-19 Seiji Funaba Memory module, memory chip, and memory system
US20050127938A1 (en) * 2003-12-10 2005-06-16 Arnold Barry J. Bus agent having multiple reference levels
US20050289304A1 (en) * 2004-06-23 2005-12-29 Via Technologies Inc. Control chip and method thereof and computer system utilizing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040032319A1 (en) * 2002-08-17 2004-02-19 Kye-Hyun Kyung Devices and methods for controlling active termination resistors in a memory system

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691673A (en) * 1995-06-15 1997-11-25 Nec Corporation Semiconductor integrated circuit apparatus having input/output portions impedance-matched for transmission lines
EP0780851A1 (de) * 1995-12-20 1997-06-25 International Business Machines Corporation Elektrisch verstellbare Widerstandstruktur
DE69909642T2 (de) * 1998-11-10 2004-06-09 Gennum Corp., Burlington Durchgehende busabschlussschaltung
KR20000050770A (ko) * 1999-01-14 2000-08-05 윤종용 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치
EP1306849A2 (de) * 2001-10-19 2003-05-02 Samsung Electronics Co., Ltd. Vorrichtung und Vefahren zum kontrollieren von aktiven Wiederstandsabschlüsse in einem Speichersystem
DE10320518A1 (de) * 2002-05-24 2003-12-18 Samsung Electronics Co Ltd Schaltung und Verfahren zur Impedanzsteuerung eines Kontaktstellenabschlusses
DE10338675A1 (de) * 2002-08-23 2004-03-11 Infineon Technologies Ag Reserve-Eingangs-/Ausgangs-Puffer
US20050105318A1 (en) * 2002-10-31 2005-05-19 Seiji Funaba Memory module, memory chip, and memory system
US20050127938A1 (en) * 2003-12-10 2005-06-16 Arnold Barry J. Bus agent having multiple reference levels
US20050289304A1 (en) * 2004-06-23 2005-12-29 Via Technologies Inc. Control chip and method thereof and computer system utilizing the same

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