DE10126310B4 - Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung - Google Patents

Leiterplattenvorrichtung, deren Verwendung und Halbleiterspeichervorrichtung Download PDF

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Abstract

Leiterplattenvorrichtung (14) für ein Halbleiterspeicherelement (10) zum Verbinden eines Speicherchips (12) mit einer externen Schaltung, umfassend:
eine Vielzahl von Leiterplattenpads (19) zum Verbinden der Leiterplattenvorrichtung (14) mit dem Speicherchip (12), wobei die Leiterplattenpads (19) in zumindest einer spaltenartigen Anordnung angeordnet sind,
eine Vielzahl von Datenanschlüssen (20, 22) zur Datenein- bzw. -ausgabe, wobei die Datenanschlüsse (20, 22) in zumindest zwei spaltenartigen Anordnungen (II, III), welche parallel zur Anordnung der Leiterplattenpads (19) verlaufen, angeordnet sind, und
Datenverbindungen (24) zum Verbinden der Datenanschlüsse (20, 22) und der Leiterplattenpads (19),
dadurch gekennzeichnet,
dass zumindest zwei spaltenartige Anordnungen (II, III) mit Datenanschlüssen (20, 22) auf derselben Seite der Leiterplattenpads (19) angeordnet sind und dass die Datenverbindungen (24) der zumindest zwei Datenanschlüsse (20, 22), welche in den zumindest zwei spaltenartigen Anordnungen (II, III) in unterschiedlichen Spalten angeordnet sind, zu den jeweiligen Leiterplattenpads (19) derart ausgestaltet sind, dass ihre Induktivität und/oder...

Description

  • Die vorliegende Beschreibung betrifft eine Leiterplattenvorrichtung für eine Halbleiterspeichervorrichtung, deren Verwendung und eine Halbleiterspeichervorrichtung.
  • Es ist bekannt, Halbleiterspeichervorrichtungen vorzusehen, die einen Speicherchip und eine Leiterplattenvorrichtung zum Verbinden des Speicherchips mit einer externen Schaltung umfassen. Der Speicherchip weist eine mit Hilfe eines Lithographieverfahrens ausgebildete integrierte Schaltung auf. Um den Speicherchip ansteuern zu können, sind an dem Speicherchip Speicherchippads bzw. Bondpads vorgesehen. Die Leiterplattenvorrichtung ist vorgesehen, um den Speicherchip mit einer externen Schaltung verbinden zu können. Die Leiterplattenvorrichtung umfaßt Leiterplattenpads bzw. lead finger zum Verbinden der Leiterplattenvorrichtung mit dem Speicherchip mittels eines Bonddrahts, welcher in der Regel als ein feiner Golddraht ausgebildet ist. An den zwei Längsseiten der Leiterplattenvorrichtung ist eine Vielzahl von Kontakten vorgesehen, um die Leiterplattenvorrichtung mit der externen Schaltung zu kontaktieren und zu verbinden. Da der Speicherchip eine viel kleinere Größe als die Leiterplattenvorrichtung und damit die gesamte Halbleiterspeichervorrichtung aufweist, ist das Verhältnis von Speicherchipgröße zu Halbleiterspeichervorrichtungsgröße relativ niedrig. Für viele Anwendungen ist die Größe der Halbleiterspeichervorrichtung von großer Bedeutung, insbesondere ist es wünschenswert das Verhältnis von Speicherchipgröße zu Halbleiterspeichervorrichtungsgröße zu maximieren.
  • Wird ferner ein solcher Speicher mit hohen Taktraten (z.B. 300 MHz) betrieben, können auf Grund der hohen Taktrate Probleme bei der Datenübertragung auftreten.
  • Die EP 0 520 841 A1 beschreibt eine Halbleitervorrichtung, welche einen sog. Interposer bzw. eine Leiterplattenvorrichtung umfasst, auf welcher eine Vielzahl von leitenden Pfaden vorgesehen ist.
  • Die DE 692 26 742 T2 beschreibt eine Halbleitervorrichtung, bei der Impedanzen, die für Signalwege parasitär sind, welche sowohl zum Empfangen als auch zum Senden von Datensignalen zu äußeren Leitungen von Verbindungsfeldern führen, minimiert werden.
  • US 6,091,140 A beschriebt eine Leiterplattenvorrichtung mit einer Menge von ersten Kontakt-Pads und einer Menge von zweiten Kontakt-Pads. Die Mengen sind jeweils in zwei Spalten angeordnet, wobei alle Spalten parallel zueinander verlaufen und die Spalten der ersten Kontakt-Pads zwischen denen der zweiten Kontakt-Pads angeordnet sind.
  • JP2000-150767 A und US 6,534,846 B1 beschrieben einen Lead-Frame für Halbelitervorrichtungen. Es ist erwähnt, dass Signalleitungen von den äußeren Anschlüssen des Lead-Frames zu den inneren Anschlüssen des Lead-Frames mit äquivalenter Impedanz Verwendung finden können, und dass Signalleitungen mit äquivalenter Länge Verwendung finden können, um Variationen in den Verzögerungszeiten der Signalleitungen zu verringern. Außerdem ist Chip-Size-Packaging als unpraktikabel beschrieben.
  • US 6,211,576 B1 beschriebt eine Halbleitervorrichtung, die Stromversorgungspads, Erdungspads und Signalpads, zugehörige Anschlusspunkte zum Anschließen der Halbleitervorrichtung an eine externe Schaltung und Leitungsabschnitte, welche die Pads mit den zugehörigen Anschlusspunkten verbindenden, umfasst. Die Leitungsabschnitte zu den Erdungspads und den Stromversorgungspads sind den Signalleitungsabschnitten benachbart angeordnet. Die beschriebenen Strukturen sind jedoch nicht auf einer Leiterplatte angeordnet sondern in die Halbleitervorrichtung integriert.
  • JP 2000-21922 A beschreibt eine Halbleitervorrichtung, in der die Länge von Bonddrähten derart gewählt ist, dass die Induktivität einen vorgegeben Wert annimmt.
    •
  • Es ist somit eine Aufgabe der vorliegenden Erfindung, eine Leiterplattenvorrichtung, deren Verwendung und eine Halbleiterspeichervorrichtung vorzusehen, die besseres Verhältnis von Speicherchipgröße zu Halbleiterspeichervorrichtungsgröße aufweisen und die einen sicheren Betrieb eines Speicherchips insbesondere bei hohen Taktraten ermöglichen.
  • Diese Aufgabe wird gelöst durch eine Leiterplattenvorrichtung mit den in Anspruch angegebenen 1 Merkmalen, eine Halbleiterspeichervorrichtung mit den in Anspruch 14 angegebenen Merkmalen und die Verwendung der erfindungsgemäßen Leiterplattenvorrichtung gemäß Anspruch 19. Bevorzugte Ausführungsformen sind in den abhängigen Unteransprüchen definiert.
  • Gemäß der Erfindung wird eine Leiterplattenvorrichtung (sog. Interposer) für eine Halbleiterspeichervorrichtung zum Verbinden eines Speicherchips mit einer externen Schaltung vorgesehen, wobei die Leiterplattenvorrichtung umfaßt:
    eine Vielzahl von Leiterplattenpads (sog. lead fingers) zum Verbinden der Leiterplattenvorrichtung mit dem Speicherchip, wobei die Leiterplattenpads in zumindest einer spaltenartigen Anordnung angeordnet sind,
    eine Vielzahl von Datenanschlüssen (sog. DQ- und DQS-Pins) zur Datenein- bzw. -ausgabe, wobei die Datenanschlüsse in zumindest zwei spaltenartigen Anordnungen, welche bevorzugt im wesentlichen parallel zu der Anordnung der Leiterplattenpads verlaufen, angeordnet sind,
    Datenverbindungen zum Verbinden der Datenanschlüsse und der Leiterplattenpads, wobei zumindest zwei spaltenartige Anordnungen mit Daten anschlüssen auf derselben Seite der Leiterplattenpads angeordnet sind und wobei die Datenverbindungen der zumindest zwei Datenanschlüsse, welche in den zumindest zwei spaltenartigen Anordnungen in unterschiedlichen Spalten angeordnet sind, zu den jeweiligen Leiterplattenpads derart ausgestaltet sind,
    daß ihre Induktivität und/oder Kapazität und/oder der zeitliche Versatz (sog. time skew bzw. DQ/DQ-Skew bzw. DQS/DQS-Skew) der jeweiligen Datensignale gleich sind.
  • Indem die Datenverbindungen zu den zumindest zwei Datenanschlüssen dieselbe Induktivität und/oder Kapazität bzw. denselben zeitlichen Versatz aufweisen, kann gewährleistet werden, daß die angelegten Datensignale im wesentlichen gleichzeitig an den jeweiligen Dateneingängen des Speicherchips anliegen.
  • Somit kann insbesondere bei hohen Taktraten eine sichere Datenübertragung gewährleistet werden.
  • Bevorzugt sind die Datenverbindungen zu allen Datenanschlüssen derart ausgestaltet, daß ihre Induktivität und/oder Kapazität und oder der zeitliche Versatz der jeweiligen Datensignale gleich sind.
  • Indem ferner vorgesehen wird, daß alle Datenverbindungen die gleichen elektrischen Eigenschaften aufweisen bzw. den gleichen zeitlichen Versatz, kann ein noch vorteilhafterer Betrieb des Speicherchips erreicht werden.
  • In einer bevorzugten Ausführungsform sind die Datenverbindungen derart ausgestaltet, daß ihre physikalischen Längen im wesentlichen gleich sind. Ferner bevorzugt sind die Datenverbindungen derart ausgestaltet, daß ihre Querschnitte im wesentlichen gleich sind.
  • Durch das Vorsehen von Datenverbindungen mit gleicher Länge und gleichem Querschnitt kann eine im wesentlichen gleiche Kapazität und Induktivität der Datenverbindungen erreicht werden, was dazu führt, daß die Datensignale jeweils alle gleichzeitig an dem Speicherchip anliegen.
  • Bevorzugt sind die Leiterplattenpads in einem mittleren Bereich, am meisten bevorzugt in der Längsrichtung, der Leiterplattenvorrichtung angeordnet.
  • In einer bevorzugten Ausführungsform umfaßt die erfindungsgemäße Leiterplattenvorrichtung ferner Adressierungsanschlüsse (sog. Adress-Pins) zur Eingabe von Adressinformationen und Adressierungsverbindungen zum Verbinden der Adressierungsanschlüsse und der Leiterplattenpads,
    Kommandoanschlüsse (sog. Command-Pins) zur Eingabe von Kommandos und Kommandoverbindungen zum Verbinden der Kommandoanschlüsse und/oder Leiterplattenpads, und/oder
    Versorgungsanschlüsse (sog. VDD-, VSS-, VDDQ- und VSSQ-Pins) zum Anschluß von Versorgungsspannungen und Versorgungsverbindungen zum Verbinden der Versorgungsanschlüsse und der Leiterplattenpads,
    wobei jedem Datenanschluß bzw. jedem Adressierungsanschluß bzw. jedem Kommandoanschluß jeweils ein Leiterplattenpad zugeordnet ist und jedem Versorgungsanschluß zumindest ein Leiterplattenpad zugeordnet ist.
  • Weiter bevorzugt sind die Datenanschlüsse, die Adressierungsanschlüsse, die Kommandoanschlüsse bzw. die Versorgungsanschlüsse in einem Rastermuster angeordnet.
  • In einer bevorzugten Ausführungsform sind mehrere Datenanschlüsse in zumindest einer Gruppe in dem Rastermuster gruppiert angeordnet.
  • Bevorzugt umfassen die Datenanschlüsse Empfänger-Strobe-Anschlüsse (sog. DQS-Pins), welche in der Spaltenrichtung in der Gruppe der Datenanschlüsse mittig angeordnet sind.
  • Es hat sich als vorteilhaft erwiesen, die Datenanschlüsse zu gruppieren und die Empfänger-Strobe-Anschlüsse mittig in den Gruppen einzuordnen. Über die Empfänger-Strobe-Anschlüsse werden keine Daten sondern Clocksignale übertragen. Jedoch werden aufgrund der Ähnlichkeit der Signalform der Clocksignale mit der Signalform der Datensignale die Empfänger-Strobe-Anschlüsse als Datenanschlüsse behandelt. Durch diese Anordnung wird die Signalübertragung der einzelnen DQ-Anschlüsse verbessert. Ferner kann der Zeit-Skew, d.h. der zeitliche Versatz der Signale verringert werden.
  • Bevorzugt umfassen die Versorgungsanschlüsse Datenversorgungsanschlüsse (sog. VDDQ- und VSSQ-Pins), welche in dem Rastermuster zwischen den Datenanschlüssen und den Leiterplattenpads angeordnet sind. Ferner sind jedem Datenversorgungsanschluß zumindest zwei Leiterplattenpads zugeordnet.
  • Bevorzugt liegen sich die Leiterplattenpads und die Datenversorgungsanschlüsse direkt gegenüber.
  • Die Datenverarbeitung in dem Speicherchip benötigt einen hohen Strom. Dieser kann durch die vorteilhafte Anordnung der Datenversorgungsanschlüsse insbesondere durch die Anordnung über zumindest zwei Leiterplattenpads bereitgestellt wer den.
  • Bevorzugt umfassen die Versorgungsanschlüsse Erdungsanschlüsse (sog. VSS-Pins), welche in dem Rastermuster in einem äußeren Bereich, bevorzugt in der äußersten spaltenartigen Anordnung, angeordnet sind.
  • Weiter bevorzugt sind die Erdungsanschlüsse in der Nähe der Datenanschlüsse angeordnet. Die Verbindungen der Erdungsanschlüsse verlaufen bevorzugt jeweils zwischen zwei „Reihen" der spaltenartig angeordneten Datenanschlüsse, wodurch eine vorteilhafte Abschirmung der Datenanschlüsse erreicht werden kann.
  • In einer bevorzugten Ausführungsform sind an der Leiterplattenvorrichtung an den Datenanschlüssen, den Adressierungsanschlüssen, den Kommandoanschlüssen bzw. den Versorgungsanschlüssen entsprechenden Positionen ferner Befestigungseinrichtungen, bevorzugt Zinnkügelchen (sog. BGA-Balls), vorgesehen zum Verbinden der Leiterplattenvorrichtung mit der Schaltung. Insbesondere ist es bevorzugt, daß die Leiterplattenvorrichtung als ein Ball-Grid-Array (BGA) ausgebildet ist.
  • Über die Datenversorgungsverbindungen fließt ein sehr hoher Strom. Aus diesem Grund hat es sich als vorteilhaft erwiesen, die Datenversorgungsanschlüsse in der Nähe der Leiterplattenpads anzuordnen und jeden Datenvesorgungsanschluß mit zumindest zwei Leiterplattenpads über kurze und relative breite Datenversorgungsverbindungen zu verbinden.
  • Gemäß der Erfindung wird ferner eine Halbleiterspeichervorrichtung vorgesehen, umfassend:
    eine erfindungsgemäße Leiterplattenvorrichtung,
    einen Speicherchip mit einer Vielzahl von Speicherchippads (sog. Bondpads) zum Verbinden des Speicherchips mit der Leiterplattenvorrichtung,
    wobei die Leiterplattenpads und die Speicherchippads mittels einer Verbindungseinrichtung (sog. Bonddraht), welche bevorzugt als ein Golddraht ausgebildet ist, verbindbar sind.
  • In einer bevorzugten Ausführungsform sind die Speicherchippads in zumindest einer Spalte, bevorzugt mittig in der Längsrichtung der Leiterplattenvorrichtung angeordnet. Bevorzugt liegen sich die miteinander zu verbindenden Speicherchippads und Leiterplattenpads gegenüber.
  • Durch die vorteilhafte Anordnung der Speicherchippads und Leiterplattenpads können die Verbindungen zwischen den Speicherchippads und Leiterplattenpads kurz gehalten werden. Somit können negative Einflüsse der Verbindungen zwischen den Speicherchippads und Leiterplattenpads verringert werden.
  • In einer bevorzugten Ausführungsform weisen die Leiterplattenvorrichtung und der Speicherchip im wesentlichen die gleiche Größe auf (sog. Chip-Size-Package). Somit kann das Verhältnis zwischen der Größe des Speicherchips und der Größe der Halbleiterspeichervorrichtung maximiert werden.
  • In einer bevorzugten Ausführungsform ist die Halbleiterspeichervorrichtung als ein DRAM ausgebildet.
  • Ferner wird gemäß der Erfindung die Verwendung der erfindungsgemäßen Leiterplattenvorrichtung in einem Chip-Size-Package bereitgestellt.
  • Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der beispielhaften Beschreibung einer bevorzugten Ausführungsform mit Bezug auf die Zeichnungen ersichtlich, in denen zeigt,
  • 1 einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
  • 2 eine Schnittansicht einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung entlang Linie A-A von 1;
  • 3. eine vergrößerte Ansicht des Bereichs B von 2.
    •
  • 1 zeigt eine Schnittansicht einer Halbleiterspeichervorrichtung 10 gemäß der vorliegenden Erfindung.
  • Die Halbleiterspeichervorrichtung 10 umfaßt einen Speicherchip 12, eine Leiterplattenvorrichtung bzw. Interposer 14, eine Vielzahl von Verbindungseinrichtungen bzw. Bonddrähten 16, welche als feine Golddrähte ausgebildet sind, zum elektrischen Verbinden des Speicherchips 12 mit der Leiterplattenvorrichtung 14 und eine Vielzahl von Kontaktiereinrichtungen bzw. BGA-Balls 18, welche zum Kontaktieren und Befestigen der Halbleiterspeichervorrichtung mit einer externen Schaltung (nicht gezeigt) vorgesehen sind. Um den Speicherchip 12 mit der Leiterplattenvorrichtung 14 zu verbinden, sind an dem Speicherchip 12 Speicherchippads bzw. Bondpads 50 vorgesehen und an der Leiterplattenvorrichtung 14 Leiterplattenpads bzw. lead fingers 19 vorgesehen, welche mittels der Verbindungseinrichtungen 16 miteinander verbindbar sind.
  • 2 zeigt eine Schnittansicht entlang der Linie A-A der in 1 gezeigten Halbleitervorrichtung. 3 zeigt ferner eine vergrößerte Ansicht des Bereichs B von 2.
  • Eine bevorzugte Ausführungsform der erfindungsgemäßen Halbleiterspeichervorrichtung 10 umfaßt eine spiegelsymmetrische Anordnung von vier durch den Bereich B gekennzeichneten Anordnungen. Aus diesem Grund ist die nachfolgende Beschreibung auf den in 3 gezeigten Bereich gerichtet. In 2 sind die nachfolgend beschriebenen Anschlüsse nur schematisch dargestellt, wobei gleiche Schraffuren gleiche Arten von Anschlüssen andeuten sollen.
  • Wie in 3 zu sehen, ist die Leiterplattenvorrichtung 14 mit einer Vielzahl von Anschlüssen, welche matrixartig bzw. in Rasterform angeordnet sind, versehen. In der vorliegend bevorzugten Ausführungsform umfaßt der Bereich B vier im wesentlichen zueinander parallele spaltenartige Anordnungen bzw. Spalten von jeweils mehreren Anschlüssen, welche von Innen nach Außen mit den Bezugszeichen I bis IV gekennzeichnet sind. Die Leiterplattenpads 19 sind ebenfalls in einer spaltenartigen Anordnung in der Längsrichtung der Leiterplattenvorrichtung 14 angeordnet. Wie in 3 ferner zu sehen ist, sind die Spalten I-IV der matrixartigen Anordnung der Anschlüsse im wesentlichen parallel zu der Anordnung der Leiterplattenpads 19 angeordnet.
  • Die erfindungsgemäße Leiterplattenvorrichtung 14 umfaßt DQ-Anschlüsse 20 zur Ein- bzw. Ausgabe von Daten an bzw. von dem Speicherchip 12. Die DQ-Anschlüsse 20 sind bevorzugt in zwei nebeneinanderliegenden spaltenartigen Anordnungen bzw. Spalten in zumindest einer Gruppe G1 gruppiert angeordnet. In der in 3 gezeigten Leiterplattenvorrichtung 14 sind die DQ-Anschlüsse 20 in den Spalten II und III in einer Gruppe G1 angeordnet. Ferner umfaßt die Leiterplattenvorrichtung 14 Empfänger-Strobe-Anschlüsse DQS und DQS\ 22 zur Ansteuerung der DQ-Anschlüsse mit einem Clock-Signal. Die Empfänger-Strobe-Anschlüsse DQS und DQS\ 22 sind bevorzugt mittig in der Längsrichtung in der Gruppe G1 vorgesehen. Da die über die DQS-Anschlüsse 22 übertragenen Signale eine ähnliche Signalform aufweisen wie die über die DQ-Anschlüsse 20 übertragenen Signale, werden die DQ-Anschlüsse 20 und die DQS-Anschlüsse 22 im folgenden gleich behandelt und deshalb Datenanschlüsse 20, 22 genannt.
  • Die Datenanschlüsse 20, 22 sind über DQ-Leitungen bzw. Datenverbindungen 24 mit entsprechenden Leiterplattenpads bzw. lead fingers 19 verbunden. Gemäß der Erfindung sind die elektrischen Eigenschaften, bevorzugt die Induktivität und die Kapazität, der Datenverbindungen 24 von zwei Datenanschlüssen, welche in zwei unterschiedlichen spaltenartigen Anordnungen angeordnet sind, gleich. D.h. die elektrischen Eigenschaften von zwei Datenanschlüssen 20, 22, welche in unterschiedlichen Abständen zu den jeweiligen Leiterplattenpads 19 angeordnet sind, sind im wesentlichen gleich. In einer bevorzugten Ausführungsform sind die elektrischen Eigenschaften aller Datenverbindungen 24 gleich. In der vorliegend bevorzugten Ausführungsform sind die Datenverbindungen 24 so ausgebildet, daß sie gleich lang sind und den selben Querschnitt aufweisen. Es wäre jedoch beispielsweise ebenfalls denkbar, die Datenverbindungen 24 mit einer unterschiedlichen Dicke bzw. einem unterschiedlichen Querschnitt auszubilden und die Längen so anzupassen, daß das vorhandene Volumen an Verbindungsmaterial jeweils gleich ist.
  • Die vorstehend beschriebene bevorzugte Anordnung wird gemäß der Erfindung dadurch erreicht, daß Datenverbindungen 24 zu Datenanschlüssen 20, 22, welche weiter entfernt zu den Leiterplattenpads 19 angeordnet sind, im vorliegenden Fall also Datenanschlüsse 20, 22 der Spalte III, mit einer fast minimalen Länge, welche im Rahmen der Design-technischen Möglichkeiten liegt, vorgesehen werden. Wohingegen Datenverbindungen 24 zu Datenanschlüssen 20, 22, welche näher zu den Leiterplattenpads 19 angeordnet sind, im vorliegenden Fall also Datenanschlüsse 20, 22 der Spalte II, länger vorgesehen werden als tatsächlich nötig. Hierbei wird z.B. eine zusätzliche „Kurve" 60 vorgesehen, um so die Datenverbindung zu verlängern.
  • Durch diese vorteilhafte Anordnung der Datenverbindungen 24 können die Impedanzen und Kapazitäten aller Datenverbindungen 24 gleich groß gemacht werden bzw. vorteilhaft gematcht werden, so daß ein hochfrequenter Betrieb der Halbleiterspeichervorrichtung 10 ermöglicht wird. Ferner wird durch das Vorsehen eines gemeinsamen Clocksignals über die DQS-Anschlüsse 22 der Zeit-Skew bzw. der zeitliche Versatz zwischen den einzelnen DQ-Anschlüssen 20 minimiert.
  • Des weiteren sind auf der Leiterplattenvorrichtung 14 Spannungsversorgungsanschlüsse VDDQ 26 vorgesehen, um die Datenanschlüsse mit einer entsprechenden Spannung zu versorgen. Hierzu entsprechende Erdungsanschlüsse VSSQ 28 sind ebenfalls an der Leiterplattenvorrichtung 14 vorgesehen. VDDQ 26 und VSSQ 28 werden auch als Datenversorgungsanschlüsse 26, 28 bezeichnet.
  • Die Datenversorgungsanschlüsse 26, 28 sind über Datenversorgungsverbindungen 30 mit entsprechenden Leiterplattenpads 19 verbunden. Hierbei sind jedem Datenversorgungsanschluß 26, 27 mindestens zwei Leiterplattenpads 19 zugeordnet. In der vorliegend bevorzugten Ausführungsform sind die Datenversorgungsanschlüsse 26, 28 zwischen den Datenanschlüssen 20, 22 und den Leiterplattenpads 19, also in der Spalte I in 3, angeordnet. Für die Versorgung der Datenanschlüsse 20, 22 wird ein hoher Strom benötigt. Aus diesem Grund sind die Datenversorgungsanschlüsse 26, 28 über sogenannte Mehrfachbonds, d.h. relativ breite Verbindungen zu mehreren Leiterplattenpads 19, mit den entsprechenden Leiterplattenpads 19 verbunden. Durch die vorteilhafte Anordnung der Datenversorgungsanschlüsse 26, 28 zwischen den Datenanschlüssen 20, 22 und den Leiterplattenpads 19 können die Datenversorgungsverbindungen 30 sehr kurz ausgebildet werden und somit kann die Versorgungsinduktivität der Datenversorgungsverbindungen 30 gering gehalten werden.
  • Die Leiterplattenvorrichtung 14 weist ferner Versorgungsanschlüsse VSS 32 und VDD 34 auf. Ein Teil der Versorgungsanschlüsse 32, 34 sind als Erdungsanschlüsse 32 ausgebildet, wobei einige der Erdungsanschlüsse 32 in dem äußeren Bereich, im vorliegenden Fall in der Spalte IV, der Leiterplattenvorrichtung 14 angeordnet sind. Dementsprechend sind die Versorgungsanschlüsse 32, 34 in einer Spalte IV angeordnet, die bezüglich der Spalten II, III der Datenanschlüsse 20, 22 entgegengesetzt bzw. gegenüberliegend zu den Leiterplattenpads 19 angeordnet ist. Die Versorgungsanschlüsse 32, 34 sind über Versorgungsverbindungen 36, 37 mit entsprechenden Leiterplattenpads 19 verbunden. Die Versorgungsverbindungen 37 der außen liegenden, d.h. in der Spalte IV angeordneten, Erdungsanschlüsse 32 verlaufen jeweils zwischen zwei Reihen der spaltenartigen Anordnung der Datenanschlüsse 20, 22. D.h. in der vorliegend bevorzugten Ausführungsform sind jeweils zwei in ei ner der Spalten II oder III in der Längsrichtung benachbarten Datenanschlüsse 20, 22 durch eine dazwischenverlaufende Versorgungsverbindung 37 voneinander getrennt. Durch diese vorteilhafte Anordnung der Versorgungsverbindungen 36 kann eine Schirmung der Datenanschlüsse 20, 22 erreicht werden, die zur Unterdrückung von Störungen dient.
  • Die Leiterplattenvorrichtung 14 weist ferner Adressierungsanschlüsse A0-A18 38 zur Eingabe von Adressinformationen und Kommandoanschlüsse, z.B. CK, TCK, 42 zur Eingabe von Kommandos bzw. Befehlen auf. Die Adressierungsanschlüsse 38 sind über Adressierungsverbindungen 40 und die Kommandoanschlüsse 42 sind über Kommandoverbindungen 44 mit entsprechenden Leiterplattenpads 19 verbunden. Die Adressierungsanschlüsse 38 und die Kommandoanschlüsse 42 sind bevorzugt in einer oder mehreren Gruppen gruppiert, beispielsweise in der Gruppe G2 in 3, auf der Leiterplattenvorrichtung 14 angeordnet.
  • Um die Leiterplattenvorrichtung 14 mit dem Speicherchip 12 elektrisch zu verbinden sind an dem Speicherchip 12 Speicherchippads bzw. Bondpads 50 vorgesehen. Sowohl die Leiterplattenpads 19 als auch die Speicherchippads 50 sind bevorzugt in einer spaltenartigen Anordnung bevorzugt in der Längsrichtung der Leiterplattenvorrichtung 14 ausgerichtet, wobei sich die Leiterplattenpads 19 und die Speicherchippads 50, welche miteinander verbunden werden sollen, jeweils im wesentlichen gegenüberliegen, d.h. die Anordnungen der Leiterplattenpads 19 und der Speicherchippads 50 verlaufen im wesentlichen parallel zueinander. Um die Leiterplattenvorrichtung 14 mit dem Speicherchip 12 zu verbinden, werden die Leiterplattenpads 19 und die Speicherchipspads 15 mittels eines Bonddrahts bzw. einer Verbindungseinrichtung 16 verbunden. Die Verbindungseinrichtung 16 kann bevorzugt als ein Golddraht ausgebildet sein. Dadurch, daß sich die Leiterplattenpads 19 und die Speicherchippads 50 direkt gegenüberliegen kann die Verbindung zwischen den Leiterplattenpads 19 und den Speicherchippads 50, d.h. die Verbindungseinrichtung bzw. der Bonddraht 16, kurz gehalten werden, so daß störende Einflüsse, die durch die Verbindungseinrichtung 16 hervorgerufen werden, minimiert werden können.
  • Um den so gepackageten Speicherchip 12 mittels der Leiterplattenvorrichtung 14 mit einer nicht gezeigten externen Schaltung zu verbinden, sind an der Leiterplattenvorrichtung 14 an den Anschlüssen 20, 22, 26, 28, 32, 34, 38, 42 entsprechenden Positionen Kontaktiereinrichtungen bzw. BGA-Balls 18 vorgesehen. Die Kontaktiereinrichtungen 18 stehen mit den jeweiligen Anschlüssen in elektrischer Verbindung und sind bevorzugt als kleine Zinnkügelchen an der Seite der Leiterplattenvorrichtung 14 ausgebildet, welche nicht mit dem Speicherchip 12 verbunden ist bzw. diesem entgegengesetzt ist. Solch eine Anordnung der Kontaktiereinrichtungen 18 wird auch Ball Grid Array (BGA) genannt.
  • Durch das Vorsehen der erfindungsgemäßen Leiterplattenvorrichtung 14 kann das Verhältnis von Speicherchipgröße zu Halbleitervorrichtungsgröße vorteilhaft gestaltet werden. Insbesondere kann der Speicherchip 12 im wesentlichen die gleiche Größe aufweisen wie die Leiterplattenvorrichtung 14. Die Halbleitervorrichtung 10 kann somit als ein sog. Chip-Size-Package ausgebildet werden.
    • 10
    Halbleiterspeichervorrichtung
    12
    Speicherchip
    14
    Leiterplattenvorrichtung
    16
    Verbindungseinrichtungen
    18
    Kontaktiereinrichtung
    19
    Leiterplattenpads
    20
    DQ-Anschluüsse
    22
    DQS-Anschlüsse
    24
    Datenverbindungen
    26
    Spannungsversorgungsanschlüsse
    28
    Erdungsanschlüsse
    30
    Datenversorgungsverbindungen
    32
    Erdungsanschlüsse
    34
    Versorgungsanschlüsse
    36
    Versorgungsverbindungen
    37
    Versorgungsverbindungen
    38
    Andressierungsanschlüsse
    40
    Adressierungsverbindungen
    42
    Kommandoanschlüsse
    44
    Kommandoverbindungen
    50
    Speicherchippads
    60
    Kurve
    G1
    Gruppe
    G2
    Gruppe

Claims (19)

  1. Leiterplattenvorrichtung (14) für ein Halbleiterspeicherelement (10) zum Verbinden eines Speicherchips (12) mit einer externen Schaltung, umfassend: eine Vielzahl von Leiterplattenpads (19) zum Verbinden der Leiterplattenvorrichtung (14) mit dem Speicherchip (12), wobei die Leiterplattenpads (19) in zumindest einer spaltenartigen Anordnung angeordnet sind, eine Vielzahl von Datenanschlüssen (20, 22) zur Datenein- bzw. -ausgabe, wobei die Datenanschlüsse (20, 22) in zumindest zwei spaltenartigen Anordnungen (II, III), welche parallel zur Anordnung der Leiterplattenpads (19) verlaufen, angeordnet sind, und Datenverbindungen (24) zum Verbinden der Datenanschlüsse (20, 22) und der Leiterplattenpads (19), dadurch gekennzeichnet, dass zumindest zwei spaltenartige Anordnungen (II, III) mit Datenanschlüssen (20, 22) auf derselben Seite der Leiterplattenpads (19) angeordnet sind und dass die Datenverbindungen (24) der zumindest zwei Datenanschlüsse (20, 22), welche in den zumindest zwei spaltenartigen Anordnungen (II, III) in unterschiedlichen Spalten angeordnet sind, zu den jeweiligen Leiterplattenpads (19) derart ausgestaltet sind, dass ihre Induktivität und/oder Kapazität und/oder der zeitliche Versatz der jeweiligen Datensignale gleich sind.
  2. Leiterplattenvorrichtung (14) gemäß Anspruch 1, wobei die Datenverbindungen (24) zu allen Datenanschlüssen (20, 22), derart ausgestaltet sind, daß ihre Induktivität und/oder Kapazität und/oder der zeitliche Versatz der jeweiligen Datensignale gleich sind.
  3. Leiterplattenvorrichtung (14) gemäß einem der vorangehenden Ansprüche, wobei die Datenverbindungen (24) derart ausgestaltet sind, daß ihre physikalischen Längen im wesentlichen gleich sind.
  4. Leiterplattenvorrichtung (14) gemäß Anspruch 3, wobei die Datenverbindungen (24) derart ausgestaltet sind, daß ihre Querschnitte im wesentlichen gleich sind.
  5. Leiterplattenvorrichtung (14) gemäß einem der vorangehenden Ansprüche, wobei die Leiterplattenpads (19) in einem mittleren Bereich, bevorzugt in der Längsrichtung, der Leiterplattenvorrichtung (14) angeordnet sind.
  6. Leiterplattenvorrichtung (14) gemäß einem der vorangehenden Ansprüche, wobei die Leiterplattenvorrichtung (14) weiter umfaßt: Adressierungsanschlüsse (38) zur Eingabe von Adressinformation und Adressierungsverbindungen (40) zum Verbinden der Adressierungsanschlüsse (38) und der Leiterplattenpads (19), Kommandoanschlüsse (42) zur Eingabe von Kommandos und Kommandoverbindungen (44) zum Verbinden der Kommandoanschlüsse (42) und der Leiterplattenpads (19), und/oder Versorgungsanschlüsse (26, 28, 32, 34) zum Anschluß von Versorgungsspannungen und Versorgungsverbindungen (30, 36, 37) zum Verbinden der Versorgungsanschlüsse (26, 28, 32, 34) und der Leiterplattenpads (19), wobei jedem Datenanschluß (20, 22) bzw. jedem Adressierungsanschluß (38) bzw. jedem Kommandoanschluß (42) jeweils ein Leiterplattenpad (19) zugeordnet ist und jedem Versorgungsanschluß (26, 28, 32, 34) zumindest ein Leiterplattenpad (19) zugeordnet ist.
  7. Leiterplattenvorrichtung (14) gemäß Anspruch 6, wobei mehrere Datenanschlüsse (20, 22), die Adressierungsanschlüsse (38), die Kommandoanschlüsse (42) und die Versorgungsanschlüsse (26, 28, 32, 34) in einem Rastermuster angeordnet sind.
  8. Leiterplattenvorrichtung (14) gemäß Anspruch 7, wobei die Datenanschlüsse (20, 22) in zumindest einer Gruppe (G1) in dem Rastermuster gruppiert angeordnet sind.
  9. Leiterplattenvorrichtung (14) gemäß Anspruch 8, wobei die Datenanschlüsse (20, 22) Empfänger-Strobe-Anschlüsse (22) umfassen, welche in der Spaltenrichtung mittig angeordnet sind.
  10. Leiterplattenvorrichtung (14) gemäß einem der Ansprüche 6 bis 9, wobei die Versorgungsanschlüsse (26, 28, 32, 34) Datenversorgungsanschlüsse (26, 28) umfassen, welche in dem Rastermuster zwischen den Datenanschlüssen (20, 22) und den Leiterplattenpads (19) angeordnet sind, und jedem Datenversorgungsanschluß (26, 28) zumindest zwei Leiterplattenpads (19) zugeordnet sind.
  11. Leiterplattenvorrichtung (14) gemäß Anspruch 10, wobei sich die Leiterplattenpads (19) und die Datenversorgungsanschlüsse (26, 28) direkt gegenüberliegen.
  12. Leiterplattenvorrichtung (14) gemäß einem der Ansprüche 6 bis 11, wobei die Versorgungsanschlüsse (26, 28, 32, 34) Erdungsanschlüsse (32) umfassen, welche in dem Rastermuster in einem äußeren Bereich, bevorzugt in der äußersten spaltenartigen Anordnung (IV), angeordnet sind.
  13. Leiterplattenvorrichtung (14) gemäß einem der vorangehenden Ansprüche, wobei die Leiterplattenvorrichtung (14) an den Datenanschlüssen (20, 22), den Adressierungsanschlüssen (38), den Kommandoanschlüssen (42) bzw. den Versorgungsanschlüssen (26, 28, 32, 34) entsprechenden Positionen weiter Kontaktiereinrichtungen (18), bevorzugt Zinn-Kügelchen, umfaßt zum Verbinden der Leiterplattenvorrichtung (14) mit der Schaltung.
  14. Halbleiterspeichervorrichtung (10), umfassend: eine Leiterplattenvorrichtung (14) gemäß einem der vorangehenden Ansprüche, einen Speicherchip (12) mit einer Vielzahl von Speicherchippads (50) zum Verbinden des Speicherchips (12) mir der Leiterplattenvorrichtung (14), wobei die Leiterplattenpads (19) und die Speicherchippads (50) mittels einer Verbindungseinrichtung (16) verbindbar sind.
  15. Halbleiterspeichervorrichtung (10) gemäß Anspruch 14, wobei die Speicherchippads (50) in zumindest einer Spalte, bevorzugt mittig in der Längsrichtung der Leiterplattenvorrichtung (14), angeordnet sind.
  16. Halbleiterspeichervorrichtung (10) gemäß Anspruch 14 oder 15, wobei sich die miteinander zu verbindenden Speicherchippads (50) und Leiterplattenpads (19) gegenüberliegen.
  17. Halbleiterspeichervorrichtung (10) gemäß einem der Ansprüche 14 bis 16, wobei die Leiterplattenvorrichtung (14) und der Speicherchip (12) im wesentlichen die gleiche Größe aufweisen.
  18. Halbleiterspeichervorrichtung (10) gemäß einem der Ansprüche 14 bis 17, wobei der Speicherchip (12) ein DRAM ist.
  19. Verwendung einer Leiterplattenvorrichtung (14) gemäß einem der Ansprüche 1 bis 13 in einem Chip-Size-Package.
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