DE10228544A1

DE10228544A1 - Halbleiterspeichervorrichtung

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Publication number: DE10228544A1
Application number: DE10228544A
Authority: DE
Inventors: Makoto Suwa; Shinichi Jinbo; Zengcheng Tian; Takeo Okamoto; Kozo Ishida; Hideki Yonetani; Tsutomu Nagasawa; Tadaaki Yamauchi; Junko Matsumoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-06-26
Publication date: 2003-05-15
Also published as: JP3803050B2; CN1251239C; CN1416131A; TW559828B; US6625050B2; KR100485547B1; US20030081443A1; JP2003133365A; KR20030035803A

Abstract

Kontaktfleckleitungen sind auf dem Peripheriebereich eines Chips entlang eines OST-Bandes und eines WEST-Bandes (E/W-Band) angeordnet, damit der Chip mit Kontaktflecken auf dem Peripheriebereich an ein TSOP angepaßt werden kann, sind VDD- und VSS-Kontaktflecken (11, 12) in dem Eckbereich auf einem NORD-Band und einem SÜD-Band (N/S-Band) nahe dem Zentrum des N/S-Bandes angeordnet. Weiterhin sind in Hinblick auf den Rahmenentwurf für den TSOP einige Kontaktflecke auf den Enden der Kontaktflecklinien unter den Kontaktflecken, die in den Kontaktflecklinien enthalten sind, in umgekehrter Reihenfolge relativ zu der Reihenfolge von Stiften angeordnet. Weiter sind VDDQ- und VSSQ-Kontaktflecke (19, 20) in der gleichen Reihenfolge wie die der Stifte für ein Gehäuse angeordnet, das keine Überlegungen des Rahmenentwurfes benötigt. Andererseits sind zur Benutzung in einem BGA-Gehäuse VDD- und VSS-Kontaktflecke (17, 18) in Paaren an entsprechenden Enden der Kontaktflecklinien angeordnet. Eine Halbleiterspeichervorrichtung mit dieser Kontaktfleckanordnung kann an verschiedene Arten von Gehäusen angepaßt werden.

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeichervorrichtungen. Insbesondere bezieht sich die Erfindung auf Halbleiterspeichervorrichtungen mit einer Kontaktfleckanordnung, einer Schaltungsanordnung und einer Schaltungsstruktur, die an verschiedene Arten von Gehäusen anpaßbar sind.
In den vergangenen Jahren haben die Halbleiterspeichervorrichtungen in der Kapazität zugenommen und in der Gehäusegröße abgenommen zum Erzielen einer höheren Packungsdichte. BGA-(Ball Grid Array)Gehäuse und MCP-(Multi Chip Package - Mehrchipgehäuse) sind Beispiele solcher klein bemessenen Gehäuse.
Für BGA-verpackte Halbleiterspeichervorrichtungen sind Bondkontaktflecken auf dem Peripheriebereich im Hinblick auf die Struktur des BGA angeordnet. Für eine MCP- Halbleiterspeichervorrichtung sind Bondkontaktflecke ebenfalls auf dem Peripheriebereich zum Stapeln von Halbleiterchips aufeinander angeordnet.
Andererseits sind für TSOP-(Thin Small-Outline Package - dünne Gehäuse mit kleinem Umriß)Halbleiterspeichervorrichtungen Bondkontaktflecken auf dem Zentralbereich in einer LOC-(Lead On Chip - Leiter auf Chip)Struktur angeordnet, da das TSOP einen Leiterrahmen benutzt und es schwierig ist, den Leiterrahmen auszulegen, wenn die Kontaktflecke auf dem Peripheriebereich angeordnet sind.
Fig. 28 zeigt eine Anordnung von Stiften eines TSOP für einen DRAM (Dynamic Random Access Memory - dynamischer Direktzugriffsspeicher) mit der x32-Bit-Konfiguration. Die Stifte enthalten stromversorgungsbezogene Stifte (durch VDD, VSS, VDDQ und VSSQ bezeichnet); Datenstifte (durch DQi bezeichnet); Adreßstifte (durch Ai bezeichnet), und Steuersignalstifte (durch CLK, CKE, WE, RAS, CAS, CS und ähnliches bezeichnet), und diese Stifte sind entlang der zwei Seiten angeordnet. Hier ist das Bezugszeichen 13A gezeigt, das später beschrieben wird.
Fig. 29 zeigt eine entsprechende Anordnung von Kontaktflecken eines DRAN mit x32-Bit-Konfiguration, die auf das in Fig. 28 gezeigte TSOP angewendet ist.
Dieser für das TSOP ausgelegte DRAM weist Kontaktflecke auf, die in dem Zentralbereich in der gleichen Reihenfolge wie die der Stifte der Verpackung angeordnet sind.
Verschiedene Kontaktfleckanordnungen sind für Halbleiterspeichervorrichtungen in Abhängigkeit des Gehäusetyps der Halbleitervorrichtungen benutzt worden. Dieses ist unerwünscht im Hinblick auf die Verringerung der Produktionskosten und die Anpassung an verschiedene Arten von Produkten.
Hier wird eine Halbleiterspeichervorrichtung von ihrer Wortstruktur her betrachtet. Wenn die Halbleiterspeichervorrichtung eine x32-Bit-Konfiguration aufweist, was in einer hohen Stiftzahl resultiert, und ihr TSOP der x32-Bit-Konfiguration durch Anordnung der Kontaktflecke zum Beispiel auf der Peripherie implementiert wird, würde die Vorrichtungsgröße insgesamt zunehmen, da ein ausreichender Raum für den Leiterrahmen nachbleiben muß.
Andererseits weist eine Halbleiterspeichervorrichtung von x16- Bit oder weniger eine niedrigere Stiftzahl auf. In diesem Fall sind die Kontaktflecke wünschenswert auf der Peripherie angeordnet, wenn ein BGA-Gehäuse oder MCP von x16-Bit-Konfiguration verwendet wird. Weiterhin werden die Kontaktflecke wünschenswert entlang von nur zwei Seiten angeordnet, wenn das MCP verwendet wird.
In Hinblick auf diesen Punkt wird die Zahl der Stifte als "hohe Stiftzahl" oder "niedrige Stiftzahl" in Abhängigkeit davon definiert, ob die Bitzahl gleich 32 oder 16 ist. Wenn eine weitere Miniaturisierung in der Zukunft erzielt wird, könnte ein ähnliches Problem bei Halbleiterspeichervorrichtungen der x32-Bit-Konfiguration und der x64-Bit-Konfiguration und bei Halbleiterspeichervorrichtungen einer größeren Zahl von Bit auftreten.
Folglich sollten, da die Verpackungsdichte in den vergangenen Jahren zugenommen hat, Halbleiterspeichervorrichtungen an verschiedene Arten von Gehäusen anpaßbar sein und auch an Gehäuse kleinerer Abmessung anpaßbar sein.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung vorzusehen, die an verschiedene Arten von Gehäuse angepaßt werden kann, die an verschiedene Wortstrukturen angepaßt werden kann, und bei der die Gehäusegröße abnimmt, obwohl die Aufgabe gelöst wird.
Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1.
Die Halbleiterspeichervorrichtung ist rechteckig in der Form und an verschiedene Arten von Gehäusen anpaßbar. Sie weist ein Speicherelement auf, das extern gelieferte Daten speichert. Sie weist eine Mehrzahl von Bondkontaktflecken auf zum Liefern von Stromversorgung, Daten und eines Signals zu dem Speicherelement und Empfangen von dem Speicherelement. Die Bondkontaktflecke enthalten einen ersten Stromversorgungskontaktfleck und einen Massekontaktfleck. Der erste Stromversorgungskontaktfleck und der Massekontaktfleck sind nahe der Mitte von zwei einander gegenüberliegenden Seiten der Halbleiterspeichervorrichtung angeordnet. Andere Bondkontaktflecke einschließlich eines zweiten Stromversorgungskontaktfleckes und eines zweiten Massekontaktfleckes sind auf einem Peripheriebereich entlang der verbleibenden zwei Seiten angeordnet, die nicht die erwähnten zwei gegenüberliegenden Seiten sind.
Bevorzugte Ausgestaltungen der Halbleiterspeichervorrichtung sind in den Unteransprüchen angegeben.
Wenn die Halbleiterspeichervorrichtung durch ein TSOP verpackt ist, wird der erste Stromversorgungskontaktfleck benutzt, in dem mit einem Leiter eines Leiterrahmens verdrahtet wird, der externe Stromversorgung vorsieht, und der erste Massekontaktfleck wird benutzt, in dem er mit einem Leiter des Leiterrahmens verdrahtet wird, der auf Masse liegt. Wenn die Halbleiterspeichervorrichtung durch ein BGA-Gehäuse oder durch ein Mehrchipgehäuse verpackt ist, wird der zweite Stromversorgungskontaktfleck benutzt, indem er mit einem Leiter des Leiterrahmens verdrahtet wird, der externe Stromversorgung vorsieht, und der zweite Massekontaktfleck wird benutzt, indem er mit einem Leiter des Leiterrahmens verdrahtet wird, der auf Masse liegt.
Die Halbleiterspeichervorrichtung weist ihre Wortstruktur auf, die zwischen einer ersten Wortstruktur und einer zweiten Wortstruktur größer als die erste Wortstruktur schaltbar ist. Wenn die Halbleiterspeichervorrichtung für die erste Wortstruktur benutzt wird, werden der zweite Stromversorgungskontaktfleck und der zweite Massekontaktfleck benutzt, indem sie mit einem Leiter eines Leiterrahmens, der externe Stromversorgung vorsieht, bzw. einem Leiter des Leiterrahmens, der auf Masse liegt, verdrahtet werden. Wenn die Halbleiterspeichervorrichtung für die zweite Wortstruktur benutzt wird, werden der erste Stromversorgungskontaktfleck und der erste Massekontaktfleck benutzt, in dem sie mit einem Leiter des Leiterrahmens, der externe Stromversorgung vorsieht, bzw. einem Leiter des Leiterrahmens, der auf Masse liegt, verdrahtet werden.
Das Speicherelement enthält ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, eine Eingangs/Ausgangsschaltung, die mit einem Dateneingang/Ausgangskontaktfleck verbunden ist, der in den Kontaktflecken für die Eingabe/Ausgabe von Daten von und zu externe Schaltungskomplex enthalten ist, und einen Datenbus zum Übertragen von Daten zwischen dem Speicherzellenfeld und der Eingangs/Ausgangsschaltung. Das Speicherzellenfeld ist aus vier Bänken gebildet, die in vier entsprechenden Bereichen der Halbleiterspeichervorrichtung angeordnet sind; die vier Bereiche entsprechen den entsprechenden Bereichen, die durch Unterteilen der Halbleiterspeichervorrichtung entlang einer vertikalen Zentrallinie und einer horizontalen Zentrallinie erzeugt werden. Die Eingangs/Ausgangsschaltung ist auf dem Peripheriebereich entlang der verbleibenden zwei Seiten angeordnet, an denen eine Linie der Bondkontaktflecke angeordnet ist. Der Datenbus ist zwischen den Bänken und entlang der verbleibenden zwei Seiten angeordnet. Die Bänke sind jeweils mit dem Datenbus verbunden, der auf einem Zentralbereich zwischen den Bänken angeordnet ist und sich parallel zu den verbleibenden zwei Seiten erstreckt.
Die Aufgabe wird auch gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 19.
Die Halbleiterspeichervorrichtung mit einer schaltbaren, internen Stromversorgungsspannung und einer schaltbaren Schnittstellenspannung enthält eine erste Schaltsignalerzeugerschaltung, die ein erstes Schaltsignal erzeugt zum Schalten der internen Stromversorgungsspannung; eine zweite Schaltsignalerzeugerschaltung, die ein zweites Schaltsignal erzeugt zum Schalten der Schnittstellenspannung. Eine interne Stromversorgungserzeugerschaltung wandelt gemäß dem ersten Schaltsignal eine externe Stromversorgungsspannung in eine vorbestimmte, interne Stromversorgungsspannung um und gibt die vorbestimmte, interne Stromversorgungsspannung an einen internen Stromversorgungsknoten aus. Eine Eingangsschaltung ändert gemäß dem zweiten Schaltsignal einen Schwellenwert einer Spannung, die einen Logikpegel eines externen Eingangssignales bestimmt. Die erste Schaltsignalerzeugerschaltung enthält einen ersten Bondkontaktfleck, und erzeugt das erste Schaltsignal gemäß der Tatsache, ob oder nicht ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem ersten Bondkontaktfleck verbunden ist. Die zweite Schaltsignalerzeugerschaltung enthält einen zweiten Bondkontaktfleck und erzeugt das zweite Schaltsignal gemäß der Tatsache, ob oder nicht ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem zweiten Bondkontaktfleck verbunden ist.
Wie oben erörtert wurde, weist die Halbleiterspeichervorrichtung Kontaktflecke auf, die auf dem Peripheriebereich angeordnet sind, und sie ist an ein TSOP anpaßbar. Die Halbleiterspeichervorrichtung ist soweit an verschiedene Verpackungen einschließlich einer BGA-Verpackung und einer MCP anpaßbar, die bis jetzt Kontaktflecke verlangten, die auf dem Peripheriebereich angeordnet sind.
Die Anordnung von Kontaktflecken auf dem Peripheriebereich ist an jede der ersten Wortstruktur und der zweiten Wortstruktur größer als die erste Wortstruktur anwendbar. Somit ist die Halbleiterspeichervorrichtung an eine große Vielzahl verschiedener Arten der Benutzung anpaßbar.
Weiterhin weist die Halbleiterspeichervorrichtung Spannungsabwärtswandlerschaltungen auf, die auf dem Peripheriebereich gemäß der Anordnung der Kontaktflecke auf dem Peripheriebereich angeordnet sind, und die Spannungsabwärtswandlerschaltungen sind so nahe wie möglich zu den Stromversorgungskontaktflecken angeordnet. Daher ist ohne Verschlechterung der Stromversorgungseigenschaften die Halbleiterspeichervorrichtung anpaßbar an verschiedene Gehäuse für Kontaktflecke, die auf dem Peripheriebereich angeordnet sind.
Für die erste Wortstruktur, die einen niedrigeren Stromverbrauch als den der zweiten Wortstruktur verlangt, wird die Fähigkeit der Spannungsabwärtswandlerschaltung geeignet so eingestellt, daß Stromsparen für die erste Wortstruktur möglich ist.
Weiterhin enthält die Halbleiterspeichervorrichtung ein Minimum an notwendigen Einschaltschaltungen. Es ist daher möglich, einen normalen Betrieb der Vorrichtung so früh wie möglich zu starten, nachdem der Strom eingeschaltet ist, während Stromsparen ermöglicht wird. Weiterhin kann die Vorrichtungsgröße verringert werden, da keine unnötigen Schaltungen enthalten sind.
Zusätzlich weist die Halbleiterspeichervorrichtung eine optimale Datenbusstruktur für Kontaktflecke auf, die auf dem Peripheriebereich angeordnet sind. Dann ist die Vorrichtung anpaßbar an verschiedene Gehäuse, und die Verschlechterung der Eigenschaften aufgrund der Datenübertragungsverzögerung wird vermieden.
Ausgleichsschaltungen sind an mehreren verteilten Teilen des Datenbusses so vorgesehen, daß die Verzögerung von übertragenen Daten verhindert werden kann.
Weiterhin weist die Halbleiterspeichervorrichtung Spannungsabwärtswandlerschaltungen auf, die gemäß der Anordnung von Kontaktflecken auf dem Peripheriebereich angeordnet sind, und somit ist eine Verringerung der Vorrichtungsgröße möglich.
Zusätzlich können Spannungsabwärtswandlerschaltungen verteilt auf Leseverstärkerbändern angeordnet werden, so daß eine weitere Verringerung der Vorrichtungsgröße möglich ist und die externen Stromversorgungsleitungen verstärkt werden können.
Weiterhin sind die Betriebsspannungsspezifikation und die Schnittstellenspannungsspezifikation der Halbleiterspeichervorrichtung jeweils schaltbar durch Wählen einer Bondoption.
Daher können Produkte verschiedener Arten in einem Zusammenbauvorgang hergestellt werden, was die Produktionssteuerung erleichtert.
Die Spannungsspezifikation kann nicht nur durch die Bondoption sondern auch durch ein Schmelzelement/Sicherung geschaltet werden. Genauer, die Spezifikation kann geändert werden, in Abhängigkeit davon, ob die Sicherung durch einen Laser durchtrennt ist oder nicht. Selbst wenn daher eines dieser Verfahren nicht zur Verfügung steht, können Produkte verschiedener Arten sicher hergestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockschaltbild, das eine Halbleiterspeichervorrichtung in Hinblick auf ihre Funktionen darstellt;
Fig. 2 eine Kontaktfleckanordnung einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 3 eine Kontaktfleckanordnung einer Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 4 ein Leiterrahmenlayout, wenn die Halbleiterspeichervorrichtung in der zweiten Ausführungsform mit einem TSOP verpackt ist;
Fig. 5 bis 8 entsprechende Kontaktfleckanordnungen von Halbleiterspeichervorrichtungen gemäß einer dritten bis einer sechsten Ausführungsform der vorliegenden Erfindung;
Fig. 9 ein Layout einer VDCS- und VDCP-Schaltung der Halbleiterspeichervorrichtung;
Fig. 10 und 11 entsprechende Schaltbilder von VDCS- Schaltungen gemäß der achten und neunten Ausführungsform der vorliegenden Erfindung;
Fig. 12 ein schematisches Blockschaltbild einer ALIVE-Schaltung, das Funktionen davon darstellt;
Fig. 13 ein Schaltbild der in Fig. 12 gezeigten ALIVE-Schaltung;
Fig. 14 ein Schaltbild einer VDCS-Schaltung, das ein Signal von der ALIVE-Schaltung in Fig. 12 empfängt, um tätig zu sein;
Fig. 15 ein Datenbuslayout für Kontaktflecke, die auf dem Zentralbereich angeordnet sind;
Fig. 16 bis 20 entsprechende Datenbuslayouts von Halbleiterspeichervorrichtungen gemäß einer elften bis fünfzehnten Ausführungsform der vorliegenden Erfindung;
Fig. 21 eine Anordnung einer VDC-Schaltung für Kontaktflecke, die auf dem Zentralbereich angeordnet sind;
Fig. 22 bis 24 entsprechende Anordnungen von VDC- Schaltungen gemäß einer sechzehnten bis achtzehnten Ausführungsform der vorliegenden Erfindung;
Fig. 25 ein Schaltbild einer Schaltung zum Schalten eines Betriebsspannungsmodus;
Fig. 26 ein Schaltbild einer Schaltung zum Schalten eines Schnittstellenspannungsmodus;
Fig. 27 ein Schaltbild einer Schaltsignalerzeugerschaltung gemäß einer zwanzigsten Ausführungsform der vorliegenden Erfindung;
Fig. 28 eine Stiftanordnung eines TSOP eines DRAM mit x32-Bit-Konfigurationen, und
Fig. 29 eine Kontaktfleckanordnung für ein TSOP eines DRAM mit einer x32-Bit-Konfiguration.
Die Ausführungsformen der vorliegenden Erfindung werden nun im einzelnen in Zusammenhang mit den Zeichnungen beschrieben; die gleiche oder entsprechende Komponenten in den Zeichnungen werden durch die gleichen Bezugszeichen bezeichnet, und die Beschreibung davon wird nicht hier wiederholt.
Fig. 1 ist ein schematisches Blockschaltbild, das eine Halbleiterspeichervorrichtung in Hinblick auf ihre Funktionen darstellt.
Es wird Bezug genommen auf Fig. 1; die Halbleiterspeichervorrichtung enthält ein Speicherzellenfeld 1, eine Taktsteuerschaltung 2, einen Adreßpuffer 3, einen Eingangs/Ausgangspuffer 4, einen Zeilenadreßdekoder 5, einen Spaltenadreßdekoder 6, eine Leseverstärker- und eine Eingangs/Ausgangs-(I/O)Steuerschaltung 7 und eine Spannungsabwärtswandlerschaltung 8 (hier im folgenden als VDC-Schaltung 8 bezeichnet).
Das Speicherzellenfeld 1 enthält eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind; eine Mehrzahl von Wortleitungen, die jede Speicherzelle mit dem Zeilenadreßdekoder 5 verbinden, und eine Mehrzahl von Bitleitungspaaren, die jede Speicherzelle mit der Leseverstärker- und I/O-Steuerschaltung 7 verbinden.
Der Adreßpuffer 3 verriegelt extern gelieferte Adreßsignale A0-An zum Ausgeben eines Adreßsignales in Synchronisation mit einem Taktsignal CLK, das von der Taktsteuerschaltung 2 geliefert wird.
Die Taktsteuerschaltung 2 empfängt extern angelegte Signale einschließlich des Taktsignals CLK, eines Taktfreigabesignals CKE, eines Zeilenadreßfreigabesignals /RAS, eines Spaltenadreßfreigabesignals /CAS und eines Schreibfreigabesignals /WE. Die Taktsteuerschaltung 2 bestimmt gemäß der Änderung des Logikpegels eines jeden der Zeilenadreßfreigabesignals /RAS und Spaltenadreßfreigabesignals /CAS, ob die Adreßsignale A0-An, die von dem Adreßpuffer 3 aufgenommen sind, Zeilen- oder Spaltenadreßsignale sind. Wenn die Taktsteuerschaltung 2 bestimmt, daß die Adreßsignale A0-An Zeilenadreßsignale sind, gibt die Taktsteuerschaltung 2 ein Signal zum Aktivieren des Zeilenadreßdekoders 5 an den Zeilenadreßdekoder 5 in Synchronisation mit dem Taktsignal CLK aus.
Der Zeilenadreßdekoder 5 wird somit gemäß dem Signal von der Taktsteuerschaltung 2 aktiviert zum Aktivieren einer vorbestimmmten Wortleitung auf dem Speicherzellenfeld 1 mittels eines Wortleitungstreibers (nicht gezeigt) gemäß den Adreßsignalen A0-An, die von dem Adreßpuffer 3 aufgenommen sind.
Wenn die Taktsteuerschaltung 2 bestimmt, daß die Adreßsignale A0-An Spaltenadreßsignale sind, gibt die Taktsteuerschaltung 2 ein Signal zum Aktivieren des Spaltenadreßdekoders 6 an den Spaltenadreßdekoder 6 in Synchronisation mit dem Taktsignal CLK aus.
Der Spaltenadreßdekoder 6 wird somit gemäß dem Signal von der Taktsteuerschaltung 2 aktiviert zum Aktivieren eines vorbestimmten Bitleitungspaares auf dem Speicherzellenfeld 1 gemäß den Adreßsignalen A0-An, die von dem Adreßpuffer 3 aufgenommen sind.
Die Leseverstärker- und I/O-Steuerschaltung 7 verstärkt dann ein Signal auf dem aktivierten Bitleitungspaar und liefert das verstärkte Signal an den Eingangs/Ausgangspuffer 4 durch eine I/O-Leitung, wenn diese Tätigkeit zum Datenlesen durchgeführt wird.
Auf diese Weise werden Speicherzellen auf dem Speicherzellenfeld 1 entsprechend den Adreßsignalen A0-An zum Eingeben/Ausgeben von Daten aktiviert.
Für die Datenausgabe empfängt der Eingangs/Ausgangspuffer 4 interne Daten IDQ, die von der Leseverstärker- und I/O- Steuerschaltung 7 gelesen sind, von einem Bitleitungspaar auf dem Speicherzellenfeld 1 und gibt entsprechend Daten DQ1-DQi an den Außenschaltungskomplex in Synchronisation mit dem Taktsignal CLK von der Taktsteuerschaltung 2 aus.
Für die Dateneingabe empfängt die Eingangs/Ausgangspufferschaltung 4 extern gelieferte Daten DQ1-DQi und gibt folglich interne Daten IDQ an die Leseverstärker- und I/O-Steuerschaltung 7 synchron mit dem Taktsignal CLK aus.
Dann gibt der Leseverstärker der Leseverstärker- und I/O- Steuerschaltung 7 interne Daten IDQ an ein Bitleitungspaar auf dem Speicherzellenfeld 1 aus.
Die Taktsteuerschaltung 2, der Adreßpuffer 3, der Eingangs/Ausgangspuffer 4, der Zeilenadreßdekoder 5, der Spaltenadreßdekoder 6 und die Leseverstärker- und I/O- Steuerschaltung 7 werden jeweils durch Beliefern mit einer internen Stromversorgung int. VDD von der VDC-Schaltung 8 betrieben. Hier senkt die VDC-Schaltung 8 die externe Stromversorgung ext. VDD auf die vorbestimmte, interne Stromversorgung int. VDD, die dann an jede Schaltung in der Halbleiterspeichervorrichtung geliefert wird.

Kontaktfleckanordnung

Erste Ausführungsform

Fig. 2 zeigt eine Anordnung von Kontaktflecken einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Es wird Bezug genommen auf Fig. 2; die Kontaktflecke sind in dem Peripheriebereich entlang der zwei gegenüberliegenden Seiten der Halbleiterspeichervorrichtung angeordnet. (Der Peripheriebereich entlang der zwei Seiten, an denen die Kontaktflecke angeordnet sind, wird im folgenden als OST/WEST-Band oder E/W-Band bezeichnet.) Zusätzlich sind VDD- und VSS-Kontaktflecke 11 und 12, die als Stromversorgungskontaktflecke dienen, die auf entsprechenden Enden von Pfadleitungen für die Vorrichtung angeordnet sind, nahe entsprechenden Zentren der verbleibenden zwei Seiten angeordnet, an denen die anderen Kontaktflecke nicht angeordnet sind. (Der Peripheriebereich entlang dieser verbleibenden zwei Seiten, der nicht das OST/WEST-Band ist, wird hier im folgenden als NORD/SÜD-Band oder N/S-Band bezeichnet.)
Gemäß der ersten Ausführungsform sind die Kontaktflecke auf dem E/W-Band auf der Peripherie der Halbleiterspeichervorrichtung angeordnet, und die äußersten Stromversorgungskontaktflecke sind nahe dem Zentrum des N/S-Bandes angeordnet. Dann kann der Leiterrahmen für ein TSOP effektiv ausgelegt werden, wobei der Raum außerhalb des N/S-Bandes benutzt wird, und die Kontaktflecke können somit auf dem Peripheriebereich angeordnet werden, was schwierig zu erreichen war.
Somit ist die Halbleiterspeichervorrichtung mit ihren Kontaktflecken, die auf dem Peripheriebereich angeordnet sind, für das TSOP anwendbar, so daß diese Halbleiterspeichervorrichtung an verschiedene Gehäuse einschließlich eines BGA-Gehäuses und eines MCP anwendbar, die durch Anordnen von Kontaktflecken auf dem Peripheriebereich realisiert sind.

Zweite Ausführungsform

Gemäß einer zweiten Ausführungsform sind die Kontaktflecke auf den Endbereichen der Kontaktflecklinien auf dem E/W-Band der ersten Ausführungsform in umgekehrter Weise relativ zu der Reihenfolge der angeordneten Stifte des Gehäuses angeordnet.
Fig. 3 zeigt eine Anordnung von Kontaktflecken einer Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform. In jeder der entsprechenden Kontaktfleckgruppen, die durch die Bezugszeichen 13-16 bezeichnet sind, sind die Kontaktflecke in der Reihenfolge umgekehrt relativ zu den angeordneten Stiften des Gehäuses angeordnet. Genauer, die durch das Bezugszeichen 13 bezeichneten Kontaktflecke entsprechen den Stiften, die durch das Bezugszeichen 13A in Fig. 28 bezeichnet sind, in der die Halbleiterspeichervorrichtung verpackt ist. Die Stifte, die durch das Bezugszeichen 13A bezeichnet sind, sind in der Reihenfolge von dem äußersten Stift gleich DQ0, VDDQ, DQ1, DQ2, VSSQ, DQ3.
Wieder bezugnehmend auf Fig. 3 sind die durch das Bezugszeichen 3 bezeichneten Kontaktflecke in der Reihenfolge von dem äußersten Kontaktfleck DQ3, VSSQ, DQ2, DQ1, VDDQ, DQ0 in dieser Reihenfolge, die relativ zu der Stiftreihenfolge umgekehrt ist, die durch das Bezugszeichen 13A bezeichnet ist.
Ähnlich sind jene Kontaktflecke, die durch die Bezugszeichen 14-16 bezeichnet sind, in der umgekehrten Reihenfolge angeordnet.
Fig. 4 zeigt ein Leiterrahmenlayout, wenn die Halbleiterspeichervorrichtung der zweiten Ausführungsform in einem TSOP verpackt ist. Fig. 4 ist eine vergrößerte Ansicht von Ecken entsprechend dem Gehäuse und der Halbleiterspeichervorrichtung. Andere Ecken weisen entsprechende Layouts ähnlich zu dem in Fig. 4 gezeigten auf. Wie in Fig. 4 gezeigt ist, sind die Kontaktflecke in dem Endbereich mit dem Leiterrahmen verbunden, der sich von dem N/S-Band herum erstreckt, so daß diese Halbleiterspeichervorrichtung mit den in dem Peripheriebereich angeordneten Kontaktflecken an das TSOP anpaßbar ist.
Gemäß der zweiten Ausführungsform sind die Kontaktflecke der Halbleiterspeichervorrichtung auf dem Peripheriebereich angeordnet; die äußersten Stromversorgungskontaktflecke sind auf dem N/S-Band angeordnet, und die Kontaktflecke in den Endbereichen der Kontaktflecklinien sind in umgekehrter Reihenfolge relativ zu der Reihenfolge der Gehäusestifte angeordnet. Folglich wird der Layoutentwurf des Leiterrahmens erleichtert.
Weiterhin ist die Halbleiterspeichervorrichtung der zweiten Ausführungsform an das TSOP anpaßbar, während es Kontaktflecke, auf dem Peripheriebereich angeordnet, aufweist. Die Halbleiterspeichervorrichtung ist folglich an verschiedene Gehäuse, wie ein BGA-Gehäuse und ein MCP, anpaßbar, die durch Anordnen von Kontaktflecken auf dem Peripheriebereich realisiert sind.

Dritte Ausführungsform

Es wird Bezug genommen auf Fig. 5; gemäß einer dritten Ausführungsform sind VDD- und VSS-Kontaktflecke 17 und 18, die für die Halbleiterspeichervorrichtung benutzt werden, wenn die Vorrichtung als eine Vorrichtung von x16-Bit benutzt wird, zu den Kontaktflecken der zweiten Ausführungsform hinzugefügt, und die VDD- und VSS-Kontaktflecke 17 und 18 sind auf entsprechenden Enden der Kontaktflecklinien des E/W-Bandes angeordnet. Die VDD- und VSS-Kontaktflecke 11 und 12, die oben in Zusammenhang mit der zweiten Ausführungsform beschrieben worden sind, werden als Stromversorgungskontaktflecke benutzt, wenn die Halbleiterspeichervorrichtung als eine Vorrichtung von x32-Bit benutzt wird.
Wenn die Halbleiterspeichervorrichtung eine x16-Bit-Vorrichtung ist, ist die Zahl der Stifte folglich klein. In solch einem Fall ist die Halbleiterspeichervorrichtung mit ihren Kontaktflecken auf dem Peripheriebereich des E/W-Bandes nur angeordnet auf ein TSOP anwendbar.
Wenn die Halbleiterspeichervorrichtung, die als die x16-Bit- Vorrichtung benutzt wird, auf ein BGA-Gehäuse angewendet wird, kann die Gehäusegröße durch Verwenden der VDD- und VSS- Kontaktflecke 17 und 18 verringert werden, die auf dem E/W- Band angeordnet sind, in dem nicht die VDD- und VSS- Kontaktflecke 11 und 12 benutzt werden.
Zusätzlich sind für das MCP, das häufig mit x16-Bit realisiert ist, Kontaktflecke bevorzugt auf den zwei Seiten nur zum Erleichtern des Entwurfes angeordnet, da die Halbleiterspeichervorrichtungen, die übereinander gestapelt sind, in dem MCP verpackt sind.
Wie oben erörtert wurde, werden gemäß der dritten Ausführungsform VDD- und VSS-Kontaktflecke 11 und 12, die auf dem N/S- Band angeordnet sind, für die x32-Bit-Konfiguration benutzt, während die VDD- und VSS-Kontaktflecke 17 und 18, die auf den entsprechenden Enden der Kontaktflecklinien des E/W-Bandes angeordnet sind, für die x16-Bit-Konfiguration hinzugefügt sind. Dadurch ist die Halbleiterspeichervorrichtung an verschiedene Gehäuse, wie TSOP, BGA-Gehäuse und MCP zum Beispiel, anpaßbar.

Vierte Ausführungsform

Es wird Bezug genommen auf Fig. 6; gemäß einer vierten Ausführungsform sind VDD- und VSS-Kontaktflecke 17 und 18 in Paaren auf entsprechenden Enden von Pfadlinien angeordnet, die auf den E/W-Band angeordnet sind.
Die Halbleiterspeichervorrichtung der vierten Ausführungsform kann an ein BGA-Gehäuse angepaßt werden, bei dem jeder der äußersten Kontaktflecke verdrahtet werden kann.
Gemäß der vierten Ausführungsform ist die Halbleiterspeichervorrichtung an verschiedene Gehäuse anpaßbar. Zusätzlich weist die Halbleiterspeichervorrichtung VDD-Kontaktflecke 17 und VSS-Kontaktflecke 18 auf, die in Paaren auf entsprechenden Enden der Kontaktflecklinien auf dem E/W-Band so angeordnet sind, daß Redundanz zu dem Stromversorgungssystem hinzugefügt wird, das folglich verstärkt wird.

Fünfte Ausführungsform

Gemäß einer fünften Ausführungsform sind VDDQ- und VSSQ- Kontaktflecke für x16-Bit und x32-Bit zwischen DQ- Kontaktflecken auf jedem Ende der Kontaktflecklinien auf dem E/W-Band angeordnet.
Wie die VDD- und VSS-Kontaktflecke sind auf die VDDQ- und VSSQ-Kontaktflecke Stromversorgungskontaktflecke, an die extern Stromversorgung vorgesehen wird. DQ-Kontaktflecke werden zum Eingeben und Ausgeben von Daten von der Außenseite und an die Außenseite benutzt.
Es wird Bezug genommen auf Fig. 7; eine Halbleiterspeichervorrichtung enthält einen VDDQ-Kontaktfleck 19 und einen VSSQ- Kontaktfleck 20 für x16-Bit als auch einen VDDQ-Kontaktfleck 21 und einen VSSQ-Kontaktfleck 22 für x32-Bit, die an jedem Ende von Kontaktflecklinien angeordnet sind, die auf dem E/W- Band angeordnet sind. Der VDDQ-Kontaktfleck 21 und der VSSQ- Kontaktfleck 22 sind in umgekehrter Reihenfolge relativ zu der Reihenfolge der Stifte angeordnet, die auf einem Gehäuse angeordnet sind.
Für die x32-Bit-Konfiguration, die eine hohe Stiftzahl benötigt, ist es schwierig, direkt den Leiterrahmen von den Gehäusestiften zu den Kontaktflecklinien zu erstrecken. Dann kann, wie in Fig. 4 gezeigt ist, der Leiterrahmen entworfen werden, daß er sich von dem N/S-Band herum zu den Kontaktflecken auf den Endbereichen der Kontaktflecklinien erstreckt, die auf dem E/W-Band angeordnet sind.
Es sei hier angemerkt, daß die Reihenfolge der Datensignale DQi, die eingegeben/ausgegeben werden durch die DQ- Kontaktflecken, einfach geändert werden kann durch Ändern der Signaldefinition, und somit können Datensignale über Kontaktflecken eingegeben/ausgegeben werden, die sich von den ursprünglichen Kontaktflecken unterscheiden. Für die Stromversorgung können jedoch die Stromversorgungskontaktflecke und die Massekontaktflecke nicht geändert werden.
Dann sind, wie in Fig. 7 gezeigt ist, die VDDQ- und VSSQ-Kontaktflecke für die x16-Bit-Konfiguration und die VDDQ- und VSSQ-Kontaktflecke für die x32-Bit-Konfiguration getrennt vorgesehen, und VDDQ- und VSSQ-Kontaktflecke 21 und 22 für die x32-Bit-Konfiguration sind in der umgekehrten Reihenfolge relativ zu der Stiftreihenfolge angeordnet, und dann wird die in Fig. 4 gezeigte Leiterrahmenstruktur verwirklicht. Folglich ist die Reihenfolge der VDDQ- und VSSQ-Kontaktflecke die gleiche, wie sie von außerhalb des Gehäuses gesehen werden.
Für die x16-Bit-Konfiguration, die eine kleinere Stiftzahl benötigt, ist das in Fig. 4 gezeigte Leiterrahmenlayout unnötig. Dagegen erhöht das Leiterrahmenlayout in Fig. 4, wenn es für die x16-Bit-Konfiguration verwendet wird, die Größe der Halbleitervorrichtung. Daher wird der Leiterrahmen nicht herum erstreckt, wie in Fig. 4 gezeigt ist. Die VDDQ- und VSSQ- Kontaktflecke 19 und 20 für die x16-Bit-Konfiguration sind in der gleichen Reihenfolge wie die Reihenfolge der Stifte angeordnet.
Für die Halbleiterspeichervorrichtung nach der fünften Ausführungsform ist die Reihenfolge der VDDQ- und VSSQ-Stifte die gleiche, wie sie von außen gesehen wird, unabhängig davon, ob die Halbleiterspeichervorrichtung die x16-Bit-Konfiguration oder die x32-Bit-Konfiguration aufweist. Diese Halbleitervorrichtung ist daher an verschiedene Gehäuse anpaßbar und zusätzlich an sowohl x16-Bit als auch x32-Bit anpaßbar.

Sechste Ausführungsform

Gemäß einer sechsten Ausführungsform sind alle in Zusammenhang mit der ersten bis fünften Ausführungsform beschriebenen Kontaktfleckstrukturen kombiniert.
Es wird Bezug genommen auf Fig. 8; Kontaktflecke in einer Halbleiterspeichervorrichtung sind in dem Peripheriebereich entlang eines jeden E/W-Bandes angeordnet. Zusätzlich sind VDD- und VSS-Kontaktflecke 11 und 12 für die x32-Bit-Konfiguration nahe dem Zentrum des N/S-Bandes angeordnet. Weiterhin sind jene Kontaktflecke auf jedem Ende der Kontaktflecklinien in umgekehrter Reihenfolge relativ zu der Stiftreihenfolge angeordnet. Weiterhin sind die VDDQ- und VSSQ-Kontaktflecke 21 und 22, die in den Kontaktflecken umgekehrter Reihenfolge enthalten sind, für die x32-Bit-Konfiguration benutzt, während die VDDQ- und VSSQ-Kontaktflecke 19 und 20 für die x16-Bit- Konfiguration in der gleichen Reihenfolge wie die Stiftreihenfolge angeordnet. Zusätzlich sind die VDD- und VSS- Kontaktflecke 17 und 18 für die x16-Bit-Konfiguration in Paaren auf entsprechenden Enden der Kontaktflecklinien angeordnet.
Gemäß der sechsten Ausführungsform ist die Halbleiterspeichervorrichtung anpaßbar an alle BGA-Gehäuse, MCP und TSOP und weiter an alle x16- und x32-Bit-Konfigurationen. Die Halbleiterspeichervorrichtung ist somit an verschiedene Strukturen durch einfaches Auswählen einer Bondoption bei einem Zusammensetzvorgang anpaßbar.

VDC-Schaltung

Siebte Ausführungsform

Gemäß einer siebten Ausführungsform sind wie bei der ersten bis sechsten Ausführungsform Kontaktflecke auf jedem E/W-Band angeordnet, und VDD- und VSS-Kontaktflecke, als die äußersten Kontaktflecke der Kontaktflecklinien angeordnet waren, sind nahe dem Zentrum des N/S-Band angeordnet. Weiterhin sind gemäß der siebten Ausführungsform VDC-Schaltungen in der Nähe der Stromversorgungskontaktflecke angeordnet. Die VDC-Schaltungen enthalten eine VDCS-Schaltung für ein Speicherzellenfeld und eine VDCP-Schaltung für einen Peripherieschaltungskomplex.
Fig. 9 zeigt ein Layout von VDCS- und VDCP-Schaltungen gemäß der siebten Ausführungsform. Auf jedem E/W-Band sind zwei VDCS-Schaltungen 81 und VDCP-Schaltungen 82, die hauptsächlich für das BGA-Gehäuse und das MCP benutzt werden, angeordnet. Zusätzlich sind VDCS- und VDCP-Schaltungen 83 und 84, die hauptsächlich für das TSOP benutzt werden, auf dem zentralen Teil des N/S-Bandes angeordnet.
Die VDCS- und VDCP-Schaltungen 81 und 82, die auf dem E/W-Band angeordnet sind, können jeweils für die x16-Bit-Konfiguration benutzt werden, und die VDCS- und VDCP-Schaltungen 83 und 84, die auf dem N/S-Band angeordnet sind, können jeweils für die x32-Bit-Konfiguration benutzt werden.
Die Zahl der VDCS-Schaltungen 81 und 83 und der VDCP- Schaltungen 82 und 84 ist nicht auf die in Fig. 9 gezeigte begrenzt, und sie kann jede benötigte Zahl gemäß der Kapazität des internen Schaltungskomplexes sein, der die Stromversorgung benutzt.
Gemäß der siebten Ausführungsform sind die VDCS- und VDCP- Schaltungen in dem Peripheriebereich gemäß den Kontaktflecken angeordnet, die auf dem Peripheriebereich angeordnet sind, und jene Schaltungen sind so nahe wie möglich an den Stromversorgungskontaktflecken angeordnet. Die Halbleiterspeichervorrichtung mit den Kontaktflecken, die auf dem Peripheriebereich angeordnet sind, ist somit an verschiedene Gehäuse ohne Verschlechterung der Stromversorgungseigenschaften anpaßbar.

Achte Ausführungsform

Gemäß einer achten Ausführungsform kann die Fähigkeit der VDCS-Schaltungen 81 und 83 oder der VDCP-Schaltungen 82 und 84 geändert werden in Abhängigkeit davon, ob eine Halbleiterspeichervorrichtung als eine x16-Bit-Vorrichtung oder ein x32-Bit- Vorrichtung benutzt wird. Mit andern Worten, eine x16-Bit- Halbleiterspeichervorrichtung kann mit einer kleineren Leistung als der betrieben werden, die benötigt wird, wenn die Vorrichtung als eine x32-Bit-Vorrichtung benutzt wird, und folglich kann die Fähigkeit der VDC-Schaltungen geeignet niedriger zum Verringern des Leistungsverbrauches gemacht werden.
Die VDCS-Schaltungen 81 und 83 und die VDCP-Schaltungen 82 und 84 weisen die gleiche Struktur auf. Dann wird die Struktur der VDCS-Schaltung 81 im folgenden beschrieben.
Es wird Bezug genommen auf Fig. 10; die VDCS-Schaltung 81 enthält eine Differentialverstärkerschaltung 811, eine Treiberschaltung 812, einen Umschalter 813, interne Knoten 814 und 815 und einen externen Stromversorgungsknoten 816 und einen internen Stromversorgungsknoten 817.
Die Differentialverstärkerschaltung 811 enthält P-Kanal-MOS- Transistoren 8111 und 8112 und N-Kanal-MOS-Transistoren 8113 und 8114. Der N-Kanal-MOS-Transistor 8113 empfängt ein internes Stromversorgungspotential int. VDD als Treiberpotential, das von der VDCS-Schaltung 81 ausgegeben wird. Der N-Kanal- MOS-Transistor 8114 empfängt ein Referenzpotential VREF als Treiberpotential, das ein Zielpotential des internen Stromversorgungspotentiales int. VDD ist.
Die Differentialverstärkerschaltung 811 verstärkt eine Potentialdifferenz zwischen dem internen Stromversorgungspotential int. VDD und dem Referenzpotential VREF und gibt die verstärkte Potentialdifferenz als ein Ausgangspotential an den internen Knoten 813 aus.
Die Treiberschaltung 812 enthält P-Kanal-MOS-Transistoren 8121 und 8122. Der P-Kanal-MOS-Transistor 8121 empfängt das Ausgangspotential von der Differentialverstärkerschaltung 811 als ein Treiberpotential. Der P-Kanal-MOS-Transistor 8122 empfängt ein Ausgangspotential von dem Umschalter 813, der später beschrieben wird, als Treiberpotential.
Die Treiberschaltung 812 senkt entsprechend den Ausgangspotentialen der Differentialverstärkerschaltung 811 und des Umschalters 813 ein externes Stromversorgungspotential ext. VDD von dem externen Stromversorgungsknoten 816 auf das interne Stromversorgungspotential int. VDD, was folglich an den internen Stromversorgungsknoten 817 ausgegeben wird.
Der Umschalter 813 enthält Inverter 8131-8133, P-Kanal-MOS- Transistoren 8134 und 8135 und einen N-Kanal-MOS-Transistor 8136. Ein an den Inverter 8131 geliefertes Signal weist einen H-(logischen hoch)Pegel, wenn die Halbleiterspeichervorrichtung als eine x16-Bit-Vorrichtung benutzt wird, und einen L- (logischen niedrig)Pegel, wenn die Halbleiterspeichervorrichtung als eine x32-Bit-Vorrichtung benutzt wird, auf. Der P- Kanal-MOS-Transistor 8134 empfängt eine Ausgabe des Inverters 8132 als ein Treiberpotential. Der N-Kanal-MOS-Transistor 8136 und der P-Kanal-MOS-Transistor 8135 empfangen eine Ausgabe des Inverters 8183 als ein Treiberpotential. Die Drainseite des P- Kanal-MOS-Transistors 8135 ist mit dem externen Stromversorgungsknoten 8116 verbunden.
Wenn das an den Inverter 8131 gelieferte Signal den H-Pegel aufweist, d. h. für die x16-Bit-Konfiguration, lädt der Umschalter 813 den internen Knoten 815 zum Bewirken, daß der Knoten das externe Stromversorgungspotential ext. VDD über den P-Kanal-MOS-Transistor 8135 erreicht.
Wenn andererseits das an den Inverter 8131 gelieferte Signal den L-Pegel aufweist, d. h. für die x32-Bit-Konfiguration, liefert der Umschalter 813 den Potentialpegel des internen Knotens 814 direkt zu dem internen Knoten 815.
Wenn die Halbleiterspeichervorrichtung als eine x32-Bit-Vorrichtung tätig ist und das interne Stromversorgungspotential int. VDD höher als das Referenzpotential VREF ist, weist das Ausgangspotential der Differentialverstärkerschaltung 811, die für den internen Knoten 814 vorgesehen ist, den H-Pegel so auf, daß die P-Kanal-MOS-Transistoren 8121 und 8122 der Treiberschaltung 812 beide ausgeschaltet sind, und die Stromlieferung zu dem internen Stromversorgungsknoten 817 ist gestoppt. Folglich nimmt das interne Stromversorgungspotential int. VDD ab.
Wenn andererseits das interne Stromversorgungspotential int. VDD niedriger als das Referenzpotential VREF ist, weist das Ausgangspotential der Differentialverstärkerschaltung 811, das für den internen Knoten 814 vorgesehen ist, den L-Pegel so auf, daß die P-Kanal-MOS-Transistoren 8121 und 8122 der Treiberschaltung 812 beide eingeschaltet sind, und Strom wird von dem externen Stromversorgungsknoten 816 zu dem internen Stromversorgungsknoten 817 über die P-Kanal-MOS-Transistoren 8121 und 8122 geliefert. Folglich steigt das interne Stromversorgungspotential int. VDD.
Wenn die Halbleiterspeichervorrichtung als eine x16-Bit-Vorrichtung tätig ist, ist der Potentialpegel des internen Knotens 815 auf dem H-Pegel, wie oben beschrieben wurde, so daß der P-Kanal-MOS-Transistor 8122 der Treiberschaltung 812 immer in dem AUS-Zustand ist. Wenn das interne Stromversorgungspotential int. VDD höher als das Referenzpotential VREF ist, weist das Ausgangspotential der Differentialverstärkerschaltung 811, das für den internen Knoten 814 vorgesehen ist, den H-Pegel so auf, daß der P-Kanal-MOS-Transistor 8121 der Treiberschaltung 812 ausgeschaltet ist und die Stromversorgung zu dem internen Stromversorgungsknoten 817 gestoppt ist. Folglich fällt das interne Stromversorgungspotential int. VDD.
Wenn andererseits das interne Stromversorgungspotential int. VDD niedriger als das Referenzpotential VREF ist, weist das Ausgangspotential der Differentialverstärkerschaltung 811, das für den Knoten 814 vorgesehen ist, den L-Pegel so auf, daß der P-Kanal-MOS-Transistor 8121 der Treiberschaltung 812 eingeschaltet ist, und Strom wird von dem externen Stromversorgungsknoten 812 zu dem internen Stromversorgungsknoten 817 über den P-Kanal-MOS-Transistor 8121 geliefert. Dann steigt das interne Stromversorgungspotential int. VDD. Der P-Kanal- MOS-Transistor 8122 ist jedoch in dem AUS-Zustand, und so ist die Stromversorgungsfähigkeit der Treiberschaltung 812 zu dem internen Stromversorgungsknoten 817 die Hälfte von dem, als wenn die Halbleiterspeichervorrichtung als eine x32-Bit-Vorrichtung tätig ist. Die Fähigkeit ist somit abgesenkt.
Gemäß der achten Ausführungsform wird somit die Fähigkeit der VDC-Schaltung geeignet für die x16-Bit-Vorrichtung eingestellt, die weniger Leistung verbraucht als die der x32-Bit- Vorrichtung, und somit werden Leistungseinsparungen für die x16-Bit-Vorrichtung erzielt.

Neunte Ausführungsform

Die Fähigkeit der Treiberschaltung 812 für die x16-Bit-Konfiguration wird gemäß der achten Ausführungsform niedriger gemacht. Gemäß der neunten Ausführungsform wird die Fähigkeit der Differentialverstärkerschaltung 811 abgesenkt zum Erzielen eines ähnlichen Vorteils wie der der achten Ausführungsform.
Gemäß der neunten Ausführungsform werden anstelle der VDCS- Schaltungen 81 und 83 und der VDCP-Schaltungen 82 und 84 VDCS- Schaltungen 81A und 83A und VDCP-Schaltungen 82A und 84A entsprechend verwendet. Die VDCS-Schaltungen 81A und 83A und die VDCP-Schaltungen 82A und 84A weisen die gleiche Struktur auf. Die Struktur wird hier im folgenden von der VDCS-Schaltung 81A beschrieben.
Es wird Bezug genommen auf Fig. 11; die VDCS-Schaltung 81A enthält eine Differentialverstärkerschaltung 811A, eine Treiberschaltung 812A, einen internen Knoten 814, einen externen Stromversorgungsknoten 816 und einen internen Stromversorgungsknoten 817.
Die Differentialverstärkerschaltung 811A enthält zusätzlich zu den Komponenten der Differentialverstärkerschaltung 811 der achten Ausführungsform, die oben beschrieben wurde, einen Inverter 8115 und N-Kanal-MOS-Transistoren 8116 und 8117.
Wenn die Halbleiterspeichervorrichtung als eine x16-Bit-Vorrichtung benutzt wird, weist das zu dem Inverter 8115 gelieferte Signal den H-Pegel auf, während es den L-Pegel aufweist, wenn die Halbleiterspeichervorrichtung als eine x32-Bit-Vorrichtung benutzt wird. Der N-Kanal-MOS-Transistor 8116 empfängt eine Ausgabe des Inverters 8115 als ein Treiberpotential. Der N-Kanal-MOS-Transistor 8117, der mit einem Treiberpotential immer mit dem H-Pegel beliefert wird, ist immer in dem EIN-Zustand.
Die Differentialverstärkerschaltung 811A verstärkt eine Potentialdifferenz zwischen dem internen Stromversorgungspotential int. VDD und dem Referenzpotential VREF und gibt die verstärkte Potentialdifferenz als ein Ausgangspotential an den internen Knoten 814 aus. Der Potentialpegel, der für den internen Knoten 814 vorgesehen ist, unterscheidet sich in Abhängigkeit von dem an den Inverter 8115 gelieferten Signal.
Wenn das an den Inverter 8115 gelieferte Signal den H-Pegel aufweist, d. h. für x16-Bit-Konfiguration, wird der N-Kanal- MOS-Transistor 8116 ausgeschaltet, so daß der Potentialpegel des internen Knotens 814 relativ höher ist, als wenn der N- Kanal-MOS-Transistor 816 in dem EIN-Zustand ist, als wenn die Vorrichtung als x32-Bit-Vorrichtung benutzt würde.
Die Treiberschaltung 812A ist aus einem P-Kanal-MOS-Transistor 8121 nur aufgebaut. Der P-Kanal-MOS-Transistor 8121, der das Potential auf dem internen Knoten 814 als Treiberpotential benutzt, senkt das externe Stromversorgungspotential ext. VDD, das von dem externen Stromversorgungsknoten 816 vorgesehen wird, auf das interne Stromversorgungspotential int. VDD, das folglich an den internen Stromversorgungsknoten 817 geliefert wird.
Wie oben beschrieben wurde, ist für die x16-Bit-Konfiguration der Potentialpegel des internen Knotens 814 in der VDCS- Schaltung 81A relativ höher als der für die x32-Bit-Konfiguration, so daß der Strom, der in der Treiberschaltung 812A von dem externen Stromversorgungsknoten 816 zu dem internen Stromversorgungsknoten 817 geliefert wird, abnimmt. Mit anderen Worten, die Fähigkeit der VDCS-Schaltung 81A für die x16-Bit- Konfiguration ist niedriger als für die x32-Bit-Konfiguration. Auf diese Weise wird gemäß der neunten Ausführungsform die Fähigkeit der VDC-Schaltung geeignet für die x16-Bit-Vorrichtung eingestellt, die weniger Leistung als die x32-Bit-Vorrichtung verbraucht, und somit können Leistungsersparnisse für die x16-Bit- Konfiguration erzielt werden, wie es bei der achten Ausführungsform geschah.

ALIVE-Schaltung

Zehnte Ausführungsform

Gemäß der zehnten Ausführungsform ist eine ALIVE-Schaltung, die als Einschaltschaltung dient, mit jeder der VDCS- Schaltungen 81 für die x16-Bit-Konfiguration verbunden, die auf dem E/W-Band in der siebten Ausführungsform angeordnet sind.
Es wird Bezug genommen auf Fig. 12, die ALIVE-Schaltung, die mit der VDC-Schaltung verbunden ist, erzeugt ein Signal /ALIVE und liefert das Signal zu der VDC-Schaltung zum Verstärken der Fähigkeit der VDC-Schaltung, wenn das interne Stromversorgungspotential int. VDD keinen ausreichenden Pegel nach dem Einschalten der Halbleiterspeichervorrichtung erreicht.
Dann empfängt die VDC-Schaltung das Signal /ALIVE zum Erhöhen des Stromes, der zu dem internen Stromversorgungsknoten geliefert wird, und folglich zum Bewirken, daß das interne Stromversorgungspotential int. VDD früher ansteigt.
Fig. 13 zeigt eine Schaltungsstruktur der ALIVE-Schaltung. Die ALIVE-Schaltung 100 enthält N-Kanal-MOS-Transistoren 101 bis 106, P-Kanal-MOS-Transistoren 107-110, Widerstände 111 und 112, externe Stromversorgungsknoten 113-115, interne Stromversorgungsknoten 116 und 117, interne Knoten 118-122, einen Inverter 123 und einen Ausgangsknoten 124.
Es sei angenommen, daß die gesamte Schaltung in dem Anfangszustand ausgeschaltet ist und das externe Stromversorgungspotential ext. VDD und das interne Stromversorgungspotential int. VDD beide den L-Pegel aufweisen. Nach dem Einschalten steigt das externe Stromversorgungspotential ext. VDD auf den H-Pegel, während das interne Stromversorgungspotential int. VDD, das die Stromversorgung für verschiedene, interne Schaltungen vorsieht, nicht unmittelbar auf den H-Pegel nach dem Einschalten ansteigt.
Zu dieser Zeit weist die ALIVE-Schaltung 100 ihren internen Zustand wie folgt auf. Die externen Stromversorgungsknoten 113-115 weisen den H-Pegel auf; die internen Stromversorgungsknoten 116 und 117 weisen den L-Pegel auf; der interne Knoten 118 weist den L-Pegel gemäß dem L-Pegel des internen Stromversorgungsknotens 116 auf; der interne Knoten 119 weist den L- Pegel gemäß dem L-Pegel des internen Stromversorgungsknotens 117 auf; der interne Knoten 120 weist den L-Pegel auf; der interne Knoten 121 weist den H-Pegel auf, da der externe Stromversorgungsknoten 114 und der interne Knoten 120 den H- bzw. L-Pegel aufweisen. Folglich weist der interne Knoten 122 den L-Pegel auf, so daß das Signal /ALIVE, das über den Inverter 123 zu dem Ausgangsknoten 124 geliefert wird, den H-Pegel aufweist.
Dann steigt das interne Stromversorgungspotential int. VDD zum Ändern des internen Zustandes der ALIVE-Schaltung 100, wie unten beschrieben wird. Das interne Stromversorgungspotential int. VDD auf dem internen Stromversorgungsknoten 116 und 117 weist den H-Pegel auf, und folglich weist der interne Knoten 118 den H-Pegel auf, und der interne Knoten 121 weist den L- Pegel auf. Der interne Stromversorgungsknoten 122 weist somit den H-Pegel so auf, daß das über den Inverter 123 zu dem Ausgangsknoten 124 gelieferte Signal /ALIVE den L-Pegel aufweist. Weiter weist der interne Knoten 119 den L-Pegel gemäß dem H- Pegel des internen Stromversorgungsknotens 116 auf, und der interne Knoten 120 weist den H-Pegel gemäß dem H- bzw. L-Pegel des externen Stromversorgungsknotens 113 und des internen Knotens 121 auf. Somit wird der Knoten 121 mit keinem Strom von dem externen Stromversorgungsknoten 114 versehen und verbleibt auf dem L-Pegel, und das Signal /ALIVE, das für den Ausgangsknoten 124 vorgesehen wird, bleibt auch auf dem L-Pegel.
Eine VDCS-Schaltung, an die das Signal /ALIVE eingegeben wird, weist eine Schaltungsstruktur auf, wie unten beschrieben wird. Es wird Bezug genommen auf Fig. 14; eine VDCS-Schaltung 81B, an die das Signal /ALIVE eingegeben wird, enthält N-Kanal-MOS- Transistoren 8118 und 8119 zusätzlich zu den Komponenten der VDCS-Schaltung 81.
Der N-Kanal-MOS-Transistor 8118 empfängt als seinen Treibereingang das Signal /ALIVE von der ALIVE-Schaltung 100 zum Tätigwerden. Der N-Kanal-MOS-Transistor 8119 empfängt als seinen Treibereingang ein Signal ACT zum Aktivieren der VDCS- Schaltung 81B zum Tätigwerden. Ein Betrieb wird hier im folgenden unter der Annahme beschrieben, daß das Signal ACT immer in dem EIN-Zustand ist und somit der N-Kanal-MOS-Transistor 8119 immer in dem EIN-Zustand ist.
Unmittelbar nach dem Einschalten weist das Signal /ALIVE den H-Pegel so auf, daß der N-Kanal-MOS-Transistor 8118 eingeschaltet wird, und der interne Knoten 814 weist seinen Potentialpegel relativ niedriger als bei dem normalen Betrieb auf.
Dann liefert eine Treiberschaltung 812 einen größeren Strombetrag von einem externen Stromversorgungsknoten 816 zu einem internen Stromversorgungsknoten 817 zum Fördern des Aufladens des internen Stromversorgungsknotens 817. Mit andern Worten, die VDCS-Schaltung 81D ist zum früheren Anheben des internen Stromversorgungspotentiales int. VDD tätig.
Dann steigt das interne Stromversorgungspotential int. VDD zum Bewirken, daß das Signal /ALIVE den L-Pegel annimmt und der N- Kanal-MOS-Transistor 818 ausgeschaltet wird. Folglich kehrt der Potentialpegel des internen Knotens 814 von einer Differentialverstärkerschaltung 811 zu einem normalen Pegel zurück.
Bezüglich der obigen Beschreibung unter Bezugnahme auf Fig. 14 wird ein Signal /ALIVE zu der VDCS-Schaltung 81 eingegeben, die in Zusammenhang mit der achten Ausführungsform erörtert wurde. Das Signal /ALIVE kann jedoch an die VDCS-Schaltung 81A eingegeben werden, die in Zusammenhang mit der neunten Ausführungsform beschrieben wurde, mit einer ähnlichen Struktur wie oben erörtert wurde.
Weiterhin, obwohl die VDCS-Schaltung oben beschrieben wurde, ist eine ähnliche Beschreibung auf die VDCP-Schaltung anwendbar. In diesem Fall ist die ALIVE-Schaltung 100 mit irgendeiner der VDCP-Schaltungen 82 für die x16-Bit-Konfiguration verbunden, die auf dem E/W-Band angeordnet sind.
Wenn VDCP-Schaltungen 82A auf dem E/W-Band angeordnet sind, kann die ALIVE-Schaltung 100 mit irgendeiner der VDCP- Schaltungen 82A verbunden werden.
Es sei angemerkt, daß allgemein eine Mehrzahl von VDCS- Schaltungen und eine Mehrzahl von VDCP-Schaltungen angeordnet sind, und entsprechende Ausgänge aller VDCS-Schaltungen miteinander verbunden sind, und die entsprechenden Ausgänge aller VDCP-Schaltungen ebenfalls miteinander verbunden sind.
Gemäß der zehnten Ausführungsform ist die ALIVE-Schaltung 100 nur mit mindestens einer der VDCS-Schaltungen 81 (oder VDCS- Schaltungen 81A) für die x16-Bit-Konfiguration, die auf dem E/W-Band angeordnet sind, verbunden, und keine ALIVE-Schaltung ist für die VDCS-Schaltung 83 (oder VDCS-Schaltung 83A) für die x32-Bit-Konfiguration vorgesehen, die auf dem N/S-Band angeordnet ist. Ähnlich ist die ALIVE-Schaltung 100 nur mit irgendeiner von mindestens einer VDCP-Schaltung 82 (oder VDCP- Schaltung 82A) für die x16-Bit-Konfiguration, die auf dem E/W- Band angeordnet sind, verbunden, und keine ALIVE-Schaltung ist für die VDCP-Schaltung 84 (oder VDCP-Schaltung 84A) für die x32-Bit-Konfiguration vorgesehen, die auf dem N/S-Band angeordnet sind.
Wie oben beschrieben wurde, weist gemäß der zehnten Ausführungsform die Halbleiterspeichervorrichtung ein Minimum an benötigten ALIVE-Schaltungen 100 auf. Dann kann die Vorrichtung in ihrem normalen Zustand so früh wie möglich erreichen, während Leistungseinsparungen möglich sind. Zusätzlich gibt es keine unnötige ALIVE-Schaltung, und folglich kann die Vorrichtungsgröße verringert werden.

Datenbusstruktur

Elfte Ausführungsform

Gemäß einer elften Ausführungsform ist ein optimaler Datenbus gemäß den Kontaktflecken aufgebaut, die auf dem Peripheriebereich angeordnet sind. Zum Vergleich zeigt Fig. 15 ein Datenbuslayout für eine Anordnung von Kontaktflecken in den Zentralbereich in einem TSOP.
Fig. 15 stellt schematisch eine Halbleiterspeichervorrichtung zum Beschreiben der Datenübertragung dar. Die Halbleiterspeichervorrichtung enthält Bänke 201-204, DQ-Kontaktflecke 205, lokale I/O-Leitungen 206 und einen Datenbus 207.
Die Bänke 201-204 sind jeweils ein Speicherzellenfeld, das eine Mehrzahl von Speicherzellen enthält.
Signale werden für die Halbleiterspeichervorrichtung durch die DQ-Kontaktflecke 205 und davon vorgesehen.
Lokale I/O-Leitungen (hier im folgenden LIO-Leitungen) 206 sind zum Übertragen von Daten zwischen den Bänken 201-205 und dem Datenbus 207 vorgesehen. Die LIO-Leitungen 206 enthalten alle Leitungen, die durch Pfeile dargestellt sind, die jede Bank mit dem Datenbus 207 verbinden.
Der Datenbus 207 erstreckt sich über die Halbleiterspeichervorrichtung.
Wenn die Kontaktflecke auf dem Zentralbereich angeordnet sind, sind die DQ-Kontaktflecke 205 auf dem Zentralbereich angeordnet, und Eingangs/Ausgangsschaltungen (nicht gezeigt) sind nahe den DQ-Kontaktflecken 205 angeordnet. Folglich werden Daten, die aus den Bänken 201-204 jeweils über die LIO-Leitungen 206 gelesen sind, zu den Eingangs/Ausgangsschaltungen und den DQ- Kontaktflecken 205 über den Datenbus 207 ausgegeben, der auf dem Zentralbereich des Chips vorgesehen ist und mit jeder der Bänke 201-204 verbunden ist.
Fig. 16 zeigt ein Datenbuslayout gemäß der elften Ausführungsform. Gemäß den auf dem Peripheriebereich angeordneten Kontaktflecken sind DQ-Flecke 205 auf dem E/W-Band angeordnet. Ein Datenbus 207 ist zwischen den Bänken und den Kanten der Bänke auf dem E/W-Band angeordnet. Daten werden aus jeder Bank in den zentralen Datenbus gelesen, der durch das Bezugszeichen 2071 bezeichnet ist.
Wenn die Kontaktflecke auf dem Peripheriebereich angeordnet sind, sind die DQ-Kontaktflecke 205 auf dem E/W-Band angeordnet, und die Eingangs/Ausgangsschaltungen (nicht gezeigt) sind nahe den DQ-Kontaktflecken 205 angeordnet. Daher sollten die aus den Bänken 201-204 gelesenen Daten jeweils über die LIO- Leitungen 26 zu den DQ-Kontaktflecken 205 auf dem E/W-Band übertragen werden. Dann werden die Daten gemäß der elften Ausführungsform von jeder Bank auf den zentralen Datenbus 2071 gelesen, und diese Daten werden zu der Eingangs/Ausgangsschaltung und den DQ-Kontaktflecken auf dem E/W- Band durch den Bereich zwischen den Bänken übertragen. Ein Signal zum Schreiben von Daten wird entlang des gleichen Weges übertragen.
Es sei unerwünscht, jede Bank so zu drehen, daß sich die LIO- Leitungen 206 zu dem äußeren Ende des Chips erstrecken und somit Daten auf den Datenbus 207 gelesen werden, der auf dem E/W-Band vorgesehen ist, da die längste Route der Datenübertragung länger als die des in Fig. 16 gezeigten Datenbuslayouts ist.
Gemäß der elften, oben beschriebenen Ausführungsform wird die optimale Datenbusstruktur für die Kontaktflecke erzielt, die auf dem Peripheriebereich angeordnet sind. Somit ist die Halbleiterspeichervorrichtung an verschiedene Gehäuse anpaßbar, und die Verschlechterung davon in den Eigenschaften aufgrund einer Datenübertragungsverzögerung kann vermieden werden.

Zwölfte Ausführungsform

Gemäß einer zwölften Ausführungsform sind Ausgleichsschaltungen entsprechend für die verstreuten Teile des Datenbusses der elften Ausführungsform vorgesehen. Der Datenbus ist aus komplementären Datenleitungen (gepaarte Leitungen) gebildet, obwohl die Datenbusstruktur der elften Ausführungsform eine optimale für die auf dem Peripheriebereich angeordneten Kontaktflecke ist, ist die längste Datenroute länger als die für die herkömmliche Anordnung von Kontaktflecken auf dem Zentralbereich. Zum Vermeiden von Datenverzögerung aufgrund dieser Tatsache sind Ausgleichsschaltungen auf mehreren verstreuten Teilen des Datenbusses angeordnet.
Fig. 17 zeigt eine Anordnung als ein Beispiel von Ausgleichsschaltungen 208 auf mehreren verstreuten Teilen des in Fig. 16 gezeigten Datenbusses 207. Ausgleichsschaltungen 208 sind jeweils ein N-Kanal-MOS-Transistor, der zwischen gepaarten Leitungen verbunden ist, die den Datenbus 207 darstellen, und der N-Kanal-Transistor wird zu einem vorbestimmten Zeitpunkt zum Ausgleichen der entsprechenden Potentialpegel auf den gepaarten Leitungen eingeschaltet.
Gemäß der zwölften Ausführungsform sind Ausgleichsschaltungen 208 für mehrere verstreute Teile des Datenbusses 207 so vorgesehen, daß die übertragenen Daten an der Verschlechterung gehindert werden.

Dreizehnte Ausführungsform

Zeigt ein Layout eines Datenbusses 207 gemäß einer dreizehnten Ausführungsform. Gemäß der dreizehnten Ausführungsform ist der Datenbus 207 auf dem N/S-Band zum Vorsehen eines Weges von einem Datenbus 2071, der auf dem Zentralbereich vorgesehen ist, zu den DQ-Kontaktflecken 205, die auf dem E/W-Band angeordnet sind. Der längste Weg der Daten der dreizehnten Ausführungsform ist gleich der der elften Ausführungsform.
Gemäß der dreizehnten Ausführungsform wird eine optimale Datenbusstruktur für die Kontaktflecke erzielt, die auf dem Peripheriebereich angeordnet sind, wie es bei der elften Ausführungsform der Fall ist. Daher kann die Halbleiterspeichervorrichtung an verschiedene Gehäuse angepaßt werden, und die Verschlechterung davon in ihren Eigenschaften aufgrund der Datenübertragungsverzögerung kann vermieden werden.

Vierzehnte Ausführungsform

Gemäß einer vierzehnten Ausführungsform ist ein optimaler Datenbus für ein Speicherzellenfeld mit einer hierarchischen I/O-Struktur strukturiert. Fig. 19 zeigt ein Layout eines Datenbusses 207 gemäß der vierzehnten Ausführungsform. Bei der hierarchischen I/O-Struktur werden Daten eingegeben/ausgegeben in jede Bank/aus jeder Bank parallel zu dem E/W-Band über globale Datenleitungen 209 (einschließlich aller Leitungen, die durch Pfeile dargestellt sind, die jede Bank und den Datenbus 207 verbinden, wie in Fig. 19 gezeigt ist). Dann werden gemäß der vierzehnten Ausführungsform Daten aus jeder Bank auf einen zentralen Datenbus 2072 gelesen und zu den Eingangs/Ausgangsschaltungen und den DQ-Kontaktflecken übertragen, die auf dem E/W-Band vorgesehen sind.
Die vierzehnte Ausführungsform sieht für das Speicherzellenfeld mit der hierarchischen I/O-Struktur die optimale Datenbusstruktur vor, wenn die Kontaktflecke auf dem Peripheriebereich angeordnet sind. Selbst wenn daher eine Halbleiterspeichervorrichtung die hierarchische I/O-Struktur aufweist, kann die Halbleiterspeichervorrichtung an verschiedene Gehäuse angepaßt werden.

Fünfzehnte Ausführungsform

Gemäß einer fünfzehnten Ausführungsform ist jede Bank unterteilt, und ein Datenbus ist zwischen den resultierenden Bänken zum Zweck der Verringerung der Datenbuslänge vorgesehen, wenn die Kontaktflecke auf dem Peripheriebereich angeordnet sind. Es wird Bezug genommen auf Fig. 20; Bänke 201-204 sind jeweils in zwei Bänke 2011 und 2012, 2021 und 2022, 2031 und 2032 und 2041 und 2042 unterteilt, die in der N/S-Richtung angeordnet sind. Dann werden entsprechende Positionen der Bänke 2012 und 2042 ausgetauscht, und die entsprechenden Positionen der Bänke 2022 und 2032 werden ausgetauscht. Datenbusse 2073 und 2074 sind auf entsprechenden Räumen angeordnet, die durch Unterteilen der Bänke erzeugt sind, und Daten werden zwischen den Datenbussen und einer jeden LIO-Leitung 206 übertragen.
Auf diese Weise werden die Bänke, wie in Fig. 20 gezeigt, unterteilt zum deutlichen Verringern der Datenbuslänge.
Gemäß der fünfzehnten Ausführungsform sind die Bänke jeweils unterteilt, und einige der resultierenden Bänke weisen ihre Positionen vertauscht auf zum Vermeiden der Datenübertragung von der NORD-Seite zu der SÜD-Seite. Selbst wenn daher Kontaktflecke auf dem Peripheriebereich angeordnet sind, kann die Datenbuslänge verringert werden, so daß eine Halbleiterspeichervorrichtung erzielt wird, deren Eigenschaften daran gehindert werden, aufgrund der Datenübertragungsverzögerung verschlechtert zu werden.

Anordnung der VDC-Schaltung

Sechzehnte Ausführungsform

Gemäß einer sechzehnten Ausführungsform ist die VDC-Schaltung, die auf dem N/S-Band angeordnet ist, unter einer VDDS-Leitung angeordnet, die eine interne Stromversorgungsleitung ist, die auf dem Peripheriebereich entlang des N/S-Bandes vorgesehen ist. Zum Vergleich zeigt Fig. 21 eine Anordnung als ein Beispiel einer VDC-Schaltung, wenn die Kontaktflecke auf dem Zentralbereich angeordnet sind. In Fig. 21 ist nur die NORD- Seite (ähnlich zu der SÜD-Seite) der Halbleiterspeichervorrichtung gezeigt. Die VDDS-Leitung, die eine interne Stromversorgungsleitung ist, ist entlang der Kante des NORD-Bandes vorgesehen, und ein VDD-Kontaktfleck 11 und eine VDC-Schaltung 8 sind zwischen den Bänken angeordnet.
Fig. 22 zeigt die Anordnung der VDC-Schaltung 8 gemäß der sechzehnten Ausführungsform, wenn Kontaktflecke auf dem Peripheriebereich angeordnet sind. In Fig. 22 ist, wie in Fig. 21, nur die NORD-Seite der Halbleiterspeichervorrichtung gezeigt. Der VDD-Kontaktfleck 11 und die VDC-Schaltung 8 sind nicht zwischen den Bänken, sondern entlang der NORD-Kante angeordnet, und die VDC-Schaltung 8 ist unter der VDDS-Leitung angeordnet.
Gemäß der sechzehnten Ausführungsform, die für die Anordnung der Kontaktflecke auf dem Peripheriebereich ausgelegt ist, ist die VDC-Schaltung 8 auf dem N/S-Band angeordnet, nicht zwischen Bänken, so daß der Raum zwischen den Bänken verringert werden kann, und folglich kann die Chipgröße verkleinert werden.

Siebzehnte Ausführungsform

Gemäß einer siebzehnten Ausführungsform sind klein bemessene VDC-Schaltungen verteilt angeordnet zum weiteren Verringern der Vorrichtungsgröße. Es wird Bezug genommen auf Fig. 23; VDC-Schaltungen 8A einer kleinen Größe werden verwendet und verteilt unter einer VDD-Leitung angeordnet, die eine externe Stromversorgungsleitung ist, die sich entlang des N/S-Bandes erstreckt.
Eine Treiberschaltung, die eine der Komponenten ist, die eine VDC-Schaltung darstellen, weist eine relativ große Struktur auf, während eine Differentialverstärkerschaltung, die auch eine Schaltungskomponente ist, eine relativ kleine Struktur aufweist. Folglich brauchen nur die Treiberschaltungen der VDC-Schaltungen verteilt angeordnet zu werden, während die Differentialverstärkerschaltung davon angeordnet werden kann, ohne verteilt zu werden. In diesem Fall ist der Abstand von der Differentialverstärkerschaltung zu der Treiberschaltung länger, und somit muß die Frage des Rauschens angesprochen werden.
Alternativ kann eine Differentialverstärkerschaltung für mehrere Treiberschaltungen vorgesehen werden, die verteilt angeordnet sind. Wenn ungefähr eine Differentialverstärkerschaltung für zwei Treiberschaltungen vorgesehen wird, kann der Abstand zwischen der Differentialverstärkerschaltung und der Treiberschaltung verkürzt werden, und somit wird der Widerstand gegen Rauschen nicht verschlechtert.
Gemäß der siebzehnten Ausführungsform kann, wie oben beschrieben wurde, die Vorrichtungsgröße weiter verringert werden durch verteiltes Anordnen klein bemessener VDC-Schaltungen 8A entlang des N/S-Bandes.

Achtzehnte Ausführungsform

Gemäß einer achtzehnten Ausführungsform wird die Vorrichtungsgröße noch weiter verringert durch verteiltes Anordnen klein bemessener VDC-Schaltungen 8B auf Leseverstärkerbändern auf einem Speicherzellenfeld.
Es wird Bezug genommen auf Fig. 24; die VDC-Schaltungen 8B kleiner Größe werden benutzt und verteilt auf Leseverstärkerbändern auf einem Speicherzellenfeld angeordnet. Eine VDD- Leitung, die eine externe Stromversorgungsleitung ist und auf dem N/S-Band angeordnet ist, verzweigt sich, um sich über das Speicherzellenfeld zu erstrecken. Im allgemeinen ist die Zahl von VDD-Leitungen kleiner als die der VDDS-Leitungen, die interne Stromversorgungsleitungen sind. Wenn somit nur ein Teil der VDD-Leitungen unterbrochen ist, weist diese Unterbrechung einen großen Einfluß auf den Schaltungskomplex auf. In dieser Hinsicht sieht die achtzehnte Ausführungsform eine Verstärkung der VDD-Leitungen in Hinblick auf den gesamten Schaltungskomplex im Gegensatz zu herkömmlicher Vorrichtung vor.
Wie oben erörtert wurde, sind gemäß der achtzehnten Ausführungsform die VDC-Schaltungen 8B verteilt auf den Leseverstärkerbändern vorgesehen. Daher ist kein Raum für die VDC- Schaltungen auf der N/S-Kante notwendig, was zu einer weiteren Verringerung der Vorrichtungsgröße führt und weiter zu einer Verstärkung der externen Stromversorgungsleitungen führt.

Spannungsmodusumschalter

Neunzehnte Ausführungsform

Eine Halbleiterspeichervorrichtung gemäß einer neunzehnten Ausführungsform ist an verschiedene Gehäuse anpaßbar. Weiterhin kann die Betriebsspannung so geschaltet werden, daß die Vorrichtung eines Chips auf verschiedene Arten der Benutzung angewendet werden kann.
Gemäß der neunzehnten Ausführungsform kann die Betriebsversorgungsspannung zwischen 3,3 V als normale Spannung und 2,5 V als niedrigere Spannung geschaltet werden. Zusätzlich ist in Hinblick auf die Schnittstellenspezifikation das Schalten zwischen einer normalen TTL-Schnittstellenspezifikation und einer 1,8-V-Schnittstellenspezifikation möglich. Das Schalten wird durch Auswählen einer Bondoption bewirkt.
Fig. 25 zeigt eine Schaltungsstruktur eines Umschalters eines Betriebsspannungsmodus gemäß der neunzehnten Ausführungsform. Es wird Bezug genommen auf Fig. 25; der Umschalter des Betriebsspannungsmodus 301 enthält eine Schaltsignalerzeugerschaltung 311, eine Differentialverstärkerschaltung 312, eine Treiberschaltung 313, einen Inverter 314, einen N-Kanal-MOS- Transistor 315, einen internen Knoten 316, einen externen Stromversorgungsknoten 317 und einen internen Stromversorgungsknoten 318.
Die Schaltsignalerzeugerschaltung 311 ist aus einem Spannungsauswahlkontaktfleck 3111, einem Inverter 3112, einem Widerstand 3113 und einem Ausgangsknoten 3114 gebildet. Ein Ausgangssignal /φLV wird in Abhängigkeit davon geschaltet, ob der Spannungsauswahlkontaktfleck 3111 mit einem VDD-Kontaktfleck bei einem Herstellungsvorgang verdrahtet ist. Mit anderen Worten, wenn die Betriebsversorgungsspannung 3,3 V beträgt, ist nichts mit dem Spannungsauswahlkontaktfleck 3111 verdrahtet, und die Schaltsignalerzeugerschaltung 311 gibt das Signal /φLV mit dem H-Pegel an den Ausgangsknoten 3114 aus. Wenn die Betriebsversorgungsspannung 2,5 V beträgt, ist der Spannungsauswahlkontaktfleck 3111 mit dem VDD-Kontaktfleck verdrahtet, und die Schaltsignalerzeugerschaltung 311 gibt das Signal /φLV mit dem L-Pegel an den Ausgangsknoten 3114 aus.
Die Differentialverstärkerschaltung 312 ist aus P-Kanal-MOS- Transistoren 3121 und 3122 und N-Kanal-MOS-Transistoren 3123-3125gebildet. Der N-Kanal-MOS-Transistor 3123 empfängt das interne Stromversorgungspotential int. VDD als sein Treiberpotential zum Tätigwerden. Der N-Kanal-MOS-Transistor 3124 empfängt das Referenzpotential VREF als sein Treiberpotential zum Tätigwerden. Das Referenzpotential VREF ist ein Zielpotential für das interne Stromversorgungspotential int. VDD für die normale Spannung, und VREF kann willkürlich eingestellt werden. Der N-Kanal-MOS-Transistor 3125 empfängt das Signal /φLV von der Schaltsignalerzeugerschaltung 311 als sein Treiberpotential.
Wenn das Signal /φLV den H-Pegel aufweist, verstärkt die Differentialverstärkerschaltung 312 eine Potentialdifferenz zwischen dem internen Stromversorgungspotential int. VDD und dem Referenzpotential VREF und gibt die verstärkte Potentialdifferenz an den internen Knoten 316 aus. Die Differentialverstärkerschaltung 312 ist nicht tätig, wenn das Signal /φLV den L- Pegel aufweist. Wenn das Signal /φLV auf dem L-Pegel ist, wird der N-Kanal-MOS-Transistor 315 eingeschaltet, und der interne Knoten 316 weist einen Potentialpegel auf, der immer auf dem L-Pegel ist.
Die Treiberschaltung 312 ist aus einem P-Kanal-MOS-Transistor 3131 gebildet. Der P-Kanal-MOS-Transistor 331 empfängt ein Potential auf dem internen Knoten 316 als sein Treiberpotential zum Tätigwerden. Der P-Kanal-MOS-Transistor 3131 wird eingeschaltet, wenn der interne Knoten 360 den L-Pegel aufweist, zum Vorsehen eines Stromes von dem externen Stromversorgungsknoten 317 zu dem internen Stromversorgungsknoten 318. Wenn der interne Knoten 316 den H-Pegel aufweist, ist der P-Kanal- MOS-Transistor 3131 ausgeschaltet, und er sieht keinen Strom für den internen Stromversorgungsknoten 318 vor.
Wenn eine Halbleiterspeichervorrichtung mit 3,3 V tätig ist, wird der Spannungsauswahlkontaktfleck 3111 mit nichts bei dem Zusammenbauvorgang verdrahtet. Folglich gibt die Schaltsignalerzeugerschaltung 311 das Signal /φLV mit dem H-Pegel aus. Wenn das Signal /φLV den H-Pegel aufweist, verstärkt die Differentialverstärkerschaltung 312 eine Potentialdifferenz zwischen dem internen Stromversorgungspotential int. VDD und dem Referenzpotential VREF und gibt die verstärkte Potentialdifferenz an den internen Knoten 316 aus. Der N-Kanal-MOS- Transistor 315, der ausgeschaltet ist, beeinflußt nicht den Potentialpegel des internen Knotens 316. Gemäß dem Potentialpegel des internen Knotens 316 schaltet die Treiberschaltung 313 den P-Kanal-MOS-Transistor 3131 ein oder aus zum Einstellen des Stromes, der von dem externen Stromversorgungsknoten 317 geliefert wird, zu dem internen Stromversorgungsknoten 318. Auf diese Weise wird die Spannung 3,3 V auf dem externen Stromversorgungsknoten 317 auf den Pegel des Referenzpotentials VREF auf dem internen Stromversorgungsknoten 318 gesenkt.
Wenn eine Halbleiterspeichervorrichtung mit 2,5 V tätig ist, wird der Spannungsauswahlkontaktfleck 311 mit dem VDD- Kontaktfleck bei dem Zusammenbauvorgang verdrahtet. Dann gibt die Schaltsignalerzeugerschaltung 3111 das Signal /φLV mit dem L-Pegel aus. Wenn das Signal /φLV den L-Pegel aufweist, ist die Differentialverstärkerschaltung 312 nicht tätig, da der N- Kanal-MOS-Transistor 3125 ausgeschaltet ist. Andererseits ist der N-Kanal-MOS-Transistor 315 in dem EIN-Zustand, und der interne Knoten 316 ist immer auf dem L-Pegel. Der P-Kanal-MOS- Transistor 3131 der Treiberschaltung 313 ist immer in dem EIN- Zustand, und das interne Stromversorgungspotential int. VDD auf dem internen Stromversorgungsknoten 318 beträgt 2,5 V gleich der externen Stromversorgungsspannung.
Fig. 26 zeigt eine Schaltungsstruktur eines Umschalters eines Schnittstellenspannungsmodus gemäß der neunzehnten Ausführungsform. Es wird Bezug genommen auf Fig. 26; der Umschalter 302 des Schnittstellenspannungsmodus enthält eine Schaltsignalerzeugerschaltung 321, eine TTL- Schnittstelleneingangsschaltung 322, eine 1,8-V-Schnittstelleneingangsschaltung 323, eine NAND-Schaltung 324 und Inverter 325-328.
Die Schaltsignalerzeugerschaltung 321 ist aus einem Spannungsauswahlkontaktfleck 3211, einem Inverter 3212, einem Widerstand 3213 und einem Ausgangsknoten 3214 gebildet. Ein Ausgangssignal /φIO wird in Abhängigkeit davon geschaltet, ob der Spannungsauswahlkontaktfleck 3211 mit einem VDD-Kontaktfleck bei einem Zusammenbauvorgang verdrahtet ist. Mit anderen Worten, wenn die TTL-Schnittstellenspezifikation verwendet wird, wird der Spannungsauswahlkontaktfleck 3211 mit nichts verdrahtet, und somit sieht die Schaltsignalerzeugerschaltung 321 das Ausgangssignal /φIO mit dem H-Pegel für den Ausgangsknoten 3214 vor. Wenn die 1,8-V-Schnittstellenspezifikation verwendet wird, wird der Spannungsauswahlkontaktfleck 3211 mit dem VDD- Kontaktfleck verdrahtet, und die Schaltsignalerzeugerschaltung 321 sieht das Ausgangssignal /φIO mit dem L-Pegel für den Ausgangsknoten 3214 vor.
Die TTL-Schnittstelleneingangsschaltung 322 und die 1,8-V- Schnittstelleneingangsschaltung 323 sind NOR-Gatter mit verschiedenen Schwellenwerten für die Eingangssignale.
Es sei hier angenommen, daß das Ausgangssignal /φIO den H- Pegel aufweist. Dann ist ein Knoten 330 auf dem H-Pegel fixiert. Das an die TTL-Schnittstelleneingangsschaltung 322 gelieferte Ausgangssignal /φIO weist den L-Pegel auf. Die TTL- Schnittstelleneingangsschaltung 322 ist somit gemäß einem externen Eingangssignal (Adreßsignal ext. Add zum Beispiel) tätig, das von einem externen Eingangsanschluß 331 vorgesehen wird. Der Logikpegel des externen Eingangssignals wird somit gemäß dem Schwellenwert der TTL- Schnittstelleneingangsschaltung 322 bestimmt und wird für die interne Schaltung über die NAND-Schaltung 324 und den Inverter 327 vorgesehen.
Wenn das Ausgangssignal /φIO den L-Pegel aufweist, ist die 1,8-V-Schnittstelleneingangsschaltung 323 gemäß einem externen Eingangssignal tätig, das von dem externen Eingangsanschluß 331 vorgesehen wird. Das Ausgangssignal /φIO, das für die TTL- Schnittstelleneingangsschaltung 322 vorgesehen ist, weist den H-Pegel auf, und ein Knoten 329 ist auf dem H-Pegel fixiert. Somit wird der Logikpegel des externen Eingangsanschlusses gemäß dem Schwellenwert der 1,8-V-Schnittstelleneingangsschaltung 323 bestimmt, und das Signal wird an den internen Schaltungskomplex über die NAND-Schaltung 324 und den Inverter 327 geliefert.
Wie bis jetzt erörtert wurde, kann gemäß der neunzehnten Ausführungsform eine Bondoption zum Schalten jeweils der Betriebsspannungs- und Schnittstellenspannungsspezifikation gewählt werden. Somit können Produkte verschiedener Arten in einem Zusammenbauvorgang hergestellt werden, was die Produktionssteuerung erleichtert.

Zwanzigste Ausführungsform

Gemäß einer zwanzigsten Ausführungsform sind anstelle der Schaltsignalerzeugerschaltungen 311 und 321 der oben beschriebenen, neunzehnten Ausführungsform Schaltsignalerzeugerschaltungen 311A und 321A benutzt.
Die Schaltsignalerzeugerschaltungen 311A und 321A weisen die gleiche Struktur auf, und die Beschreibung unten bezieht sich auf die Schaltsignalerzeugerschaltung 311A.
Die Schaltsignalerzeugerschaltung 311A enthält einen Kontaktfleck und eine Sicherung/ein Schmelzelement zum Erzeugen eines Schaltsignals. Es wird Bezug genommen auf Fig. 27; die Schaltsignalerzeugerschaltung 311A enthält eine Sicherung/ein Schmelzelement 3115 zusätzlich zu den Komponenten der Schaltsignalerzeugerschaltung 311. Das Ausgangssignal /φLV wird in Abhängigkeit davon geschaltet, ob oder ob nicht der Spannungsauswahlkontaktfleck 3111 mit dem VDD-Kontaktfleck verdrahtet ist, und ob oder ob nicht die Sicherung 3115 durch einen Laser durchtrennt ist.
Für ein klein bemessenes Gehäuse, wie das BGA-Gehäuse oder für eine hohe Stiftzahl, die für die x32-Bit-Konfiguration verwendet wird, kann das Verdrahten des Kontaktfleckes aufgrund des Raumes schwierig sein. In solch einem Fall kann in Abhängigkeit davon, ob die Sicherung 3115 durch einen Laser durchtrennt ist, das Ausgangssignal /φLV der Schaltsignalerzeugerschaltung 311A geschaltet werden.
Wenn sowohl das Verdrahten als auch das Lasertrennen möglich sind und das Lasertrennen fehlerhafterweise durchgeführt wurde, kann die Verdrahtung solch eine fehlerhafte Lasertrennung gemäß der zwanzigsten Ausführungsform korrigieren.
Gemäß der zwanzigsten Ausführungsform sind zwei Optionen, die Bondoption und die Lasertrennoption, für die Schaltproduktspezifikation verfügbar. Daher können Produkte verschiedener Arten sicher hergestellt werden, selbst wenn eine der Optionen nicht zur Verfügung steht.

Claims

1. Halbleiterspeichervorrichtung mit:
einer rechteckigen Form, die an verschiedene Arten von Gehäusen anpaßbar ist, mit:
einem Speicherelement, das extern gelieferte Daten speichert, und
einer Mehrzahl von Bondkontaktflecken zum Liefern einer Stromversorgung, von Daten und eines Signales zu dem und von dem Speicherelement,
wobei die Mehrzahl von Bondkontaktflecken einen ersten Stromversorgungskontaktfleck (11) und einen ersten Massekontaktfleck (12) und andere Bondkontaktflecke mit der Ausnahme des ersten Stromversorgungskontaktfleckes (11) und des ersten Massekontaktfleckes 812) enthalten,
wobei der erste Stromversorgungskontaktfleck (11) und der erste Massekontaktfleck (12) nahe dem Zentrum von jeweils von zwei gegenüberliegenden Seiten der Halbleiterspeichervorrichtung angeordnet sind, und
wobei die anderen Bondkontaktflecke einschließlich eines zweiten Stromversorgungskontaktfleckes und eines zweiten Massekontaktfleckes auf einem Peripheriebereich angeordnet sind, der entlang der verbleibenden zwei Seiten ungleich der zwei gegenüberliegenden Seiten angeordnet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der,
wenn die Halbleiterspeichervorrichtung durch ein TSOP verpackt ist, der erste Stromversorgungskontaktfleck (11) benutzt wird, indem er mit einer Leitung eines Leitungsrahmens verdrahtet wird, der eine externe Stromversorgung vorsieht, und der erste Massekontaktfleck (12) benutzt wird, indem er mit einer Leitung des Leiterrahmens verdrahtet wird, der auf Masse liegt, und
wenn die Halbleiterspeichervorrichtung durch ein BGA-Gehäuse oder ein Mehrchipgehäuse verpackt ist, der zweite Stromversorgungskontaktfleck benutzt wird, indem er mit einer Leitung des Leiterrahmens verdrahtet ist, der die externe Stromversorgung vorsieht, und der zweite Massekontaktfleck benutzt wird, indem er mit einem Leiter des Leiterrahmens verdrahtet wird, der auf Masse liegt.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der die Wortstruktur der Halbleiterspeichervorrichtung zwischen einer ersten Wortstruktur und einer zweiten Wortstruktur größer als die erste Wortstruktur schaltbar ist, und
wenn die Halbleiterspeichervorrichtung für die erste Wortstruktur benutzt ist, der zweite Stromversorgungskontaktfleck und der zweite Massekontaktfleck benutzt werden, indem sie mit einem Leiter eines Leiterrahmens, der die externe Stromversorgung vorsieht, bzw. mit einem Leiter des Leiterrahmens, der auf Masse liegt, verdrahtet sind, und
wenn die Halbleiterspeichervorrichtung benutzt ist für die zweite Wortstruktur, der erste Stromversorgungskontaktfleck (11) und der erste Massekontaktfleck (12) benutzt werden, in dem sie mit einem Leiter des Leiterrahmens, der die externe Stromversorgung vorsieht, bzw. einem Leiter des Leiterrahmens, der auf Masse liegt, verdrahtet sind.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der der zweite Stromversorgungskontaktfleck (17) und der zweite Massekontaktfleck (18) jeweils auf einem äußersten Ende einer Linie der Bondkontaktflecke angeordnet sind, die entlang von jeder der verbleibenden zwei Seiten angeordnet sind.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4 mit:
einer ersten Spannungsabwärtswandlerschaltung (83, 84), die ein externes Stromversorgungspotential (ext. VDD), das von dem ersten Stromversorgungskontaktfleck (11) vorgesehen ist, in ein internes Stromversorgungspotential (int. VDD) wandelt, und
einer zweiten Spannungsabwärtswandlerschaltung (81, 82), die ein externes Stromversorgungspotential (ext. VDD), das von dem zweiten Stromversorgungskontaktfleck vorgesehen ist, in ein internes Stromversorgungspotential (int. VDD) wandelt, worin
die erste Spannungsabwärtswandlerschaltung (83, 84) nahe dem ersten Stromversorgungskontaktfleck (11) und dem ersten Massekontaktfleck (12) angeordnet ist, und
die zweite Spannungsabwärtswandlerschaltung (81, 82) nahe dem zweiten Stromversorgungskontaktfleck und dem zweiten Massekontaktfleck angeordnet ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der
die erste Spannungsabwärtswandlerschaltung (83, 84) aktiviert ist, wenn die Halbleiterspeichervorrichtung durch ein TSOP verpackt ist und
die zweite Spannungsabwärtswandlerschaltung (81, 82) aktiviert ist, wenn die Halbleiterspeichervorrichtung durch ein BGA- Gehäuse oder ein Mehrchipgehäuse verpackt ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5 oder 6, bei der die erste Spannungsabwärtswandlerschaltung (83, 84) und die zweite Spannungsabwärtswandlerschaltung (81, 82) jeweils enthalten:
einen internen Stromversorgungsknoten (817), der das interne Stromversorgungspotential für einen internen Schaltungskomplex der Halbleiterspeichervorrichtung vorsieht,
einen externen Stromversorgungsknoten (816), der mit dem externen Stromversorgungspotential versehen wird, und
eine interne Stromversorgungserzeugerschaltung, die das externe Stromversorgungspotential in das interne Stromversorgungspotential wandelt und das interne Stromversorgungspotential für den internen Stromversorgungsknoten (817) vorsieht, wobei die Wortstruktur der Halbleiterspeichervorrichtung zwischen einer ersten Wortstruktur und einer zweiten Wortstruktur größer als die erste Wortstruktur schaltbar ist, und, wenn die Halbleiterspeichervorrichtung für die erste Wortstruktur benutzt wird, die interne Stromversorgungserzeugerschaltung den Betrag des Stromes, der von dem externen Stromversorgungsknoten (816) zu dem internen Stromversorgungsknoten (817) geliefert wird, verringert.

8. Halbleiterspeichervorrichtung nach Anspruch 7, bei der die interne Stromversorgungserzeugerschaltung aufweist:
eine Differentialverstärkerschaltung (811), die eine Potentialdifferenz zwischen dem internen Stromversorgungspotential und einem Referenzpotential (VREF) verstärkt, das ein Zielpotential des internen Stromversorgungspotentials (int. VDD) ist, und einen Potentialpegel entsprechend der verstärkten Potentialdifferenz ausgibt,
eine Treiberschaltung (812), die Strom von dem externen Stromversorgungsknoten (816) zu dem internen Stromversorgungsknoten (817) über eine Mehrzahl von Knoten entsprechend dem Potentialpegel vorsieht, der von der Differentialverstärkerschaltung (811) ausgegeben wird, und
einen Umschalter (813), der die Fähigkeit der Treiberschaltung (812) ändert durch Abschneiden des Stromes durch mindestens einen der Mehrzahl von Knoten zum Verringern des Stromes, der von der Treiberschaltung (812) für den internen Stromversorgungsknoten (817) vorgesehen wird, wenn die Halbleiterspeichervorrichtung für die erste Wortstruktur benutzt wird.

9. Halbleiterspeichervorrichtung nach Anspruch 7, bei der die interne Stromversorgungserzeugerschaltung aufweist:
eine Differentialverstärkerschaltung (811A), die eine Potentialdifferenz zwischen dem internen Stromversorgungspotential (int. VDD) und einem Referenzpotential (VREF) verstärkt, das ein Zielpotential des internen Stromversorgungspotentials (int. VDD) ist, und einen Potentialpegel entsprechend der verstärkten Potentialdifferenz ausgibt,
eine Treiberschaltung (812A), die einen Strom von dem externen Stromversorgungsknoten (816) zu dem internen Stromversorgungsknoten (817) liefert gemäß dem Potentialpegel, der von der Differentialverstärkerschaltung (811A) ausgegeben ist, und
einen Umschalter (8115-8117), der die Fähigkeit der Differentialverstärkerschaltung (811A) ändert durch Anheben des Potentialpegels, der von der Differentialverstärkerschaltung (811A) ausgegeben ist zum Verringern des Stromes, der von der Treiberschaltung (812A) an den internen Stromversorgungsknoten (817) geliefert wird, wenn die Halbleiterspeichervorrichtung für die erste Wortstruktur benutzt wird.

10. Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 9,
mit einer Einschaltschaltung (100), die, nachdem die externe Stromversorgung (ext. VDD) vorgesehen ist, ein Aktivierungssignal (/ALIVE) erzeugt, bis das interne Stromversorgungspotential (int. VDD) ein vorbestimmtes Potential erreicht, worin
die Halbleiterspeichervorrichtung mindestens eine zweite Spannungsabwärtswandlerschaltung (81, 82) enthält,
die Einschaltschaltung (100) mit mindestens der einen zweiten Spannungsabwärtswandlerschaltung (81, 82) verbunden ist und
die mit der Einschaltschaltung (100) verbundene, zweite Spannungsabwärtswandlerschaltung (81, 82) gemäß dem Aktivierungssignal (/ALIVE), das von der Einschaltschaltung (100) vorgesehen wird, einen Betrag des Stromes erhöht, der von dem externen Stromversorgungsknoten (816) zu dem internen Stromversorgungsknoten (817) vorgesehen wird.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 5 bis 10, bei der die erste Spannungsabwärtswandlerschaltung (8) eine Stromversorgung für ein Speicherzellenfeld vorsieht und unter einer internen Stromversorgungsleitung angeordnet ist, die entlang der äußeren Peripherie der Halbleiterspeichervorrichtung angeordnet ist.

12. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 11, bei der eine Mehrzahl von Bondkontaktflecken (13-16), die auf jedem Ende einer Linie der Bondkontaktflecke angeordnet sind, die entlang einer jeden der verbleibenden zwei Seiten angeordnet ist, in umgekehrter Reihenfolge relativ zu einer Reihenfolge von Stiften eines Gehäuses angeordnet sind, in dem die Halbleiterspeichervorrichtung eingekapselt ist.

13. Halbleiterspeichervorrichtung nach Anspruch 12,
bei der die Linie der Bondkontaktflecke, die entlang einer jeden der verbleibenden zwei Seiten angeordnet sind, mindestens ein Paar von einem dritten Stromversorgungskontaktfleck (19) und einem dritten Massekontaktfleck (20), die für eine erste Wortstruktur benutzt werden, und mindestens ein Paar von einem vierten Stromversorgungskontaktfleck (21) und einem vierten Massekontaktfleck (22), die für eine zweite Wortstruktur größer als die erste Wortstruktur ist, enthält,
das Paar des dritten Stromversorgungskontaktfleckes (19) und des dritten Massekontaktfleckes (20) und das Paar des vierten Stromversorgungskontaktfleckes (21) und des vierten Massekontaktfleckes (22) jeweils an dem Ende der Linie der Bondkontaktflecke angeordnet sind, die entlang von jeder der verbleibenden zwei Seiten angeordnet sind,
der dritte Stromversorgungskontaktfleck (19) und der dritte Massekontaktfleck (20) in der gleichen Reihenfolge wie die Reihenfolge der Stifte des Gehäuses angeordnet sind, in dem die Halbleiterspeichervorrichtung eingekapselt ist, und
der vierte Stromversorgungskontaktfleck (21) und der vierte Massekontaktfleck (22) in umgekehrter Reihenfolge relativ zu der Reihenfolge der Stifte des Gehäuses angeordnet sind, in dem die Halbleiterspeichervorrichtung eingekapselt ist.

14. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 13, bei der das Speicherelement aufweist:
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen,
eine Eingangs/Ausgangsschaltung, die mit einem Dateneingangs/Ausgangskontaktfleck (205) verbunden ist, der in dem Bondkontaktfleck enthalten ist, zum Eingeben/Ausgeben von Daten von/zu einem externen Schaltungskomplex und
einen Datenbus (207) zum Übertragen von Daten zwischen dem Speicherzellenfeld und der Eingangs/Ausgangsschaltung,
das Speicherzellenfeld aus vier Bänken (102-104) gebildet ist, die in entsprechenden vier Bereichen der Halbleiterspeichervorrichtung angeordnet sind, wobei
die vier Bereiche jeweiligen Bereichen entsprechen, die durch Unterteilen der Halbleiterspeichervorrichtung entlang einer vertikalen Zentrallinie und einer horizontalen Zentrallinie erzeugt sind,
die Eingangs/Ausgangsschaltung auf dem Peripheriebereich entlang der verbleibenden zwei Seiten angeordnet ist, an denen eine Linie der Bondkontaktflecke angeordnet ist,
der Datenbus (207) zwischen den Bänken und entlang der verbleibenden zwei Seiten angeordnet ist und
die Bänke (201-204) jeweils mit dem Datenbus (2071) verbunden sind, der auf einem Zentralbereich zwischen den Bänken angeordnet ist und sich parallel zu den verbleibenden zwei Seiten erstreckt.

15. Halbleiterspeichervorrichtung nach Anspruch 14, mit einer Ausgleichsschaltung (208), die ein Potential auf dem Datenbus (207) auf ein vorbestimmtes Potential während einer vorbestimmten Dauer setzt, worin mindestens eine Ausgleichsschaltung (208) auf einem Datenpfad entlang des Datenbusses (207) angeordnet ist, der die Eingangs/Ausgangsschaltung und jede der Bänke (201-204) verbindet.

16. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Speicherelement aufweist:
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen,
eine Eingangs/Ausgangsschaltung, die mit einem Dateneingangs/ausgangskontaktfleck (205) verbunden ist, der in den Bondkontaktflecken enthalten ist, zum Eingeben/Ausgeben von Daten an/von einem externen Schaltungskomplex, und
einen Datenbus (207) zum Übertragen von Daten zwischen dem Speicherzellenfeld und der Eingangs/Ausgangsschaltung,
das Speicherzellenfeld aus vier Bänken (201-204) gebildet ist, die entsprechend in vier Bereichen der Halbleiterspeichervorrichtung angeordnet sind, wobei
die vier Bereiche jeweiligen Bereichen entsprechen, die durch Unterteilen der Halbleiterspeichervorrichtung entlang einer vertikalen Zentrallinie und einer horizontalen Zentrallinie erzeugt sind,
die Eingangs/Ausgangsschaltung auf dem Peripheriebereich entlang der verbleibenden zwei Seiten angeordnet ist, an dem eine Linie der Bondkontaktflecke angeordnet ist,
der Datenbus (207) entlang einer Zentrallinie angeordnet ist, die parallel zu den zwei verbleibenden Seiten der Halbleiterspeichervorrichtung ist, und entlang der zwei Seiten und der verbleibenden zwei Seiten und
die Bänke (201-204) jeweils mit dem Datenbus (2071) verbunden sind, der zwischen den Bänken angeordnet ist und sich parallel zu den verbleibenden zwei Seiten erstreckt.

17. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Speicherelement aufweist:
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen,
eine Eingangs/Ausgangsschaltung, die mit einem Dateneingangs/Ausgangskontaktfleck (205) verbunden ist, der in den Bondkontaktflecken enthalten ist, zum Eingeben/Ausgeben von Daten von/an einen externen Schaltungskomplex und
einen Datenbus (207) zum Übertragen von Daten zwischen dem Speicherzellenfeld und der Eingangs/Ausgangsschaltung,
das Speicherzellenfeld eine hierarchische I/O-Struktur aufweist und aus vier Bänken (201-204) gebildet ist, die entsprechend in vier Bereichen der Halbleiterspeichervorrichtung angeordnet sind, wobei
die vier Bereiche jeweiligen Bereichen entsprechen, die durch Unterteilen der Halbleiterspeichervorrichtung entlang einer vertikalen Linie und einer horizontalen Linie erzeugt sind,
die Eingangs/Ausgangsschaltung auf dem Peripheriebereich entlang der verbleibenden zwei Seiten angeordnet ist, an dem eine Linie der Bondkontaktflecke angeordnet ist,
der Datenbus (207) entlang einer Zentrallinie angeordnet ist, die parallel zu den zwei Seiten der Halbleiterspeichervorrichtung ist, und entlang der verbleibenden zwei Seiten und die Bänke (201-204) jeweils mit dem Datenbus (2072) verbunden sind, der zwischen den Bänken angeordnet ist und sich parallel zu den zwei Seiten erstreckt.

18. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das Speicherelement aufweist:
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen und
Spannungsabwärtswandlerschaltungen (8B), die ein externes Stromversorgungspotential (ext. VDD), das von dem ersten Stromversorgungskontaktfleck (11) vorgesehen wird, in ein internes Stromversorgungspotential (int. VDD) wandelt zum Vorsehen einer Stromversorgung für das Speicherzellenfeld, worin
die Spannungsabwärtswandlerschaltungen (8B) jeweils klein in der Größe sind und auf jedem Leseverstärkerband auf dem Speicherzellenfeld angeordnet sind und
das externe Stromversorgungspotential von dem ersten Stromversorgungskontaktfleck (11) durch eine erste, externe Stromversorgungsleitung, die mit dem ersten Stromversorgungskontaktfleck (11) verbunden ist und entlang einer jeden der zwei Seiten angeordnet ist, und durch eine Mehrzahl von zweiten Stromversorgungsleitungen, die mit der ersten externen Stromversorgungsleitung verbunden sind und auf dem Speicherzellenfeld angeordnet sind, vorgesehen wird.

19. Halbleiterspeichervorrichtung mit einer schaltbaren, internen Stromversorgungsspannung und einer schaltbaren Schnittstellenspannung, mit:
einer ersten Schaltsignalerzeugerschaltung (311), die ein erstes Schaltsignal zum Schalten der internen Stromversorgungsspannung erzeugt;
einer zweiten Schaltsignalerzeugerschaltung (321), die ein zweites Schaltsignal zum Schalten der Schnittstellenspannung erzeugt;
einer internen Stromversorgungserzeugerschaltung, die gemäß dem ersten Schaltsignal eine externe Stromversorgungsspannung in eine vorbestimmte, interne Stromversorgungsspannung wandelt und die vorbestimmte, interne Stromversorgungsspannung zu einem internen Stromversorgungsknoten ausgibt, und
einer Eingangsschaltung,
die gemäß dem zweiten Schaltsignal einen Schwellenwert einer Spannung ändert, die einen Logikpegel eines externen Eingangssignales bestimmt,
wobei die erste Schaltsignalerzeugerschaltung (311) einen ersten Bondkontaktfleck (3111) enthält und das erste Schaltsignal erzeugt in Abhängigkeit davon, ob ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem ersten Bondkontaktfleck (3115) verbunden ist, und
wobei die zweite Schaltsignalerzeugerschaltung (321) einen zweiten Bondkontaktfleck (3211) enthält und das zweite Schaltsignal in Abhängigkeit davon erzeugt, ob oder ob nicht ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem zweiten Bondkontaktfleck (3211) verbunden ist.

20. Halbleiterspeichervorrichtung nach Anspruch 19, bei der
die erste Schaltsignalerzeugerschaltung (311A) ein erstes Schmelzelement (3115) enthält, das mit einem Knoten verbunden ist, der mit dem ersten Bondkontaktfleck (3311) gekoppelt ist und mit dem internen Stromversorgungsknoten verbunden ist,
die erste Schaltsignalerzeugerschaltung (311A) das erste Schaltsignal in Abhängigkeit davon erzeugt, ob oder ob nicht das erste Schmelzelement (3115) durch einen Laser durchtrennt ist, und, wenn das erste Schmelzelement (31, 15) fehlerhaft durchtrennt ist, das erste Schaltsignal erzeugt in Abhängigkeit davon, ob oder ob nicht ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem ersten Bondkontaktfleck (3111) verbunden ist,
die zweite Schaltsignalerzeugerschaltung weiter ein zweites Schaltelement enthält, das mit einem Knoten verbunden ist, der mit dem zweiten Bondkontaktfleck gekoppelt ist und mit dem internen Stromversorgungsknoten verbunden ist,
wobei die zweite Schaltsignalerzeugerschaltung das zweite Schaltsignal in Abhängigkeit davon erzeugt, ob oder ob nicht das zweite Schmelzelement von einem Laser durchtrennt ist, und, wenn das zweite Schmelzelement fehlerhaft durchtrennt ist, das zweite Schaltsignal erzeugt in Abhängigkeit davon, ob oder ob nicht ein Draht, der mit einem vorbestimmten Potential versehen ist, mit dem zweiten Bondkontaktfleck verbunden ist.